JP2698236B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP2698236B2 JP2698236B2 JP3150370A JP15037091A JP2698236B2 JP 2698236 B2 JP2698236 B2 JP 2698236B2 JP 3150370 A JP3150370 A JP 3150370A JP 15037091 A JP15037091 A JP 15037091A JP 2698236 B2 JP2698236 B2 JP 2698236B2
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Description
【０００１】
【産業上の利用分野】本発明は、データの書き込みと読
み出しが非同期で行われる半導体メモリに関する。
み出しが非同期で行われる半導体メモリに関する。
【０００２】
【従来の技術】一般に、映像信号をＡＤ変換してデジタ
ル処理を行うシステムの画面メモリや１Ｈディレイ等に
使用される映像用メモリ、あるいは、ＦＩＦＯメモリの
ためにデュアルポ−トメモリが開発されている。
ル処理を行うシステムの画面メモリや１Ｈディレイ等に
使用される映像用メモリ、あるいは、ＦＩＦＯメモリの
ためにデュアルポ−トメモリが開発されている。
【０００３】図２に従来のＤＲＡＭで構成したデュアル
ポ−トメモリを示す。
ポ−トメモリを示す。
【０００４】メモリセル１は、ＮチャネルＭＯＳトラン
ジスタで構成された、所謂、３トランジスタ型のダイナ
ミックメモリセルであり、書き込みトランジスタ２、読
み出しトランジスタ３、及び、コンデンサとなるメモリ
トランジスタ４から構成される。情報電荷は、メモリト
ランジスタ４のゲート電極とチャネル間のＮＯＳ容量に
蓄積され、蓄積された電荷によってメモリトランジスタ
４がオンであるかオフであるかによってデータの判別が
行われる。
ジスタで構成された、所謂、３トランジスタ型のダイナ
ミックメモリセルであり、書き込みトランジスタ２、読
み出しトランジスタ３、及び、コンデンサとなるメモリ
トランジスタ４から構成される。情報電荷は、メモリト
ランジスタ４のゲート電極とチャネル間のＮＯＳ容量に
蓄積され、蓄積された電荷によってメモリトランジスタ
４がオンであるかオフであるかによってデータの判別が
行われる。
【０００５】メモリセル１の書き込みトランジスタ２の
ゲートは、書き込みローアドレスデコーダ５から出力さ
れる書き込みワードラインＷＷＬi（ｉ＝１〜Ｘ）の各
々に接続され、書き込みローアドレスデコーダ５には、
書き込みローアドレスクロックＷφROWを計数する書き
込みローアドレスカウンタ６の計数値が印加される。ま
た、書き込みトランジスタ２のドレインは、書き込みビ
ットラインＢＬＷj（ｊ＝１〜Ｙ）に各々接続され、各
々の書き込みビットラインＢＬＷjには、書き込みアン
プ７及びプリチャ−ジトランジスタ８が接続される。更
に、書き込みアンプ７の入力とデータ入力ラインＤINと
の間には、書き込みカラムアドレスデコーダ９の出力Ｗ
Ｃjによって制御される選択トランジスタ１０が設けら
れ、書き込みカラムアドレスデコーダ９には、書き込み
制御クロックＷφCLを計数する書き込みカラムアドレス
カウンタ１１の計数値が印加される。
ゲートは、書き込みローアドレスデコーダ５から出力さ
れる書き込みワードラインＷＷＬi（ｉ＝１〜Ｘ）の各
々に接続され、書き込みローアドレスデコーダ５には、
書き込みローアドレスクロックＷφROWを計数する書き
込みローアドレスカウンタ６の計数値が印加される。ま
た、書き込みトランジスタ２のドレインは、書き込みビ
ットラインＢＬＷj（ｊ＝１〜Ｙ）に各々接続され、各
々の書き込みビットラインＢＬＷjには、書き込みアン
プ７及びプリチャ−ジトランジスタ８が接続される。更
に、書き込みアンプ７の入力とデータ入力ラインＤINと
の間には、書き込みカラムアドレスデコーダ９の出力Ｗ
Ｃjによって制御される選択トランジスタ１０が設けら
れ、書き込みカラムアドレスデコーダ９には、書き込み
制御クロックＷφCLを計数する書き込みカラムアドレス
カウンタ１１の計数値が印加される。
【０００６】一方、メモリセル１の読み出しトランジス
タ４のゲートは、読み出しローアドレスデコーダ１２か
ら出力される読み出しワードラインＲＷＬiの各々に接
続され、読み出しローアドレスデコーダ１２には、読み
出しローアドレスクロックＲφROWを計数する読み出し
ローアドレスカウンタ１３の計数値が印加される。ま
た、読み出しトランジスタ４のドレインは、読み出しビ
ットラインＢＬＲjに各々接続され、各々の読み出しビ
ットラインＢＬＲjにはセンスアンプ１４とプロチャ−
ジトランジスタ１５が接続される。更に、センスアンプ
１４とデータ出力ラインＤOUTの間には、読み出しカラ
ムアドレスデコーダ１６の出力ＲＣjによって制御され
る選択トランジスタ１７が設けられ、読み出しカラムア
ドレスデコーダ１６には、読み出し制御クロックＲφCL
を計数する読み出しカラムアドレスカウンタ１８の計数
値が印加される。
タ４のゲートは、読み出しローアドレスデコーダ１２か
ら出力される読み出しワードラインＲＷＬiの各々に接
続され、読み出しローアドレスデコーダ１２には、読み
出しローアドレスクロックＲφROWを計数する読み出し
ローアドレスカウンタ１３の計数値が印加される。ま
た、読み出しトランジスタ４のドレインは、読み出しビ
ットラインＢＬＲjに各々接続され、各々の読み出しビ
ットラインＢＬＲjにはセンスアンプ１４とプロチャ−
ジトランジスタ１５が接続される。更に、センスアンプ
１４とデータ出力ラインＤOUTの間には、読み出しカラ
ムアドレスデコーダ１６の出力ＲＣjによって制御され
る選択トランジスタ１７が設けられ、読み出しカラムア
ドレスデコーダ１６には、読み出し制御クロックＲφCL
を計数する読み出しカラムアドレスカウンタ１８の計数
値が印加される。
【０００７】図２において、メモリセル１の書き込み動
作及び読み出し動作において、周辺回路、即ち、書き込
みローアドレスデコーダ５、書き込みカラムアドレスデ
コーダ９、読み出しローアドレスデコーダ１２、及び、
読み出しカラムアドレスデコーダ１６等の回路、及び、
図２に示されたメモリ以外の回路が同一半導体基板に形
成されている場合のメモリ以外の回路から発生するノイ
ズによって、メモリセル１のデータが影響を受けること
を防止するために、メモリセル１を構成するＮチャネル
ＭＯＳトランジスタは、周辺回路のＭＯＳトランジスタ
が設けられる半導体領域から独立したＰ型領域内に形成
され、このＰ型領域の基板電圧及びＮチャネルＭＯＳト
ランジスタに接続する接地電圧の供給ラインを他の回路
の接地電圧ラインと独立していた。
作及び読み出し動作において、周辺回路、即ち、書き込
みローアドレスデコーダ５、書き込みカラムアドレスデ
コーダ９、読み出しローアドレスデコーダ１２、及び、
読み出しカラムアドレスデコーダ１６等の回路、及び、
図２に示されたメモリ以外の回路が同一半導体基板に形
成されている場合のメモリ以外の回路から発生するノイ
ズによって、メモリセル１のデータが影響を受けること
を防止するために、メモリセル１を構成するＮチャネル
ＭＯＳトランジスタは、周辺回路のＭＯＳトランジスタ
が設けられる半導体領域から独立したＰ型領域内に形成
され、このＰ型領域の基板電圧及びＮチャネルＭＯＳト
ランジスタに接続する接地電圧の供給ラインを他の回路
の接地電圧ラインと独立していた。
【０００８】
【発明が解決しようとする課題】図２の構成によると、
メモリセル１の書き込みトランジスタ２の特性、例え
ば、ソース・ドレイン電圧ＶDSは、書き込みビットライ
ンＢＬＷjを駆動する書き込みアンプ７を構成するＣ−
ＭＯＳトランジスタのＮチャネルトランジスタの接地電
圧レベルに依存する。従って、メモリトランジスタ４に
充電される電荷量が書き込みトランジスタ２の特性によ
って変化してしまう。即ち、周辺回路の接地電圧に発生
したノイズがメモリセル１に影響を与えることになる。
メモリセル１の書き込みトランジスタ２の特性、例え
ば、ソース・ドレイン電圧ＶDSは、書き込みビットライ
ンＢＬＷjを駆動する書き込みアンプ７を構成するＣ−
ＭＯＳトランジスタのＮチャネルトランジスタの接地電
圧レベルに依存する。従って、メモリトランジスタ４に
充電される電荷量が書き込みトランジスタ２の特性によ
って変化してしまう。即ち、周辺回路の接地電圧に発生
したノイズがメモリセル１に影響を与えることになる。
【０００９】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、書き込みアドレスデ
ータに従って選択される書き込みワードラインと、書き
込みデータに基づいた信号が伝達される書き込みビット
ラインと、読み出しアドレスデータに従って選択される
読み出しワードラインと、記憶されたデータに応じた信
号が伝達される読み出しビットラインと、前記書き込み
ワードラインを駆動する書き込みワードラインドライバ
と、前記書き込みビットラインを駆動する書き込みビッ
トラインドライバと、前記読み出しワードラインを駆動
する読み出しワードラインドライバと、前記書き込みワ
ードラインと書き込みビットライン及び前記読み出しワ
ードラインと読み出しビットラインの交点に各々配置さ
れたメモリセルと、該メモリセルが形成される半導体基
板領域とを備え、前記書き込みワードラインドライバ及
び前記書き込みビットラインドライバは、各々Ｐチャネ
ルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ
とを直列接続したＣＭＯＳで構成され、少なくとも前記
書き込みワードラインドライバ及び前記書き込みビット
ラインドライバは前記半導体基板領域内に形成され、前
記半導体基板領域において、前記書き込みワードライン
ドライバ及び前記書き込みビットラインドライバを構成
するＮチャネルＭＯＳトランジスタのソースと、前記メ
モリセルを構成するＭＯＳトランジスタの基板電圧とを
共通に接地したことを特徴とする。
解決する為に成されたものであり、書き込みアドレスデ
ータに従って選択される書き込みワードラインと、書き
込みデータに基づいた信号が伝達される書き込みビット
ラインと、読み出しアドレスデータに従って選択される
読み出しワードラインと、記憶されたデータに応じた信
号が伝達される読み出しビットラインと、前記書き込み
ワードラインを駆動する書き込みワードラインドライバ
と、前記書き込みビットラインを駆動する書き込みビッ
トラインドライバと、前記読み出しワードラインを駆動
する読み出しワードラインドライバと、前記書き込みワ
ードラインと書き込みビットライン及び前記読み出しワ
ードラインと読み出しビットラインの交点に各々配置さ
れたメモリセルと、該メモリセルが形成される半導体基
板領域とを備え、前記書き込みワードラインドライバ及
び前記書き込みビットラインドライバは、各々Ｐチャネ
ルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタ
とを直列接続したＣＭＯＳで構成され、少なくとも前記
書き込みワードラインドライバ及び前記書き込みビット
ラインドライバは前記半導体基板領域内に形成され、前
記半導体基板領域において、前記書き込みワードライン
ドライバ及び前記書き込みビットラインドライバを構成
するＮチャネルＭＯＳトランジスタのソースと、前記メ
モリセルを構成するＭＯＳトランジスタの基板電圧とを
共通に接地したことを特徴とする。
【００１０】
【作用】上述の手段によれば、メモリセルが形成された
半導体領域内に書き込みワードラインドライバ、及び、
書き込みビットラインドライバを構成するＭＯＳトラン
ジスタを形成し、他の接地ラインと独立した専用の接地
ラインと接続することにより、周辺回路の接地ラインに
発生するノイズが、書き込みビットライン及び書き込み
ワードラインに伝達されなくなり、メモリセルへのノイ
ズの影響が除去される。
半導体領域内に書き込みワードラインドライバ、及び、
書き込みビットラインドライバを構成するＭＯＳトラン
ジスタを形成し、他の接地ラインと独立した専用の接地
ラインと接続することにより、周辺回路の接地ラインに
発生するノイズが、書き込みビットライン及び書き込み
ワードラインに伝達されなくなり、メモリセルへのノイ
ズの影響が除去される。
【００１１】
【実施例】図１は、本発明の実施例を示すブロック図で
あり、図２と同一の構成については省略されている。
あり、図２と同一の構成については省略されている。
【００１２】メモリセル１は、図２に示されたメモリセ
ル１と同一構成の３トランジスタ型のダイナミックメモ
リセルであり、各々書き込みワードラインＷＷＬiと書
き込みビットラインＢＬＷjに接続されると共に読み出
しワードラインＲＷＬiと読み出しビットラインＢＬＲj
に接続される。読み出しビットラインＢＬＲjの各々に
は、センスアンプ２０が接続され、各センスアンプ２０
の出力は、図２に示された選択トランジスタ１７に接続
される。
ル１と同一構成の３トランジスタ型のダイナミックメモ
リセルであり、各々書き込みワードラインＷＷＬiと書
き込みビットラインＢＬＷjに接続されると共に読み出
しワードラインＲＷＬiと読み出しビットラインＢＬＲj
に接続される。読み出しビットラインＢＬＲjの各々に
は、センスアンプ２０が接続され、各センスアンプ２０
の出力は、図２に示された選択トランジスタ１７に接続
される。
【００１３】書き込みワードラインＷＷＬiは、各々書
き込みワードラインドライバ２１の出力に接続され、書
き込みワードラインドライバ２１の入力には図２の書き
込みローアドレスデコーダ５のデコーダ出力が接続され
る。書き込みビットラインＢＬＷjの各々は書き込みア
ンプ２２の出力に接続され、書き込みアンプ２２の入力
は、図２の選択トランジスタ１０に接続される。また、
読み出しワードラインＲＷＬiの各々は読み出しワード
ラインドライバ２３の出力に接続され、読み出しワード
ラインドライバ２３の入力は、図２の読み出しローアド
レスデコーダ１２のデコーダ出力に接続される。
き込みワードラインドライバ２１の出力に接続され、書
き込みワードラインドライバ２１の入力には図２の書き
込みローアドレスデコーダ５のデコーダ出力が接続され
る。書き込みビットラインＢＬＷjの各々は書き込みア
ンプ２２の出力に接続され、書き込みアンプ２２の入力
は、図２の選択トランジスタ１０に接続される。また、
読み出しワードラインＲＷＬiの各々は読み出しワード
ラインドライバ２３の出力に接続され、読み出しワード
ラインドライバ２３の入力は、図２の読み出しローアド
レスデコーダ１２のデコーダ出力に接続される。
【００１４】各ドライバ２１、２３及び書き込みアンプ
２２は、各々ＰチャネルＭＯＳトランジスタとＮチャネ
ルＭＯＳトランジスタで構成されたＣＭＯＳである。こ
こで、メモリセル１を構成するＮチャネルＭＯＳトラン
ジスタ２、３、４は、全て同一のＰ型半導体領域２４
（破線で囲まれた回路部分で示されるが、実際は半導体
基板上に形成された独立したＰ−ＷＥＬＬ内に形成され
る）に形成され、更に、各ドライバ２１、２３、及び書
き込みアンプ２２のＮチャネルＭＯＳトランジスタもメ
モリセル１と同一のＰ型半導体領域２４に形成される。
また、メモリセル１のＮチャネルＭＯＳトランジスタ
２、３、４の基板電圧、即ち、Ｐ型半導体領域２４を半
導体基板本体と逆バイアスするための接地電圧を供給す
るグランドライン２５がＰ型半導体領域２４に延在さ
れ、グランドライン２５に、メモリトランジスタ３のソ
ース電極が接続されると共に、各ドライバ２１、２３、
及び書き込みアンプ２２のＮチャネルＭＯＳトランジス
タのソース電極が接続される。
２２は、各々ＰチャネルＭＯＳトランジスタとＮチャネ
ルＭＯＳトランジスタで構成されたＣＭＯＳである。こ
こで、メモリセル１を構成するＮチャネルＭＯＳトラン
ジスタ２、３、４は、全て同一のＰ型半導体領域２４
（破線で囲まれた回路部分で示されるが、実際は半導体
基板上に形成された独立したＰ−ＷＥＬＬ内に形成され
る）に形成され、更に、各ドライバ２１、２３、及び書
き込みアンプ２２のＮチャネルＭＯＳトランジスタもメ
モリセル１と同一のＰ型半導体領域２４に形成される。
また、メモリセル１のＮチャネルＭＯＳトランジスタ
２、３、４の基板電圧、即ち、Ｐ型半導体領域２４を半
導体基板本体と逆バイアスするための接地電圧を供給す
るグランドライン２５がＰ型半導体領域２４に延在さ
れ、グランドライン２５に、メモリトランジスタ３のソ
ース電極が接続されると共に、各ドライバ２１、２３、
及び書き込みアンプ２２のＮチャネルＭＯＳトランジス
タのソース電極が接続される。
【００１５】このグランドライン２５は、Ｐ型半導体領
域２４以外に形成された周辺回路のグランドラインとは
独立して設けられ、半導体集積回路基板上の接地電圧パ
ッドにおいて接続される。あるいは、グランドライン２
５が接続されるパッドと周辺回路のグランドラインの接
続されるパッドを個別に形成してもよい。
域２４以外に形成された周辺回路のグランドラインとは
独立して設けられ、半導体集積回路基板上の接地電圧パ
ッドにおいて接続される。あるいは、グランドライン２
５が接続されるパッドと周辺回路のグランドラインの接
続されるパッドを個別に形成してもよい。
【００１６】図１の構成によると、周辺回路の動作によ
って流れる電流は、周辺回路のグランドラインに集中
し、メモリセル１のグランドライン２５には流れない。
従って、各ドライバ２１、２３及び書き込みアンプ２２
のＮチャネルＭＯＳトランジスタのソース電圧の変動が
なくなるため、書き込みワードラインＷＷＬiや書き込
みビットラインＢＬＷjあるいは読み出しワードライン
ＲＷＬiの電圧変動がなくなり、メモリセル１のトラン
ジスタ２、３、４の特性変化が防止される。即ち、周辺
回路のグランドラインに発生するノイズの影響は、メモ
リセル１には及ばないのである。
って流れる電流は、周辺回路のグランドラインに集中
し、メモリセル１のグランドライン２５には流れない。
従って、各ドライバ２１、２３及び書き込みアンプ２２
のＮチャネルＭＯＳトランジスタのソース電圧の変動が
なくなるため、書き込みワードラインＷＷＬiや書き込
みビットラインＢＬＷjあるいは読み出しワードライン
ＲＷＬiの電圧変動がなくなり、メモリセル１のトラン
ジスタ２、３、４の特性変化が防止される。即ち、周辺
回路のグランドラインに発生するノイズの影響は、メモ
リセル１には及ばないのである。
【００１７】
【発明の効果】上述の如く本発明によれば、同一半導体
基板上に形成されたメモリセルとその周辺回路におい
て、周辺回路に発生するノイズがメモリセルに影響を及
ぼすことが防止でき、信頼性の高い半導体メモリを実現
できる。特に、同一の半導体基板上に、デジタル信号処
理回路等の機能回路とメモリ回路とを内蔵するような場
合には、その効果は大なるものである。
基板上に形成されたメモリセルとその周辺回路におい
て、周辺回路に発生するノイズがメモリセルに影響を及
ぼすことが防止でき、信頼性の高い半導体メモリを実現
できる。特に、同一の半導体基板上に、デジタル信号処
理回路等の機能回路とメモリ回路とを内蔵するような場
合には、その効果は大なるものである。
【図１】本発明の実施例を示すブロック図である。
【図２】従来例を示すブロック図である。
１ メモリセル ２０ センスアンプ ２１ 書き込みワードラインドライバ ２２ 書き込みビットラインドライバ ２３ 読み出しワードラインドライバ ２４ Ｐ型半導体領域 ２５ グランドライン
Claims (1)
- 【請求項１】 書き込みアドレスデータに従って選択さ
れる書き込みワードラインと、書き込みデータに基づい
た信号が伝達される書き込みビットラインと、読み出し
アドレスデータに従って選択される読み出しワードライ
ンと、記憶されたデータに応じた信号が伝達される読み
出しビットラインと、前記書き込みワードラインを駆動
する書き込みワードラインドライバと、前記書き込みビ
ットラインを駆動する書き込みビットラインドライバ
と、前記読み出しワードラインを駆動する読み出しワー
ドラインドライバと、前記書き込みワードラインと書き
込みビットライン及び前記読み出しワードラインと読み
出しビットラインの交点に各々配置されたメモリセル
と、該メモリセルが形成される半導体基板領域とを備
え、前記書き込みワードラインドライバ及び前記書き込みビ
ットラインドライバは、各々ＰチャネルＭＯＳトランジ
スタとＮチャネルＭＯＳトランジスタとを直列接続した
ＣＭＯＳで構成され、 少なくとも前記書き込みワードラインドライバ及び前記
書き込みビットラインドライバは前記半導体基板領域内
に形成され、 前記半導体基板領域において、前記書き込みワードライ
ンドライバ及び前記書き込みビットラインドライバを構
成するＮチャネルＭＯＳトランジスタのソースと、前記
メモリセルを構成するＭＯＳトランジスタの基板電圧と
を、共通に接地したことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3150370A JP2698236B2 (ja) | 1991-06-21 | 1991-06-21 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3150370A JP2698236B2 (ja) | 1991-06-21 | 1991-06-21 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04372789A JPH04372789A (ja) | 1992-12-25 |
| JP2698236B2 true JP2698236B2 (ja) | 1998-01-19 |
Family
ID=15495512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3150370A Expired - Lifetime JP2698236B2 (ja) | 1991-06-21 | 1991-06-21 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2698236B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6016390A (en) | 1998-01-29 | 2000-01-18 | Artisan Components, Inc. | Method and apparatus for eliminating bitline voltage offsets in memory devices |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57154696A (en) * | 1981-03-20 | 1982-09-24 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS58114392A (ja) * | 1981-12-07 | 1983-07-07 | Fujitsu Ltd | 半導体記憶装置 |
| JPH02137184A (ja) * | 1988-11-16 | 1990-05-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1991
- 1991-06-21 JP JP3150370A patent/JP2698236B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04372789A (ja) | 1992-12-25 |
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