CN112489701B - 静态随机存取存储器组成的存储器元件 - Google Patents

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Abstract

本发明公开一种静态随机存取存储器组成的存储器元件，其含六晶体管静态随机存取内存单元，包含一第一反向器，包含有一第一上拉晶体管，一第一下拉晶体管以及一第一存储节点，一第二反向器，包含有一第二上拉晶体管，一第二下拉晶体管以及一第二存储节点，其中该第一存储节点与该第二上拉晶体管的一栅极以及该第二下拉晶体管的一栅极连接，一切换晶体管，与该第二存储节点、该第一上拉晶体管的一栅极以及该第一下拉晶体管的一栅极连接，以及一存取晶体管，与该第一上拉晶体管的一栅极以及该第一下拉晶体管的一栅极连接，其中该切换晶体管的一栅极与该存取晶体管的一栅极彼此不直接相连。

Description

静态随机存取存储器组成的存储器元件
本申请是中国发明专利申请(申请号：201710864858.6，申请日：2017年09月22日，发明名称：由静态随机存取存储器组成的存储器元件的布局图案)的分案申请。
技术领域
本发明涉及一种静态随机存取存储器(static random access memory，SRAM)，尤其是涉及一种由静态随机存取存储器组成的存储器元件。
背景技术
在一嵌入式静态随机存取存储器(embedded static random access memory,embedded SRAM)中，包含有逻辑电路(logic circuit)和与逻辑电路连接的静态随机存取存储器。静态随机存取存储器本身属于一种挥发性(volatile)的存储单元(memory cell)，亦即当供给静态随机存取存储器的电力消失之后，所存储的数据会同时抹除。静态随机存取存储器存储数据的方式是利用存储单元内晶体管的导电状态来达成，静态随机存取存储器的设计是采用互耦合晶体管为基础，没有电容器放电的问题，不需要不断充电以保持数据不流失，也就是不需作存储器更新的动作，这与同属挥发性存储器的动态随机存取存储器(Dynamic Random Access Memory,DRAM)利用电容器带电状态存储数据的方式并不相同。静态随机存取存储器的存取速度相当快，因此有在电脑***中当作快取存储器(cachememory)等的应用。
请参照图1，图1为现有静态随机存取存储器中一组六晶体管静态随机存取存储器(six-device SRAM,6T-SRAM)存储单元的电路图。
一6T-SRAM存储单元10较佳由一第一上拉晶体管(Pull-Up transistor)PL1、一第二上拉晶体管PL2、一第一下拉晶体管(Pull-Down transistor)PD1、一第二下拉晶体管PD2、一第一存取晶体管(access transistor)PG1和一第二存取晶体管PG2构成正反器(flip-flop)，其中第一上拉晶体管PL1和第二上拉晶体管PL2、第一下拉晶体管PD1和第二下拉晶体管PD2构成栓锁电路(latch)22，使数据可以栓锁在存储节点(Storage Node)24或26。另外，第一上拉晶体管PL1和第二上拉晶体管PL2是作为主动负载之用，其也可以一般的电阻来取代作为上拉晶体管，在此情况下即为四晶体管静态随机存取存储器(four-deviceSRAM,4T-SRAM)。另外，第一上拉晶体管PL1和第二上拉晶体管PL2各自的一源极区域电连接至一电压源Vcc，第一下拉晶体管PD1和第二下拉晶体管PD2各自的一源极区域电连接至一电压源Vss。
在一实施例中，6T-SRAM存储单元10的第一上拉晶体管PL1、第二上拉晶体管PL2是由P型金属氧化物半导体(P-type metal oxide semiconductor,PMOS)晶体管所组成，而第一下拉晶体管PD1、第二下拉晶体管PD2和第一存取晶体管PG1、第二存取晶体管PG2则是由N型金属氧化物半导体(N-type metal oxide semiconductor,NMOS)晶体管所组成。其中，第一上拉晶体管PL1和第一下拉晶体管PD1一同构成一反相器(inverter)，且这两者所构成的串接电路28其两端点分别耦接于一电压源Vcc与一电压源Vss；同样地，第二上拉晶体管PL2与第二下拉晶体管PD2构成另一反相器，而这两者所构成的串接电路30其两端点也分别耦接于电压源Vcc与电压源Vss。上述两反相器互相耦合以存储数据。
此外，在存储节点24处，分别电连接有第二下拉晶体管PD2和第二上拉晶体管PL2的栅极(gate)、及第一下拉晶体管PD1、第一上拉晶体管PL1和第一存取晶体管PG1的漏极(Drain)；同样地，在存储节点26上，也分别电连接有第一下拉晶体管PD1和第一上拉晶体管PL1的栅极、及第二下拉晶体管PD2、第二上拉晶体管PL2和第二存取晶体管PG2的漏极。至于第一存取晶体管PG1和第二存取晶体管PG2的栅极则分别耦接至同一字符线(Word Line)32，而第一存取晶体管20和第二存取晶体管21的源极(Source)则分别耦接至相对应的位线(Bit Line)34与位线36。
发明内容
本发明公开一种六晶体管静态随机存取内存单元，包含一第一反向器，包含有一第一上拉晶体管，一第一下拉晶体管以及一第一存储节点，一第二反向器，包含有一第二上拉晶体管，一第二下拉晶体管以及一第二存储节点，其中该第一存储节点与该第二上拉晶体管的一栅极以及该第二下拉晶体管的一栅极连接，一切换晶体管，与该第二存储节点、该第一上拉晶体管的一栅极以及该第一下拉晶体管的一栅极连接，以及一存取晶体管，与该第一上拉晶体管的一栅极以及该第一下拉晶体管的一栅极连接，其中该切换晶体管的一栅极与该存取晶体管的一栅极彼此不直接相连。
本发明的特征在于，一6T-SRAM单元中仅包含有一个存取晶体管，而另包含一切换晶体管，两晶体管的栅极分别与互相独立的字符线以及功能线连接，通过开启或关闭切换晶体管，可以维持或是切断6T-SRAM单元的栓锁状态，当维持6T-SRAM单元的栓锁状态时，具有较高的稳定性，而当6T-SRAM单元的栓锁状态被切断时，可以较容易地将数值写入至6T-SRAM单元中。因此因应不同时机的需求而开启或关闭切换晶体管，可以提高整体SRAM内存的稳定性与写入速度。
附图说明
图1为现有静态随机存取存储器中一组六晶体管静态随机存取存储器(six-device SRAM,6T-SRAM)存储单元的电路图；
图2为本发明第一优选实施例所公开的存储器单元的电路图；
图3为本发明单一个存储器单元的布局图案的示意图；
图4为四个存储器单元拼接成一组存储器元件的布局图案的示意图；
图5为部分存储器单元上层金属线的布局图案的示意图；
图6为本发明另一实施例中存储器单元的布局图案的示意图。
主要元件符号说明
PL1 第一上拉晶体管
PL2 第二上拉晶体管
PD1 第一下拉晶体管
PD2 第二下拉晶体管
PG 存取晶体管
PG1 第一存取晶体管
PG2 第二存取晶体管
SW 切换晶体管
Vcc 电压源
Vss 电压源
WL 字符线
BL 位线
ML 功能线
10 6T-SRAM 存储单元
22 栓锁电路
24 存储节点
26 存储节点
28 串接电路
30 串接电路
32 字符线
34 位线
36 位线
100 6T-SRAM 单元
124 第一存储节点
126 第二存储节点
127 节点
132 字符线
134 位线
140 功能线
200 基底
201 存储器单元
202 非矩形区
202A 突出部分
203 矩形区
204 第一阱区
206 第二阱区
210 扩散区
210A 第一扩散区
210B 第二扩散区
212 栅极结构
212A 功能线栅极
212B 存取栅极
214 接触结构
216 金属层
220 第二金属插塞
222 第二金属层
222A 第二金属层
222B 第二金属层
222C 第二金属层
300 基底
301 存储器单元
302 区域
304 第一阱区
306 第二阱区
310 扩散区
310A 第一扩散区
312 栅极结构
312A 功能线栅极
312B 存取栅极
314 接触结构
316 金属层
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所揭露的范围，在此容先叙明。
图2绘示本发明第一优选实施例所揭露的存储单元，存储单元可视为一六晶体管静态随机存取存储器(6T-SRAM)单元100。例如在一存储器元件中，包含有多个以阵列排列的6T-SRAM单元100。6T-SRAM单元100包含有一第一反相器，其中第一反相器包含一第一存储节点124，第一存储节点124位于一第一上拉晶体管PL1(例如为一PMOS)以及一第一下拉晶体管PD1(例如为一NMOS)之间。一第二反相器包含有一第二存储节点126，第二存储节点126位于一第二上拉晶体管PL2(例如为一PMOS)以及一第二下拉晶体管PD2(例如为一NMOS)之间。一存取晶体管PG(例如为一NMOS)，其栅极与一字符线(word line,WL)132连接，因此，存取晶体管PG可以通过字符线132来控制其呈现开启(ON)或是关闭(OFF)状态。存取晶体管PG的一源极与一位线(bit line,BL)134连接，而存取晶体管PG的一漏极则与第一上拉晶体管PL1以及第一下拉晶体管PD1的栅极连接，也就是图2上所标示的一节点127位置，同时也是第一反相器的输入端。另外，第一上拉晶体管PL1以及第二上拉晶体管PL2的源极连接一电压源Vcc，而第一下拉晶体管PD1以及第二下拉晶体管PD2的漏极连接一电压源Vss或是接地。
在6T-SRAM单元100中，第二上拉晶体管PL2以及第二下拉晶体管PD2的栅极互相耦合，且与第一存储节点124连接。至于第一上拉晶体管PL1以及第一下拉晶体管PD1的栅极也互相耦合于节点127，但是却不直接连接至第二存储节点126。在本发明中，一切换晶体管SW连接在第一上拉晶体管PL1以及第一下拉晶体管PD1的栅极，以及第二存储节点126之间。换句话说，节点127经由切换晶体管SW与第二存储节点126耦合，切换晶体管SW的一漏极与第一反相器的输入端相连，切换晶体管SW的一源极与第二反相器的一输出端相连。切换晶体管SW例如为一NMOS，其栅极连接一提供独立信号的功能线(mode line，ML)140以控制切换晶体管SW。因此切换晶体管SW可以通过功能线140的信号，独立呈现开启(ON)或是关闭(OFF)状态。
本发明所述的6T-SRAM单元100，通过字符线132、位线134以及功能线140传送不同的信号(逻辑上的0或1)，可以分别独立开启或关闭存取晶体管PG以及切换晶体管SW，以切换6T-SRAM单元100的不同步骤模式。关于此6T-SRAM的运作模式与操作方法等，已经公开于美国专利申请号15/413,436，因此在此不多加赘述。以下段落针对此6T-SRAM单元100的布局图案进行说明。
图3至图4绘示本发明存储器元件的布局图案。其中图3绘示本发明单一个存储器单元的布局图案，图4则绘示四个存储器单元拼接成一组存储器元件的布局图案。如图3所示，本发明的一存储器单元201位于一基底200上，并且位于一非矩形区202内。非矩形区202例如为一L型区域，并且包含有一第一阱区(例如N型阱区)204以及一第二阱区(例如P型阱区)206位于其中。此外，多个晶体管，包含上述第一上拉晶体管PL1、第二上拉晶体管PL2、第一下拉晶体管PD1、第二下拉晶体管PD2、存取晶体管PG以及切换晶体管SW，其中每一个晶体管都包含有一栅极结构212跨越于一扩散区210上。另外本发明中，每一个非矩形区202内，仅包含有上述六个晶体管。本实施例中，非矩形区202内包含有一第一扩散区210A以及一第二扩散区210B，第一扩散区210A与第二扩散区210B具有互相互补的导电型态，例如第一扩散区210A为一N型扩散区，而第二扩散区210B为一P型扩散区。两扩散区都沿着一第一方向排列(例如X轴)。其中第一下拉晶体管PD1、第二下拉晶体管PD2、存取晶体管PG以及切换晶体管SW四个晶体管都包含第一扩散区210A，也就是说，四个不同的栅极结构同时跨越在第一扩散区210A上，并且形成第一下拉晶体管PD1、第二下拉晶体管PD2、存取晶体管PG以及切换晶体管SW。另一方面，第一上拉晶体管PL1与第二上拉晶体管PL2则包含第二扩散区210B，也就是两个不同的栅极结构同时跨越在第二扩散区210B上，并且形成第一上拉晶体管PL1与第二上拉晶体管PL2。
此外，第一扩散区210A、第二扩散区210B的延伸方向大致上与第一阱区204、第二阱区206相同(例如都沿着X轴排列)。本实施例中非矩形区202为一L型区域，包含有一突出部分202A，其中存取晶体管PG即位于突出部分内。
本发明中，切换晶体管SW包含有一功能线栅极212A，跨越于第一扩散区210A上，存取晶体管PG包含有一存取栅极212B，跨越于第一扩散区210A上。值得注意的是，在本发明的电路设计中，切换晶体管SW的阈值电压(threshold voltage，Vt)较佳小于存取晶体管PG以及第一下拉晶体管PD1、第二下拉晶体管PD2的阈值电压，使得切换晶体管SW较容易被打开或关闭。为达到上述目的，在一些实施例中，可利用例如光学校正(OPC)的方式，使功能线栅极212A的栅极长度小于存取栅极212B的栅极长度。或是通过其他方式，例如离子掺杂或调整各晶体管的功函数金属层等方法，以达到切换晶体管SW的阈值电压小于存取晶体管PG以及第一下拉晶体管PD1、第二下拉晶体管PD2的阈值电压的目的。
本实施例中，在非矩形区202内，还包含有多个接触结构214以及多个金属层216，连接于各晶体管。金属层216较佳都沿着一第二方向排列(例如Y轴)，但不限于此。接触结构214以及多个金属层216作用在于将不同晶体管相互连接(例如将第一上拉晶体管PL1的漏极与第一下拉晶体管PD1的源极相连)，或者是将部分晶体管连接至其他电压源或导线(例如电压源Vss或者是字符线WL等)。为了更清楚表达各元件之间的连接关系，图3直接将部分金属层216所对应连接的电压源或导线绘示于图上。
根据上述图3所示的布局图案，各晶体管可以紧密排列于空间有限的非矩形区202内，因此可缩小整体元件面积。另外由于各扩散区、栅极结构与金属层等都呈现直线结构，因此也具有制作工艺简单的优点。
图4绘示将四个相同的存储器元件201排列成一个矩形区的布局图案示意图。如图4所示，四个存储器元件201可以排列成一个矩形区203，矩形区203相较于非矩形区202，具有更规律的边界形状，有利于在基底200上整齐排列多个存储器元件201，并减少空间的浪费。另外，当四个存储器元件201排列在一起时，有部分的元件可以互相共用，例如上述功能线栅极212A、存取栅极212B、以及部分的金属层216(例如连接电压源Vcc、电压源Vss、功能线ML、字符线WL与位线BL的金属层)，都至少与两个以上不同的非矩形区202重叠。换句话说，位于不同非矩形区202内的不同的存储器元件201，共用部分的栅极结构或金属层。
图4中，为了简化附图，有部分元件并未给予标号，但是具有相同功能的元件都以相同的网底表示。举例来说，功能线栅极212A、存取栅极212B与横跨于第一上拉晶体管PL1或第二上拉晶体管PL2的栅极，都属于栅极结构212，因此具有相同的网底。其他各元件也遵照此规则绘示，因此图4应可清楚描述各元件的作用。
后续，针对图4所形成的布局图案，将在上方继续形成多层布局图案结构，例如形成多层接触插塞(contact plug)或是金属层，将各晶体管与其他元件(例如字符线WL、位线BL等)相连。本发明并不限制其他层布局图案的形状与排列，但应知形成上方其他层的布局图案，也属于本发明的涵盖范围内。
值得注意的是，在本发明的一实施例中，位于图4所所示的布局图案上层，还形成多个第二金属层222与第二金属插塞220。其中第二金属层222包含有与下方功能线栅极212A连接的第二金属层222A，与下方位线BL连接的第二金属层222B，以及与下方第二下拉晶体管PD2连接的第二金属层222C。功能线栅极212A较佳为一金属线，与功能线栅极212A连接，可以降低整体功能线栅极212A的阻值，提高存储器元件的运算表现。此外第二金属层222A位于第二金属层222B与第二金属层222B之间，此排列方式有效利用空间，不会增加额外布局图案的面积。不过本发明不限于上述排列方式。
综上所述，本发明的特征在于，针对一种6T-SRAM单元，提出相对应的布局图案，该6T-SRAM单元仅包含有一个存取晶体管，而另包含一切换晶体管，两晶体管的栅极分别与互相独立的字符线以及功能线连接，通过开启或关闭切换晶体管，可以维持或是切断6T-SRAM单元的栓锁状态。而对应的布局图案，将六个晶体管排列于一非矩形区内，部分的晶体管共用一扩散区，如此可有效利用有限的空间，降低元件整体面积。此外，每四个非矩形区即可排列成一个矩形区，有利于各6T-SRAM单元的排列。
本发明的另一特征在于，一6T-SRAM单元中仅包含有一个存取晶体管，而另包含一切换晶体管，两晶体管的栅极分别与互相独立的字符线以及功能线连接，通过开启或关闭切换晶体管，可以维持或是切断6T-SRAM单元的栓锁状态，当维持6T-SRAM单元的栓锁状态时，具有较高的稳定性，而当6T-SRAM单元的栓锁状态被切断时，可以较容易地将数值写入至6T-SRAM单元中。因此因应不同时机的需求而开启或关闭切换晶体管，可以提高整体SRAM内存的稳定性与写入速度。
下文将针对本发明的存储器元件的布局图案的不同实施样态进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
本发明的另外一实施例，仍是根据图2所示的6T-SRAM单元10的布局图案。请参考图6，存储器单元301位于基底300上，并且位于一区域302内。存储器单元301同样由多个晶体管组成，包含上述第一上拉晶体管PL1、第二上拉晶体管PL2、第一下拉晶体管PD1、第二下拉晶体管PD2、存取晶体管PG以及切换晶体管SW，其中每一个晶体管都包含有一栅极结构312跨越于一扩散区310上。区域302内包含有一第一阱区(例如N型阱区)304以及两第二阱区(例如P型阱区)306位于其中。较佳而言，第一阱区304与第二阱区306都沿着第二方向(例如Y轴)排列。
本实施例中，每一个区域302内，仅包含有上述六个晶体管。区域302还包含有多个扩散区310以及多个栅极结构312，各扩散区310都沿着第二方向排列(例如Y轴)。其中第二下拉晶体管PD2、存取晶体管PG以及切换晶体管SW三个晶体管都包含同一扩散区(定义为第一扩散区310A)。也就是说，三个不同的栅极结构同时跨越在第一扩散区310A上，并且形成第二下拉晶体管PD2、存取晶体管PG以及切换晶体管SW。
本发明中，切换晶体管SW包含有一功能线栅极312A，跨越于第一扩散区310A上，存取晶体管PG包含有一存取栅极312B，跨越于第一扩散区310A上。值得注意的是，在本发明的电路设计中，切换晶体管SW的阈值电压(threshold voltage，Vt)较佳小于存取晶体管PG以及第一下拉晶体管PD1、第二下拉晶体管PD2的阈值电压，使得切换晶体管SW较容易被打开或关闭。为达到上述目的，在一些实施例中，可利用例如光学校正(OPC)的方式，使功能线栅极312A的栅极长度小于存取栅极312B的栅极长度。或是通过其他方式，例如离子掺杂或调整各晶体管的功函数金属层等方法，以达到切换晶体管SW的阈值电压小于存取晶体管PG以及第一下拉晶体管PD1、第二下拉晶体管PD2的阈值电压的目的。
本实施例中，在区域302内，还包含有多个接触结构314以及多个金属层316，连接于各晶体管。金属层316较佳都沿着一第一方向排列(例如X轴)，但不限于此。接触结构314以及多个金属层316作用在于将不同晶体管相互连接(例如将第一上拉晶体管PL1的漏极与第一下拉晶体管PD1的源极相连)，或者是将部分晶体管连接至其他电压源或导线(例如电压源Vss或者是字符线WL等)。为了更清楚表达各元件之间的连接关系，图6直接将部分金属层316所对应连接的电压源或导线绘示于图上。
本实施例与上述第一实施例相同，都是根据图2所示的6T-SRAM单元10的布局图案。第一实施例中的各存储元件在非矩形区域内排列得更加紧密，所以第一实施例每一个存储单元所占用的面积较小。本实施例比起第一优选实施例，每一个存储单元都位于一矩形的区域内，如此一来更有利于存储单元的排列。
上述各实施例中，都是以平面式的晶体管(planar transistor)为例，也就是栅极结构都跨越于扩散区上。但本发明也可包含鳍状晶体管(fin-FET)，也就是形成多个鳍状结构于基底上取代原本的扩散区，而栅极结构跨越该些鳍状结构形成鳍状晶体管，也属于本发明的涵盖范围内。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (5)

1.一种六晶体管静态随机存取内存(6T-SRAM)单元，其特征在于，包含：
第一反相器，包含有第一上拉晶体管，第一下拉晶体管以及第一存储节点，其中该第一存储节点连接于该第一上拉晶体管的漏极和该第一下拉晶体管的源极之间；
第二反相器，包含有第二上拉晶体管，第二下拉晶体管以及第二存储节点，其中该第二存储节点连接于该第二上拉晶体管的漏极和该第二下拉晶体管的源极之间，且该第一存储节点与该第二上拉晶体管的栅极以及该第二下拉晶体管的栅极连接；
切换晶体管，该切换晶体管的源极与该第二存储节点连接、该切换晶体管的漏极与该第一上拉晶体管的栅极以及该第一下拉晶体管的栅极连接，该切换晶体管的栅极与功能线连接；以及
存取晶体管，该存取晶体管的漏极与该第一上拉晶体管的栅极以及该第一下拉晶体管的栅极连接，该存取晶体管的源极与位线连接，该存取晶体管的栅极与字符线连接，其中该切换晶体管的栅极与该存取晶体管的栅极彼此不直接相连。
2.如权利要求1所述的六晶体管静态随机存取内存单元，其中该切换晶体管包含NMOS晶体管。
3.如权利要求1所述的六晶体管静态随机存取内存单元，其中该位线、该字符线与该功能线传送分别独立的信号。
4.如权利要求1所述的六晶体管静态随机存取内存单元，其中该第二上拉晶体管的栅极以及该第二下拉晶体管的栅极互相耦合。
5.如权利要求1所述的六晶体管静态随机存取内存单元，其中该六晶体管静态随机存取内存单元仅包含有六个晶体管。
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