KR960012505A - 저소비전력으로 고속동작 가능한 센스엠프를 구비한 반도체 기억장치 - Google Patents

저소비전력으로 고속동작 가능한 센스엠프를 구비한 반도체 기억장치 Download PDF

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KR960012505A
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기다오까 다까시
미쓰비시 뎅끼 가부시끼가이샤
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Abstract

반도체 기억장치는, 메모리셀(521), 워드선(522), 제1의 비트선 및 그 제1의 비트선과 상보적인 제2의 비트선을 가지는 비트선쌍(523), p형 웰영역(1111a), 제1 및 제2의 소스선(1110e) 및 (1110d), 프리차지 신호에 응답하여 제1 및 제2의 소스선을 중간전위에 프리차지 하는 소스선 프리차지 회로(1116),(제1 및 제2의 n채널 MOS 트랜지스터(1111b) 및 (1111c) 및 제3 및 제4의 p채널 MOS 트랜지스터(1111d 및 1111c) 및 제3 및 제4의 p채널 MOS 트랜지스터(1111d) 및 (1111e)를 포함하는) 센스앰프(1111), 전원전위 노드와 제1의 소스선과의 사이에 접속되며 제1의 센스앰프 이네이블 신호에 응답하여 온이 되는 제1의 센스앰프 이네이블 트랜지스터(1112b), 접지전위 노드와 제2의 소스선과의 사이에 접속되어 제2의 센스앰프 이네이블 신호에 응답하여 온이 되는 제2의 센스앰프 이네이블 트랜지스터(1112a) 및 제1의 소스선과 p형 웰 영역과의 사이에 접속되며, 센스앰프의 활성시에 제어신호에 응답하여 온이 되는 스위칭 회로(1113)을 구비한다.
제1 및 제2의 n채널 MOS 트랜지스터는 p형 웰영역에 형성된다.
제1의 n채널 MOS 트랜지스터는 제1의 비트선과 제1의 소스선과의 사이에 접속되며, 제2의 비트선에 접속되는 게이트를 가진다.
제2의 n채널 MOS 트랜지스터는 제2의 비트선과 제1의 소스선과의 사이에 접속되며, 제1의 비트선에 접속되는 게이트를 가진다.
제3의 p채널 MOS 트랜지스터는 제1의 비트선과 제2의 소스선과의 사이에 접속되며, 제2의 비트선에 접속되는 게이트를 가진다.
제4의 p채널 MOS 트랜지스터는 제2의 비트선 제2의 소스선과의 사이에 접속되며, 제1의 비트선에 접속되는 게이트를 가진다.
따라서, 센스앰프의 활성시에 제1의 소스선에서 스위칭 회로를 통해서 웰영역에 전하가 공급된다.
그결과, 센스앰프는 낮은 소비전력하에서 고속으로 동작할 수가 있다.

Description

저소비전력으로 고속동작 가능한 센스앰프를 구비한 반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 이 발명의 실시예 1에 의한 DRAM을 표시하는 블록도.
제2도는 제1도의 DRAM의 칩 레이 아웃을 표시하는 개략 평면도.
제3도는 제1도의 DRAM에서의 메모리셀 어레이 및 주변회로를 표시하는 블록도.
제4도는 제3도의 메모리 어레이 및 그 주변회로를 보다 상세히 표시하는 회로도.
제5도는 제1도의 DRAM에 사용되는 웰전위 제어회로를 표시하는 회로도.
제6도는 제4도의 n채널 센스앰프가 형성된 반도체 기판의 개략 단면도.
제7도 제1도의 메모리셀 어레이의 개략 단면도.
제8도는 제1도 내지 제7도에 표시된 DRAM의 동작을 표시하는 타이밍도.

Claims (34)

  1. 반도체 기억장치에 있어서, 메모리셀(521)과, 상기 메모리셀에 접속되는 워드선(522)과, 상기 워드선과 교체하며 상기 메모리셀에 접속되는 제1의 비트선과, 상기 제1의 비트선과 상보적인 제2의 비트선과를 가지는 비트선쌍(523)과, 제1도전형의 제1의 반도체 영역(1111a)과, 제1의 소스선(1110e)과, 제2의 소스선(1110d)과, 소정의 프리차지 신호에 응답하여 상기 제1 및 제2의 소스선을 제1 및 제2의 전위간의 중간전위에 프리차지하는 소스선 프리차지 수단(1116)을 포함하고, 센스앰프(1111)는; (a) 상기 제1의 반도체 영역에 형성되어 상기 제1의 비트선과 상기 제1의 소스선과의 사이에 접속되며 상기 제2의 비트선에 접속되는 게이트를 가지는 제1의 제2도전형 MOS 트랜지스터(1111b)와, (b) 상기 제1의 반도체 영역에 형성되며 상기 제2의 비트선과 상기 제1의 소스선과의 사이에 접속되며 상기 제1의 비트선에 접속되는 게이트를 가지는 제2의 제2도전형 MOS 트랜지스터(1111c)와, (c) 상기 제1의 비트선과 상기 제2의 소스선과의 사이에 접속되어 상기 제2의 비트선에 접속되는 게이트를 가지는 제3의 제1도전형 MOS 트랜지스터(1111d)와, (d) 상기 제2의 비트선과 상기 제2의 소스선과의 사이에 접속되어 제1의 비트선에 접속되는 게이트를 가지는 제4의 제1도전형 MOS 트랜지스터(1111e)를 포함하는 센스앰프(1111), 상기 제1의 전위를 제공하는 제1의 전위노드와 상기 제1의 소스선과의 사이에 접속되는 제1의 센스앰프 이네이블 신호에 응답하여 ON이 되는 제1의 센스앰프 이네이블 트랜지스터(1112b)와, 상기 제2의 전위가 제공되는 제2의 전위노드와 상기 제2의 소스선과의 사이에 접속되며, 제2의 센스앰프 이네이블 신호에 응답하여 ON이 되는 제2의 센스앰프 이네이블 트랜지스터(1112a)와, 상기 제1의 소스선과 상기 제1의 반도체 영역과의 사이에 접속되며, 상기 센스앰프의 활성시에 제1의 제어신호에 응답하여 ON이 되는 제1의 스위칭 수단(1113)을 구비하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 제1의 전위는 상기 제2의 전위보다 낮고, 상기 제1의 도전형은 p형이고, 상기 제2도전형은 n형이며 상기 반도체 기억장치는, 상기 제1 및 제2의 비트선을 상기 중간전위에 프리차지하는 비트선 프리차지 수단(1115)과, 상기 제1의 반도체 영역과 상기 제2의 전위보다도 낮은 제3의 전위가 제공되는 제3의 전위노드와의 사이에 접속되며, 제2의 제어신호에 응답하여 ON이 되는 제2의 스위칭 수단(1114)를 더 구비하는 반도체 기억장치.
  3. 제2항에 있어서, 상기 제2의 스위칭 수단은, 상기 제1의 스위칭 수단의 턴온에 응답하여 오프가 되며, 상기 제1의 스위칭 수단의 온상태 사이에 다시 온이 되는 반도체 기억장치.
  4. 제2항에 있어서, 상기 제3의 전위는 상기 제1의 전위와 같고, 상기 제3의 전위노드는 상기 제1의 전위노드에 접속되는 반도체 기억장치.
  5. 제2항에 있어서, 상기 제3의 전위는 상기 제1의 전위보다도 낮은 반도체 기억장치.
  6. 제1항에 있어서, 상기 제1의 전위는 상기 제2의 전위보다도 높고, 상기 제1도전형은 n형이며, 상기 제2의 도전형은 p형이며, 상기 반도체 기억장치는, 상기 제1 및 제2의 비트선을 상기 중간전위에 프리차지 하는 비트 프리차지 수단(1115)과, 상기 제1의 반도체 영역과 상기 제2의 전위보다도 높은 제3의 전위가 제공되는 제3의 전위노드와의 사이에 접속되며, 제2의 제어신호에 응답하여 온이되는 제2의 스위칭 수단(1118)을 더 구비하는 반도체 기억장치.
  7. 제6항에 있어서, 상기 제2의 스위칭 수단은, 상기 제1의 스위칭 수단의 턴온에 응답하여 오프가 되며 상기 제1의 스위칭 수단의 온상태의 사이에 다시 온이 되는 반도체 기억장치.
  8. 제6항에 있어서, 상기 제3의 전위는 상기 제1의 전위에 같고, 상기 제3의 전위노드는 상기 제1의 전위노드에 접속되는 반도체 기억장치.
  9. 제6항에 있어서, 상기 제3의 전위는 상기 제1의 전위보다도 높은 반도체 기억장치.
  10. 제1항에 있어서, 제2도전형의 제2의 반도체 영역(1111f)과, 상기 제2의 소스선과 상기 제2의 반도체 영역과의 사이에 접속되며 상기 센스앰프의 활성시에 제3의 제어신호에 응답하여 온이되는 제3의 스위칭 수단(1117)을 구비하며, 상기 센스앰프에서의 상기 제3 및 제4의 제1의 도전형 MOS 트랜지스터 상기 제2의 반도체 영역에 형성되는 반도체 기억장치.
  11. 제10항에 있어서, 상기 제1의 전위는 상기 제2의 전위보다도 낮고, 상기 제1도전형은 p형이며, 상기 제2도전형은 n형이고, 상기 반도체 기억장치는; 상기 제1 및 제2의 비트선을 상기 중간전위에 프리차지하는 비트선 프리차지 수단(1115)과, 상기 제1의 반도체 영역과 상기 제2의 전위보다도 낮은 제3의 전위가 제공되는 제3의 전위노드와의 사이에 접속되며, 제3의 제어신호에 응답하여 온이되는 제2의 스위칭 수단(114) 및, 상기 제2의 반도체 영역과 상기 제1의 전위보다도 높은 제4의 전위노드와의 사이에 접속되며, 제4의 제어신호에 응답하여 온이 되는 제4의 스위칭 수단(1118)을 더 구비하는 반도체 기억장치.
  12. 제11항에 있어서, 상기 제2의 스위칭 수단은, 상기 제1의 스위칭 수단의 턴온에 응답하여 오프가 되고, 상기 제1의 스위칭 수단의 온상태 사이에 다시 온이되며, 상기 제4의 스위칭 수단은, 상기 제3의 스위칭 수단의 턴온에 응답하여 오프가 되고, 상기 제3의 스위칭 수단의 온상태 사이에 다시 온이 되는 반도체 기억장치.
  13. 제11항에 있어서, 상기 제3의 전위는 상기 제1의 전위에 같고, 상기 제3의 전위노드는 상기 제1의 전위노드에 접속되며, 상기 제4의 전위는 상기 제2의 전위와 같고, 상기 제4의 전위노드는 상기 제2의 전위노드에 접속되는 반도체 기억장치.
  14. 제11항에 있어서, 상기 제3의 전위는 상기 제1의 전위보다 낮고, 상기 제4의 전위는 상기 제2의 전위보다도 높은 반도체 기억장치.
  15. 제1항에 있어서, 상기 제1의 반도체 영역에 접속되는 제1의 커패시터(1119a)를 더 구비하는 반도체 기억장치.
  16. 제10항에 있어서, 상기 제1의 반도체 영역에 접속되는 제1의 커패시터(1119a)와, 상기 제2의 반도체 영역에 접속되는 제2의 커패시터(1119b)를 더 구비하는 반도체 기억장치.
  17. 제1항에 있어서, 상기 제1의 소스선에 접속되는 제3의 커패시터(1119c)를 더 구비하는 반도체 기억장치.
  18. 제10항에 있어서, 상기 제1의 소스선에 접속되는 제3의 커패시터(1119c)와, 상기 제2의 소스선에 접속되는 제4의 커패시터(1119d)를 더 구비하는 반도체 기억장치.
  19. 제1항에 있어서, 상기 제1의 소스선과 상기 제1의 전위노드와의 사이에는 접속되며, 상기 제1의 센스앰프 이네이블 트랜지스터의 턴온 전에 제3의 센스앰프 이네이블 신호에 응답하여 이룬 제3의 센스앰프 이네이블 트랜지스터(1112c)를 더 구비하는 반도체 기억장치.
  20. 반도체 기억장치에 있어서, 복수의 메모리셀(521)과, 상기 메모리셀에 접속되는 워드선(522)과, 복수의 비트선쌍(523)과, 상기 메모리셀에 대응하고 또한 상기 워드선과를 교차하며, 각각이 대응하는 메모리셀 중 하나에 접속되는 제1의 비트선과 상기 제1의 비트선과 상보적인 제2의 비트선을 가지는 제1도전형의 제1의 반도체 영역(1111a)과, 제1의 소스선(1110e)과, 제2의 소스선(1110d)와, 소정의 프리차지 신호에 응답하여 상기 제1 및 제2의 소스선을 제1 및 제2의 전위간의 중간전위에 프리차지하는 소스선 프리차지 수단(1116)을 구비하고, 상기 비트선쌍에 대응하는 복수 센스앰프(1111)의 각각은 (a) 상기 제1의 반도체 영역에 형성되며 상기 제1의 비트선과 상기 제1의 소스선과의 사이에 접속되며 상기 제2의 비트선에 접속되는 게이트가 있는 제1의 제2도전형 MOS 트랜지스터(1111b)와, (b) 상기 제1의 반도체 영역에 형성되며 상기 제2의 비트선과 상기 제1의 소스선과의 사이에 접속되며 상기 제1의 비트선에 접속되는 게이트를 가지는 제2의 제2도전형 MOS 트랜지스터(1111c)와, (c) 상기 제1의 비트선과 상기 제2의 소스선과의 사이에 접속되며 상기 제2의 비트선에 접속되는 게이트를 가지는 제3의 제1도전형 MOS 트랜지스터(1111d)와, (d) 상기 제2의 비트선과 상기 제2의 소스선과의 사이에 접속되며 상기 제1의 비트선에 접속되는 게이트를 가지는 제4의 제1도전형 MOS 트랜지스터(1111e)를 포함하는 복수의 센스앰프(1111)와, 상기 제1의 전위가 제공되는 제1의 전위노드와 상기 제1의 소스선과의 사이에 접속되며, 제1의 센스앰프 이네이블 신호에 응답하여 온이되는 제1의 센스앰프 이네이블 트랜지스터(1112b)와, 상기 제2의 전위가 제공되는 제2의 전위노드와 상기 제2의 소스선과의 사이에 접속되며, 제2의 센스앰프 이네이블 신호에 응답하여 온이되는 제2의 센스앰프 이네이블 트랜지스터(1112a) 및, 상기 제1의 소스선과 상기 제1의 반도체 영역과의 사이에 접속되며, 상기 센스앰프의 활성시에 제1의 제어신호에 응답하여 온이되는 제1의 스위칭 수단(1113)을 구비하는 반도체 기억장치.
  21. 제20항에 있어서, 상기 제1의 스위칭 수단은 상기 센스앰프에 대응하는 복수의 제1의 스위칭 소자(1113a)를 포함하는 반도체 기억장치.
  22. 제20항에 있어서, 상기 제1전위는 상기 제2전위보다 낮고, 상기 제1도전형 p형이며, 상기 제2도전형은 n형이고, 상기 반도체 장치는; 상기 제1 및 제2비트선을 상기 중간전위에 프리차지하는 비트선 프리차지 수단(1115)과, 상기 제1반도체 영역과 상기 제2전위보다도 낮은 제3전위가 공급되는 제3의 전위노드와의 사이에 접속되며 제2의 제어신호에 응답해서 온으로 되는 제2스위칭 수단(1114)을 포함하는 반도체 기억장치.
  23. 제22항에 있어서, 상기 제2의 스위칭 수단은, 상기 센스앰프에 대응하는 복수의 제2의 스위칭 소자(1114a)를 포함하는 반도체 기억장치.
  24. 제20항에 있어서, 상기 제1의 전위는 상기 제2의 전위보다도 높고, 상기 제1도전형은 n형이며, 상기 제2도전형은 p형이며, 상기 반도체 기억장치는, 상기 제1 및 제2의 비트선을 상기 중간 전위에 프리차지 하는 비트선 프리차지 수단(1115)과, 상기 제1의 반도체 영역과 상기 제2의 전위보다도 높은 제3의 전위가 제공되는 제3의 전위노드와의 사이에 접속되며, 제2의 제어신호에 응답하여 ON이 되는 제2의 스위칭 수단(1114)을 더 구비하는 반도체 기억장치.
  25. 반도체 기억장치에 있어서, (a) 복수의 열블럭(530)의 각각은; (a1) 복수의 행 및 복수의 열에 배치되는 복수의 메모리셀(521)과, (a2) 상기 복수의 열에 배치되며 상기 메모리셀에 접속되며, 각각이 제1의 비트선 및 상기 제1의 비트선과 상보적인 제2의 비트선을 가지는 복수의 비트선쌍(523)을 포함하고, (b) 상기 복수의 열블록과 교호로 배치되는 복수의 열블록 분할영역(540)과, (c) 상기 열블록 및 상기 열블록 분할영역에 걸쳐 상기 복수의 행에 배치되며 상기 메모리셀에 접속되는 복수의 워드선(522)를 포함하는 메모리셀 어레이(500)와, 제1의 반도체 영역(1111a)과, 제1의 소스선(1110e)과, 제2의 소스(1110d)와, 소정의 프리차지 신호에 응답하여 상기 제1 및 제2의 소스선을 제1 및 제2의 전위간의 중간전위에 프리차지하는 소스선 프리차지 수단(1116)과, 상기 비트선쌍에 대응하는 복수의 센스앰프(1111)의 각각이, (a) 상기 제1의 반도체 영역에 형성되며 상기 제1의 비트선과 상기 제1의 소스선과의 사이에 접속되며 상기 제2의 비트선에 접속되는 게이트를 가지는 제1의 제2도전형 MOS 트랜지스터(1111b), (b) 상기 제1의 반도체 영역에 형성되어 상기 제2의 비트선과 상기 제1의 소스선과의 사이에 접속되어 상기 제1의 비트선에 접속되는 게이트를 가지는 제2의 제2도전형 MOS 트랜지스터(1111c)와, (c) 상기 제1의 비트선과 상기 제2의 소스선과의 사이에 접속되며 상기 제2의 비트선에 접속되는 게이트를 가지는 제3의 제1도전형 MOS 트랜지스터(1111d)와, (d) 상기 제2의 비트선과 상기 제2의 소스선과의 사이에 접속되어 상기 제1의 비트선에 접속되는 게이트를 가지는 제4의 제1도전형 MOS 트랜지스터(1111e)와를 포함하고, 상기 제1의 전위가 제공되는 제1의 전위와 상기 제1의 소스선과의 사이에 접속되어, 제1의 센스앰프 이네이블 신호에 응답하여 온이 되는 제1의 센스앰프 이네이블 트랜지스터(1112b)와, 상기 제2의 전위가 제공되는 제2의 전위노드와 상기 제2의 소스선과의 사이에 접속되어 제2의 센스앰프 이네이블 신호에 응답하여 온이 되는 제2의 센스앰프 이네이블 트랜지스터(1112a)와, 상기 제1의 소스선과 상기 제1의 반도체 영역과의 사이에 접속되며, 상기 센스앰프의 활성시에 제1의 제어신호에 응답하여 온이되는 제1의 스위칭 수단(1113)을 구비하는 반도체 장치.
  26. 제25항에 있어서, 상기 제1의 스위칭 수단은 상기 열블록 분할영역에 배치되는 반도체 기억장치.
  27. 제26항에 있어서, 상기 제1의 전위는 상기 제2의 전위보다도 낮고, 상기 제1도전형은 p형이며, 상기 제2도전형은 n형이며, 상기 반도체 기억장치는; 상기 제1 및 제2의 비트선을 상기 중간전위에 프리차지 하는 비트선 프리차지 수단(1115)와, 상기 열블록 분할영역에 배치되고, 상기 제1의 반도체 영역과 상기 제2의 전위보다도 낮은 제3의 전위가 제공되는 제3의 전위 노드와의 사이에 접속되며, 제2의 제어신호에 응답하여 온이 되는 제2의 스위칭 수단(1114)를 더 구비하는 반도체 기억장치.
  28. 제27항에 있어서, 상기 열블록 분할영역은 상기 워드선을 위한 션트영역(541)을 포함하는 반도체 기억장치.
  29. 제26항에 있어서, 상기 제1의 전위는 상기 제2의 전위보다도 높고, 상기 제1도전형은 n형이고, 상기 제2도전형은 p형이며, 상기 반도체 기억장치는; 상기 제1 및 제2의 비트선을 상기 중간전위에 프리차지 하는 상기 비트선 프리차지 수단(1115)과, 상기 열블록 분할영역에 배치되며 상기 제1의 반도체 영역과 상기 제2의 전위보다도 높은 제3의 전위가 제공되는 제3의 전위노드와의 사이에 접속되며, 제2의 제어신호에 응답하여 온이 되는 제2의 스위칭 수단(1114)을 더 구비하는 반도체 기억장치.
  30. 제29항에 있어서, 상기 열블록 분할영역은 상기 워드선을 위한 션트영역(541)을 포함하는 반도체 기억장치.
  31. 제25항에 있어서, 상기 열블록의 각각이, 상기 워드선에 대응하고 각각이 복수의 서브 워드선(522b)를 포함하는 복수의 서브 워드선 그룹을 포함하며, 상기 메모리셀 어레이가, 로우 어드레스 신호에 응답하여 상기 워드선의 어느것을 선택하는 메인 로우 데코더(610)와, 상기 열블록 분할영역에 대응하며, 각각이 대응하는 열블록 분할영역에 배치되며, 상기 워드선의 전위 및 서브 워드선 구동신호에 응답하여 상기 대응하는 서브 워드 그룹내의 서브 워드선 어느것인가를 선택하는 복수의 서브 로우 데코더(620)를 포함하는 반도체 기억장치.
  32. 제25항에 있어서, 상기 메모리셀 어레이는, 상기 열블록 분할영역에 대응하고 각각이 대응하는 열블록 분할영역에 배치되며, 상기 비트선쌍의 데이터를 전달하기 위한 복수의 입출력선쌍(1121)를 포함하는 반도체 기억장치.
  33. 제1항에 있어서, 그 위에 상기 제1의 반도체 영역이 형성되는 절연층(2111)을 더 포함하는 반도체 기억장치.
  34. 제5항에 있어서, 그 위에 상기 제1 및 제2의 반도체 영역이 형성되는 절연층(2111)을 더 포함하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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