JPH0457297A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0457297A JPH0457297A JP2164613A JP16461390A JPH0457297A JP H0457297 A JPH0457297 A JP H0457297A JP 2164613 A JP2164613 A JP 2164613A JP 16461390 A JP16461390 A JP 16461390A JP H0457297 A JPH0457297 A JP H0457297A
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 239000011159 matrix material Substances 0.000 claims description 5
- 230000010354 integration Effects 0.000 abstract description 7
- 230000000630 rising effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は第１及び第２の電源に接続され、マトリクス
状に配置され行単位にワード線に接続されたメモリセル
を有し、行デコーダにより選択された前記ワード線を第
１の電源電位に設定し、非選択の前記ワード線を第２の
電源電位に設定することにより、メモリセルの行選択を
行う半導体記憶装置に関するものである。
状に配置され行単位にワード線に接続されたメモリセル
を有し、行デコーダにより選択された前記ワード線を第
１の電源電位に設定し、非選択の前記ワード線を第２の
電源電位に設定することにより、メモリセルの行選択を
行う半導体記憶装置に関するものである。
第４図はメモリセルがマトリクス状に配置された半導体
記憶装置の１っであるマスクＲＯＭの構成を示す回路構
成図である。
記憶装置の１っであるマスクＲＯＭの構成を示す回路構
成図である。
同図に示すように、メモリトランジスタ１かマトリクス
状に配置されており、そのゲートが行単位で共通にワー
ド線２に接続され、そのドレインが列単位で共通にビッ
ト線３に接続されている。
状に配置されており、そのゲートが行単位で共通にワー
ド線２に接続され、そのドレインが列単位で共通にビッ
ト線３に接続されている。
ワード線２はＸデコーダ４に接続され、ビット線３はＹ
デコーダ５に接続されている。
デコーダ５に接続されている。
Ｘデコーダ４は図示しない外部入力信号に基づき、複数
のワード線２のうち１本の選択ワード線２をＨレベルに
、他の非選択ワード線２をＬレベルにドライブする。Ｘ
デコーダ４による上記ドライブは、−射的にＸデコーダ
４内部のドライブ回路により行われる。
のワード線２のうち１本の選択ワード線２をＨレベルに
、他の非選択ワード線２をＬレベルにドライブする。Ｘ
デコーダ４による上記ドライブは、−射的にＸデコーダ
４内部のドライブ回路により行われる。
そして、Ｙデコーダ５は図示しない外部入力信号に基づ
き、複数のビット線３のうち１本のビット線３を選択し
、この選択ビット線３と選択ワＦ線２との交点にあるメ
モリトランジスタ１の記憶内容を読み出す。
き、複数のビット線３のうち１本のビット線３を選択し
、この選択ビット線３と選択ワＦ線２との交点にあるメ
モリトランジスタ１の記憶内容を読み出す。
ところで、メモリの大容量化に伴い、ワード線２の長さ
が長くなる傾向にあり、その結果、ワド線２はその長さ
に比例して無視てきない抵抗成分を有してしまう。従っ
て、Ｘデコーダ４に一番近い位置にあるメモリトランジ
スタ１まてのワード線２の抵抗値ｒＯと、Ｘデコーダ４
に一番遠い位置にあるメモリトランジスタ１まてのワー
ド線２の抵抗値ｒＥとに違いが生じる。
が長くなる傾向にあり、その結果、ワド線２はその長さ
に比例して無視てきない抵抗成分を有してしまう。従っ
て、Ｘデコーダ４に一番近い位置にあるメモリトランジ
スタ１まてのワード線２の抵抗値ｒＯと、Ｘデコーダ４
に一番遠い位置にあるメモリトランジスタ１まてのワー
ド線２の抵抗値ｒＥとに違いが生じる。
その結果、第５図に示すように、ワード線２のＨレベル
立ち上がり時において、Ｘデコーダ４に一番近い位置に
あるメモリトランジスタ１のゲート下のワード線２（以
下、ワード線最近部と略す）の電位変化しＯに比べ、Ｘ
デコーダ４に一番遠い位置にあるメモリトランジスタ１
のゲート下のワード線２（以下、ワード線最遠部と略す
）の電位変化ＬＥか緩やかになり、全体としての立ち上
がり時間が遅くなる。同様のことがワード線のＬレベル
立ち下がり時にもいえる。この立ち上がり及び立ち下が
り時間の遅延は、マスクＲＯＭのアクセス時間の低速化
につながるという問題があった。
立ち上がり時において、Ｘデコーダ４に一番近い位置に
あるメモリトランジスタ１のゲート下のワード線２（以
下、ワード線最近部と略す）の電位変化しＯに比べ、Ｘ
デコーダ４に一番遠い位置にあるメモリトランジスタ１
のゲート下のワード線２（以下、ワード線最遠部と略す
）の電位変化ＬＥか緩やかになり、全体としての立ち上
がり時間が遅くなる。同様のことがワード線のＬレベル
立ち下がり時にもいえる。この立ち上がり及び立ち下が
り時間の遅延は、マスクＲＯＭのアクセス時間の低速化
につながるという問題があった。
上記問題を改善するために、第６図に示すようなワード
線の立ち上がり及び立ち下がり動作を補助する補助ドラ
イブ回路１０を、Ｘデコーダ４が接続されていない側の
ワード線２の末端に接続する。補助ドライブ回路１０は
、ＰＭＯＳ）ランジスタ２１とＮＭＯＳ）ランジスタ２
２とからなり入力がワード線２の末端に接続されたイン
バータ１１と、ＰＭＯＳ）ランジスタ２３とＮＭＯＳト
ランジスタ２４とからなるインバータＩ２を直列接続し
、インバータＩ２の出力をインバータ１１の入力に帰還
させている。なお、ｒはワード線２全体の抵抗値を示し
ている。
線の立ち上がり及び立ち下がり動作を補助する補助ドラ
イブ回路１０を、Ｘデコーダ４が接続されていない側の
ワード線２の末端に接続する。補助ドライブ回路１０は
、ＰＭＯＳ）ランジスタ２１とＮＭＯＳ）ランジスタ２
２とからなり入力がワード線２の末端に接続されたイン
バータ１１と、ＰＭＯＳ）ランジスタ２３とＮＭＯＳト
ランジスタ２４とからなるインバータＩ２を直列接続し
、インバータＩ２の出力をインバータ１１の入力に帰還
させている。なお、ｒはワード線２全体の抵抗値を示し
ている。
以下、補助ドライブ回路１０の働きを第５図を参照して
説明する。ワード線選択時に補助ドライブ回路１０がな
い場合、時刻ｔｏにワード線最遠部が立ち上がると、最
終的にＨレベルに達するのは時刻ｔＥである。しかしな
がら、補助ドライブ回路１０がある場合、電位変化ＬＥ
’に示すように、時刻ｔｏにワード線最遠部が立ち上が
った後、時刻ｔ１にワード線最遠部の電位かインバータ
１１の閾値電圧ｖｔｈを越えると、インバータ１１がＨ
からＬに反転し、これに伴いインバータＩ２がＬからＨ
に反転する。その結果、補助ドライブ回路１０によるＨ
ドライブ駆動が働き、ワード線最遠部の電位変化が急俊
になり、最終的にＨレベルに達するのは時刻ｔＨとなり
時刻ｔＥより速くなる。
説明する。ワード線選択時に補助ドライブ回路１０がな
い場合、時刻ｔｏにワード線最遠部が立ち上がると、最
終的にＨレベルに達するのは時刻ｔＥである。しかしな
がら、補助ドライブ回路１０がある場合、電位変化ＬＥ
’に示すように、時刻ｔｏにワード線最遠部が立ち上が
った後、時刻ｔ１にワード線最遠部の電位かインバータ
１１の閾値電圧ｖｔｈを越えると、インバータ１１がＨ
からＬに反転し、これに伴いインバータＩ２がＬからＨ
に反転する。その結果、補助ドライブ回路１０によるＨ
ドライブ駆動が働き、ワード線最遠部の電位変化が急俊
になり、最終的にＨレベルに達するのは時刻ｔＨとなり
時刻ｔＥより速くなる。
一方、選択ワード線が非選択になる場合も、ワード線最
遠部が立ち下がり、その電位がインバータ１１の閾値電
圧ｖｔｈを下回ると、インバータ１１がＬからＨに反転
し、これに伴いインバータ■２がＨからＬに反転するた
め、補助ドライブ回路１０によるしドライブ駆動が働き
、ワード線最遠部の電位変化が急俊になり、最終的にＬ
レベルに達する時刻は従来より速くなる。
遠部が立ち下がり、その電位がインバータ１１の閾値電
圧ｖｔｈを下回ると、インバータ１１がＬからＨに反転
し、これに伴いインバータ■２がＨからＬに反転するた
め、補助ドライブ回路１０によるしドライブ駆動が働き
、ワード線最遠部の電位変化が急俊になり、最終的にＬ
レベルに達する時刻は従来より速くなる。
もっとも、マスクＲＯＭのアクセス時間の遅延の主因と
なるのは、ワード線をＨレベルに充電する立ち上がり時
間の遅延であり、基本的には立ち上がり時間の短縮化が
図れれば良い。
なるのは、ワード線をＨレベルに充電する立ち上がり時
間の遅延であり、基本的には立ち上がり時間の短縮化が
図れれば良い。
このように、最も立ち上がり及び立ち下がりに時間がか
かるワード線最遠部の立ち上がり及び立ち下がり時間が
補助ドライブ回路１０により速められることにより、Ｒ
ＯＭのアクセス時間の高速化を実現している。なお、イ
ンバータ１１の閾値電圧ｖｔｈは、インバータＩＩ、Ｉ
２の２つの反転動作（Ｈ→Ｌ、Ｌ−＋Ｈ）が安定に行わ
れるように、Ｈ（Ｖ ）、Ｌ（Ｏｖ）の中間値（■ｏ
ｏ／２）にＣ 設定するのが望ましい。
かるワード線最遠部の立ち上がり及び立ち下がり時間が
補助ドライブ回路１０により速められることにより、Ｒ
ＯＭのアクセス時間の高速化を実現している。なお、イ
ンバータ１１の閾値電圧ｖｔｈは、インバータＩＩ、Ｉ
２の２つの反転動作（Ｈ→Ｌ、Ｌ−＋Ｈ）が安定に行わ
れるように、Ｈ（Ｖ ）、Ｌ（Ｏｖ）の中間値（■ｏ
ｏ／２）にＣ 設定するのが望ましい。
また、補助ドライブ回路１０は、第７図に示すように、
ワード線２の中心部に設けることもできる。なお、同図
において、ｒ ／ ２はワード線２の半分の長さ分の抵
抗値を示している。
ワード線２の中心部に設けることもできる。なお、同図
において、ｒ ／ ２はワード線２の半分の長さ分の抵
抗値を示している。
しかしながら、上記補助ドライブ回、路１０を構成する
ため、少なくとも４つのトランジスタを形成する必要が
有り、このような補助ドライブ回路１０をワード線ごと
に設けることは集積度を損ね、メモリの大容量化の大き
な障害となるという問題点があり、実用性が乏しかった
。
ため、少なくとも４つのトランジスタを形成する必要が
有り、このような補助ドライブ回路１０をワード線ごと
に設けることは集積度を損ね、メモリの大容量化の大き
な障害となるという問題点があり、実用性が乏しかった
。
この発明は上記のような問題点を解決するためになされ
たもので、ワード線が抵抗成分を有しても、集積度を損
ねることなくワード線の選択を速やかに行うことができ
る半導体記憶装置を得ることを目的とする。
たもので、ワード線が抵抗成分を有しても、集積度を損
ねることなくワード線の選択を速やかに行うことができ
る半導体記憶装置を得ることを目的とする。
この発明にかかる半導体記憶装置は、第１及び第２の電
源に接続され、マトリクス状に配置され行単位にワード
線に接続されたメモリセルを有し、行デコーダにより選
択された前記ワード線を第１の電源電位に設定し、非選
択の前記ワード線を第２の電源電位に設定することによ
り、メモリセルの行選択を行い、前記ワード線に接続さ
れた補助ドライブ回路を備えており、この補助ドライブ
回路は、一方電極が前記第１の電源に接続され、他方電
極が前記ワード線に接続され、制御電極に前記第１及び
第２の電源電位の中間電位である第１の閾値電圧より前
記第２の電源電位側の電位が与えられるとオンする第１
の導電型の第１のトランジスタと、一方電極か前記第２
の電源に接続され、制御電極が前記ワード線に接続され
、制御電極に前記第１及び第２の電源電位の中間電位で
ある第２の閾値電圧より前記第１の電源電位側の電位が
与えられるとオンする第２の導電型の第２のトランジス
タと、一端が前記第１の電源に接続され、他端が前記第
２のトランジスタの他方電極及び前記第１のトランジス
タの制御電極に接続され、その抵抗値が前記第２のトラ
ンジスタのオン抵抗より十分大きい抵抗とから構成され
ている。
源に接続され、マトリクス状に配置され行単位にワード
線に接続されたメモリセルを有し、行デコーダにより選
択された前記ワード線を第１の電源電位に設定し、非選
択の前記ワード線を第２の電源電位に設定することによ
り、メモリセルの行選択を行い、前記ワード線に接続さ
れた補助ドライブ回路を備えており、この補助ドライブ
回路は、一方電極が前記第１の電源に接続され、他方電
極が前記ワード線に接続され、制御電極に前記第１及び
第２の電源電位の中間電位である第１の閾値電圧より前
記第２の電源電位側の電位が与えられるとオンする第１
の導電型の第１のトランジスタと、一方電極か前記第２
の電源に接続され、制御電極が前記ワード線に接続され
、制御電極に前記第１及び第２の電源電位の中間電位で
ある第２の閾値電圧より前記第１の電源電位側の電位が
与えられるとオンする第２の導電型の第２のトランジス
タと、一端が前記第１の電源に接続され、他端が前記第
２のトランジスタの他方電極及び前記第１のトランジス
タの制御電極に接続され、その抵抗値が前記第２のトラ
ンジスタのオン抵抗より十分大きい抵抗とから構成され
ている。
この発明においては、メモリセルの行選択時に、選択さ
れたワード線の電位が第２の電源電位から第１の電源電
位に変化する際、第２の閾値電圧を越えると第２のトラ
ンジスタはオンし、抵抗と第２のトランジスタのオン抵
抗により分圧された電位が第１のトランジスタの制御電
極に与えられる。
れたワード線の電位が第２の電源電位から第１の電源電
位に変化する際、第２の閾値電圧を越えると第２のトラ
ンジスタはオンし、抵抗と第２のトランジスタのオン抵
抗により分圧された電位が第１のトランジスタの制御電
極に与えられる。
このとき、抵抗の抵抗値は第２のトランジスタのオン抵
抗より十分大きく、第１のトランジスタの制御電極に与
えられる電位は第１の閾値電圧より第２の電源電位側の
電位となるため、第１のトランジスタがオンする。その
結果、第１のトランジスタを介してワード線は第１の電
源に接続されることにより第１の電源電位にドライブさ
れる。
抗より十分大きく、第１のトランジスタの制御電極に与
えられる電位は第１の閾値電圧より第２の電源電位側の
電位となるため、第１のトランジスタがオンする。その
結果、第１のトランジスタを介してワード線は第１の電
源に接続されることにより第１の電源電位にドライブさ
れる。
第１図はこの発明の一実施例であるマスクＲＯＭのワー
ド線周辺を示した回路構成図である。同図に示すように
、補助ドライブ回路１０′を、Ｘデコーダ４が接続され
ていない側のワード線２の末端に接続している。補助ド
ライブ回路１０′は、ＮＭＯＳ）ランジスタ３１．ＰＭ
ＯＳトランジスタ３２及び抵抗３３とから構成され、電
源、接地間に抵抗３３とＮＭＯＳ）ランジスタ３１か直
列に接続される。抵抗３３の抵抗値はＮＭＯＳトランジ
スタ３１のオン抵抗より十分大きく設定されており、Ｎ
ＭＯＳトランジスタ３１のゲートがワード線２の末端に
接続される。また、電源とワード線２との間にＰＭＯ５
）ランジスタ３２が介挿され、このＰＭＯＳトランジス
タ３２のゲートが抵抗３３とＮＭＯＳトランジスタ３１
のドレインとの間に接続される。なお、ｒはワード線２
全体の抵抗値を示している。また、マスクＲＯＭの全体
構成は第４図で示した従来例と同様である。
ド線周辺を示した回路構成図である。同図に示すように
、補助ドライブ回路１０′を、Ｘデコーダ４が接続され
ていない側のワード線２の末端に接続している。補助ド
ライブ回路１０′は、ＮＭＯＳ）ランジスタ３１．ＰＭ
ＯＳトランジスタ３２及び抵抗３３とから構成され、電
源、接地間に抵抗３３とＮＭＯＳ）ランジスタ３１か直
列に接続される。抵抗３３の抵抗値はＮＭＯＳトランジ
スタ３１のオン抵抗より十分大きく設定されており、Ｎ
ＭＯＳトランジスタ３１のゲートがワード線２の末端に
接続される。また、電源とワード線２との間にＰＭＯ５
）ランジスタ３２が介挿され、このＰＭＯＳトランジス
タ３２のゲートが抵抗３３とＮＭＯＳトランジスタ３１
のドレインとの間に接続される。なお、ｒはワード線２
全体の抵抗値を示している。また、マスクＲＯＭの全体
構成は第４図で示した従来例と同様である。
第２図は第１図で示した補助ドライブ回路１０を有する
マスクＲＯＭのワード線の選択動作を示したグラフであ
る。なお、同図において、ＬＯがワード線最近部の電位
変化、ＬＥは補助ドライブ回路１０′がない場合のワー
ド線最遠部の電位変化、ＬＥ２が補助ドライブ回路１０
′がある場合のワード線最遠部の電位変化を示している
。第２図に示すように、時刻ｔｏにＸデコーダ４のＨド
ライブ駆動により選択されたワード線（ワード線最近部
、ワード線最遠部）か立ち上がりを開始する。そして、
時刻ｔＶでワード線最遠部の電位がＮＭＯＳトランジス
タ３１の閾値電圧ｖ ｔｈ’ を越えると、ＮＭＯＳト
ランジスタ３１がオフ→オンに変化する。この時、抵抗
３３の抵抗値はＮＭＯＳトランジスタ３１のオン抵抗よ
り十分高いため、電源Ｖ。Ｃを抵抗３１とＮＭＯＳトラ
ンジスタ３１のオン抵抗とにより分圧して得られるＰＭ
ＯＳトランジスタ３２のゲート電位はほぼＬレベルに導
かれる。その結果、ＰＭＯ５Ｉ−ランジスタ３２がオン
するため、ＰＭＯＳトランジスタ３２を介して電源がワ
ード線２に接続されることにより、補助ドライブ回路１
０’ によるＨドライブ駆動か働く。この補助ドライブ
回路１０′によるＨドライブ駆動により、ワード線最遠
部の立ち上がり電位変化が急俊になり、最終的にＨレベ
ルに達するのは時刻ｔＨ’ となり、補助ドライブ回路
１０′によるＨドライブ駆動が働かないＨレベル到達時
刻ｔＥより速くなる。しかも、ＮＭＯＳトランジスタ３
１の閾値電圧ｖ ｔｈ’ はＣＭＯＳインバータの閾値
電圧ｖｔｈよりも低く設定することができるため、ＣＭ
ＯＳインバータの直列接続により構成された従来の補助
ドライブ回路１０（第６図、第７図参照）よりも、ワー
ド線のＨレベル立ち上がり時間の短縮化が図れる。
マスクＲＯＭのワード線の選択動作を示したグラフであ
る。なお、同図において、ＬＯがワード線最近部の電位
変化、ＬＥは補助ドライブ回路１０′がない場合のワー
ド線最遠部の電位変化、ＬＥ２が補助ドライブ回路１０
′がある場合のワード線最遠部の電位変化を示している
。第２図に示すように、時刻ｔｏにＸデコーダ４のＨド
ライブ駆動により選択されたワード線（ワード線最近部
、ワード線最遠部）か立ち上がりを開始する。そして、
時刻ｔＶでワード線最遠部の電位がＮＭＯＳトランジス
タ３１の閾値電圧ｖ ｔｈ’ を越えると、ＮＭＯＳト
ランジスタ３１がオフ→オンに変化する。この時、抵抗
３３の抵抗値はＮＭＯＳトランジスタ３１のオン抵抗よ
り十分高いため、電源Ｖ。Ｃを抵抗３１とＮＭＯＳトラ
ンジスタ３１のオン抵抗とにより分圧して得られるＰＭ
ＯＳトランジスタ３２のゲート電位はほぼＬレベルに導
かれる。その結果、ＰＭＯ５Ｉ−ランジスタ３２がオン
するため、ＰＭＯＳトランジスタ３２を介して電源がワ
ード線２に接続されることにより、補助ドライブ回路１
０’ によるＨドライブ駆動か働く。この補助ドライブ
回路１０′によるＨドライブ駆動により、ワード線最遠
部の立ち上がり電位変化が急俊になり、最終的にＨレベ
ルに達するのは時刻ｔＨ’ となり、補助ドライブ回路
１０′によるＨドライブ駆動が働かないＨレベル到達時
刻ｔＥより速くなる。しかも、ＮＭＯＳトランジスタ３
１の閾値電圧ｖ ｔｈ’ はＣＭＯＳインバータの閾値
電圧ｖｔｈよりも低く設定することができるため、ＣＭ
ＯＳインバータの直列接続により構成された従来の補助
ドライブ回路１０（第６図、第７図参照）よりも、ワー
ド線のＨレベル立ち上がり時間の短縮化が図れる。
一方、選択ワード線が非選択になる場合も、ワト線最遠
部が立ち下がりその電位がＮＭＯＳトランジスタの閾値
ｖ ｔｈ’ を下回ると、ＮＭＯＳトランジスタ３１が
オン→オフに変化し、ＰＭＯＳトランジスタ３２のゲー
ト電位はＨレベルに導かれＰＭＯ３Ｉ−ランジスタ３２
がオフする。その結果、ＮＭＯＳトランジスタ３１を介
してワード線２が接地されるため、補助ドライブ回路１
０′によるしドライブ駆動が働き、立ち下がり電位変化
が急俊になり、最終的にＬレベルに達する時刻は従来よ
り速くなる。
部が立ち下がりその電位がＮＭＯＳトランジスタの閾値
ｖ ｔｈ’ を下回ると、ＮＭＯＳトランジスタ３１が
オン→オフに変化し、ＰＭＯＳトランジスタ３２のゲー
ト電位はＨレベルに導かれＰＭＯ３Ｉ−ランジスタ３２
がオフする。その結果、ＮＭＯＳトランジスタ３１を介
してワード線２が接地されるため、補助ドライブ回路１
０′によるしドライブ駆動が働き、立ち下がり電位変化
が急俊になり、最終的にＬレベルに達する時刻は従来よ
り速くなる。
第３図は補助ドライブ回路１０′のレイアウトパターン
を示す平面図である。なお、同図において、口はコンタ
クトを示している。同図に示すように、ポリシリコンか
らなる抵抗３３は電源配線４０の幅方向に沿って形成さ
れており、その一端は電源配線４０の端部とコンタクト
を介して接続され、他端はコンタクトを介してへρ配線
４２に接続されるとともにＰＭＯＳトランジスタ３２の
ポリシリコンゲート４１と接続される。
を示す平面図である。なお、同図において、口はコンタ
クトを示している。同図に示すように、ポリシリコンか
らなる抵抗３３は電源配線４０の幅方向に沿って形成さ
れており、その一端は電源配線４０の端部とコンタクト
を介して接続され、他端はコンタクトを介してへρ配線
４２に接続されるとともにＰＭＯＳトランジスタ３２の
ポリシリコンゲート４１と接続される。
ＰＭＯ５）ランジスタ３２のソースはコンタクトを介し
て電源配線４０の端部に接続され、トレインはコンタク
トを介してＡρ配線４３に接続される。そして、このＡ
１１配線４３はコンタクトを介してＮＭＯＳｌ−ランジ
スタ３１のポリシリコンゲートを兼ねたワード線２に接
続される。ＮＭＯＳトランジスタ３１のドレインはコン
タクトを介してＡＩ配線４２に接続され、ソースはポリ
シリコンからなるソース線４３（接地レベルに導く）に
接続される。
て電源配線４０の端部に接続され、トレインはコンタク
トを介してＡρ配線４３に接続される。そして、このＡ
１１配線４３はコンタクトを介してＮＭＯＳｌ−ランジ
スタ３１のポリシリコンゲートを兼ねたワード線２に接
続される。ＮＭＯＳトランジスタ３１のドレインはコン
タクトを介してＡＩ配線４２に接続され、ソースはポリ
シリコンからなるソース線４３（接地レベルに導く）に
接続される。
このようにレイアウトすることにより、補助ドライブ回
路１０′が実現する。なお、第３図で示した抵抗３３は
電源配線４０の幅に沿って形成されており、マスクＲＯ
Ｍの集積度をほとんど損ねることなく形成されているが
、これは電源配線４０の幅が十分広いことが前提となっ
ている。しかしながら、近年、メモリチップをパッケー
ジに封入した際の応力等の影響からチップを保護するた
めにζメモリセルの周辺に幅の広い電源配線を配置する
のが一般的になっていることから、実用上なんら不都合
はない。
路１０′が実現する。なお、第３図で示した抵抗３３は
電源配線４０の幅に沿って形成されており、マスクＲＯ
Ｍの集積度をほとんど損ねることなく形成されているが
、これは電源配線４０の幅が十分広いことが前提となっ
ている。しかしながら、近年、メモリチップをパッケー
ジに封入した際の応力等の影響からチップを保護するた
めにζメモリセルの周辺に幅の広い電源配線を配置する
のが一般的になっていることから、実用上なんら不都合
はない。
このように２つのトランジスタと１つの抵抗により補助
ドライブ回路１０′を構成している。抵抗は能動素子で
なく素子分離して形成する必要がないため、抵抗１つの
形成領域は２つのトランジスタの形成領域より小領域で
済む。したがって、従来よりコンパクトに補助ドライブ
回路を構成できるため、その分集積度が向上する。
ドライブ回路１０′を構成している。抵抗は能動素子で
なく素子分離して形成する必要がないため、抵抗１つの
形成領域は２つのトランジスタの形成領域より小領域で
済む。したがって、従来よりコンパクトに補助ドライブ
回路を構成できるため、その分集積度が向上する。
なお、この実施例ではマスクＲＯＭを例に挙げたが、実
質的に抵抗成分を有するワード線の選択動作を集積度を
損ねることなく高速に行う必要のある半導体記憶装置で
あれば、ＥＰＲＯＭ、Ｅ２ＦＲＯＭ、ＳＲＡＭ、ＤＲＡ
Ｍ等の他の半導体記憶装置にも本発明を適用することが
できる。また、補助ドライブ回路１０′は、ワード線２
の末端に設けず中心部に設けることもできる。
質的に抵抗成分を有するワード線の選択動作を集積度を
損ねることなく高速に行う必要のある半導体記憶装置で
あれば、ＥＰＲＯＭ、Ｅ２ＦＲＯＭ、ＳＲＡＭ、ＤＲＡ
Ｍ等の他の半導体記憶装置にも本発明を適用することが
できる。また、補助ドライブ回路１０′は、ワード線２
の末端に設けず中心部に設けることもできる。
以上説明したように、この発明によれば、選択されたワ
ード線の電位が第２の電源電位から第１の電源電位に変
化する際、第２の閾値電圧を越えると第２のトランジス
タはオンし、これに伴い第１のトランジスタがオンする
ことにより、第］のトランジスタを介して第１の電源に
接続されることにより、ワード線は第１の電源電位にド
ライブされる。
ード線の電位が第２の電源電位から第１の電源電位に変
化する際、第２の閾値電圧を越えると第２のトランジス
タはオンし、これに伴い第１のトランジスタがオンする
ことにより、第］のトランジスタを介して第１の電源に
接続されることにより、ワード線は第１の電源電位にド
ライブされる。
この第１のトランジスタがオンすることによる補助ドラ
イブ回路のドライブ駆動により、ワード線が多少の抵抗
成分を有していても、ワード線の選択を速やかに行うこ
とかできる。しかも、２つのトランジスタと１つの抵抗
により補助ドライブ回路が形成できるため、集積度も向
上する。
イブ回路のドライブ駆動により、ワード線が多少の抵抗
成分を有していても、ワード線の選択を速やかに行うこ
とかできる。しかも、２つのトランジスタと１つの抵抗
により補助ドライブ回路が形成できるため、集積度も向
上する。
第１図はこの発明の一実施例であるマスクＲＯＭのワー
ド線周辺を示した回路構成図、第２図は第１図で示した
補助ドライブ回路の動作説明用のグラフ、第３図は第１
図で示した補助ドライブ回路のレイアウトパターンを示
す平面図、第４図は従来のマスクＲＯＭの全体構成を示
す回路構成図、第５図は選択されたワード線の電位変化
を示すグラフ、第６図及び第７図はマスクＲＯＭ内に形
成された補助ドライブ回路を示す回路図である。 図において、２はワード線、３］はＮＭＯＳトランジス
タ、３２はＰＭＯＳトランジスタ、３３は抵抗である。 なお、各図中同一符号は同一または相当部分を示す。 第１図
ド線周辺を示した回路構成図、第２図は第１図で示した
補助ドライブ回路の動作説明用のグラフ、第３図は第１
図で示した補助ドライブ回路のレイアウトパターンを示
す平面図、第４図は従来のマスクＲＯＭの全体構成を示
す回路構成図、第５図は選択されたワード線の電位変化
を示すグラフ、第６図及び第７図はマスクＲＯＭ内に形
成された補助ドライブ回路を示す回路図である。 図において、２はワード線、３］はＮＭＯＳトランジス
タ、３２はＰＭＯＳトランジスタ、３３は抵抗である。 なお、各図中同一符号は同一または相当部分を示す。 第１図
Claims (1)
- （１）第１及び第２の電源に接続され、マトリクス状に
配置され行単位にワード線に接続されたメモリセルを有
し、行デコーダにより選択された前記ワード線を第１の
電源電位に設定し、非選択の前記ワード線を第２の電源
電位に設定することにより、メモリセルの行選択を行う
半導体記憶装置において、 前記ワード線に接続された補助ドライブ回路を備え、 前記補助ドライブ回路は、 一方電極が前記第１の電源に接続され、他方電極が前記
ワード線に接続され、制御電極に前記第１及び第２の電
源電位の中間電位である第１の閾値電圧より前記第２の
電源電位側の電位が与えられるとオンする第１の導電型
の第１のトランジスタと、 一方電極が前記第２の電源に接続され、制御電極が前記
ワード線に接続され、制御電極に前記第１及び第２の電
源電位の中間電位である第２の閾値電圧より前記第１の
電源電位側の電位が与えられるとオンする第２の導電型
の第２のトランジスタと、 一端が前記第１の電源に接続され、他端が前記第２のト
ランジスタの他方電極及び前記第１のトランジスタの制
御電極に接続され、その抵抗値が前記第２のトランジス
タのオン抵抗より十分大きい抵抗とから構成されること
を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16461390A JP3070068B2 (ja) | 1990-06-22 | 1990-06-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16461390A JP3070068B2 (ja) | 1990-06-22 | 1990-06-22 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0457297A true JPH0457297A (ja) | 1992-02-25 |
| JP3070068B2 JP3070068B2 (ja) | 2000-07-24 |
Family
ID=15796522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16461390A Expired - Lifetime JP3070068B2 (ja) | 1990-06-22 | 1990-06-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3070068B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993010535A1 (fr) * | 1991-11-22 | 1993-05-27 | Fujitsu Limited | Dispositif a disque |
| US5608592A (en) * | 1992-10-29 | 1997-03-04 | Fujitsu Limited | Head actuator |
| GB2520277A (en) * | 2013-11-13 | 2015-05-20 | Advanced Risc Mach Ltd | Controlling the voltage level on the word line to maintain performance and reduce access disturbs |
| US9105315B2 (en) | 2012-07-23 | 2015-08-11 | Arm Limited | Controlling the voltage level on the word line to maintain performance and reduce access disturbs |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60226095A (ja) * | 1984-04-25 | 1985-11-11 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
-
1990
- 1990-06-22 JP JP16461390A patent/JP3070068B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60226095A (ja) * | 1984-04-25 | 1985-11-11 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO1993010535A1 (fr) * | 1991-11-22 | 1993-05-27 | Fujitsu Limited | Dispositif a disque |
| US5880904A (en) * | 1991-11-22 | 1999-03-09 | Fujitsu Limited | Disk drive having a thickness equal to an IC memory card |
| US6016237A (en) * | 1991-11-22 | 2000-01-18 | Fujitsu Limited | Shaft construction of a disk drive |
| US6025973A (en) * | 1991-11-22 | 2000-02-15 | Fujitsu Limited | Construction for attaching a disk in a disk drive |
| US5608592A (en) * | 1992-10-29 | 1997-03-04 | Fujitsu Limited | Head actuator |
| US9105315B2 (en) | 2012-07-23 | 2015-08-11 | Arm Limited | Controlling the voltage level on the word line to maintain performance and reduce access disturbs |
| GB2520277A (en) * | 2013-11-13 | 2015-05-20 | Advanced Risc Mach Ltd | Controlling the voltage level on the word line to maintain performance and reduce access disturbs |
| GB2520277B (en) * | 2013-11-13 | 2016-07-20 | Advanced Risc Mach Ltd | Controlling the voltage level on the word line to maintain performance and reduce access disturbs |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3070068B2 (ja) | 2000-07-24 |
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