JPS59231917A

JPS59231917A - 半導体装置

Info

Publication number: JPS59231917A
Application number: JP58105709A
Authority: JP
Inventors: Ryoichi Hori; 堀　陵一; Kiyoo Ito; 清男伊藤; Jun Eto; 潤衛藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-06-15
Filing date: 1983-06-15
Publication date: 1984-12-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は半導体集積回路、特に微細素子で構成された高
密度の集積回路に係わる〇〔発明の背景〕近年バイポーラあるいはＭＯＳ　）ランリスタなどの１
子微細化に伴う素子耐圧低下によって、集積回路の動作
電圧はそれにみあって低下させざるを得なくなってきて
いる。しかしユーザからみると、従来と同一の電源電圧
、たとえば５ｖ単一電源が使い易さという点で望ましい
０このような集積回路メーカとユーザの異なる要請に応
える手段として、外部電源電圧ＶｃＣをチップ内で降下
させて、その降下させた電圧Ｖｂで微細素子を動作させ
ることが考えられる。

第１図はその一例を示し、たとえば入出力インターフェ
ース回路を含むチップ１０全体の回路ａ′を、電圧＋７
ミツタ３０で降下させた内部電源電圧ＶＬで動作させる
例である。尚、本例では、チップ全体がほぼ同一寸法の
素子で構成できる。

第２図は１％願昭５６−５７１４３号で先に出願したも
ので、チップ１０の実質的集積密度を決定する回路ａに
は微細素子を用い、外部電源電圧Ｖｃｃを電圧リミ、り
３０により降下させた電圧ＶＬで動作させた例である。

一方集積密度にそれほど寄与しないたとえば入出力イン
ターフェースを含む駆動回路すは一般に高１！源電圧の
方が設計しやすいこともあって、比較的大きな寸法の素
子を用で、それにＶｃｃ　’Ｅ印加させて動作させる例
である。

これによってチップ外部からみてＶｃｃで動作する高集
積回路（以下ＬＳＩ）が可能となる。このような考えは
ｌ５ＳＯＯ’８３．ＤＩＧＥＲＴ　０ＦＴＦ３０ＨＮＩ
ＯＡＬ　ＰＡＰＦＲ８，ＰＰ２３４〜２３５゜などにも
見られる。尚、ａ、ａ’、ｂの回路は、バイポーラトラ
ンジスタあるいは０−ＭＯＳや［−ＭＯＳなどのＭＯＳ
トランジスタのいずれで構成されていてもよい。またこ
れら２種類のトランジスタが混在していてもよい。また
通常動作点のＶｃｃとして必ずしも５Ｖにこだわる必要
はなく。

Ｖｃｃ　＝　３　Ｖ、■Ｌ＝２ｖなどというように設計
の都合によって任意に設定できることは明らかである０ここでチップとは、メモリＬＳ１．論理ＬＳＩ。

あるいはその他のＬＳＩが作りつけられた素片を示す。

すなわちメモリＬ　Ｓ　Ｉでは１回路ａはメモリアレー
ならびにその関連回路を、また論理ＬＳＩでは、たとえ
ばマイクロコンピュータのように各種ＲＯＭあるいはＲ
ＡＭの領域のようにある種のセルの繰り返しで構成され
る領域などを示す。

上記の如き電圧リミッタ方式において、電圧リミッタ回
路の具体例が、特願昭５６−５７１４３号。

特願昭５６−１６８６９８号、あるいは特願昭５７−２
２００８３号に記載されている。

さて、第１図、第２図においては、説明を簡単にするた
め、詳細は記してないが、電圧リミッタ３０は、単なる
直流電圧の他に、信号も低い電圧に下げて出力する機能
を有する。一般にこの信号発生の回路は、第２図などで
はｂの部分に存在する回路と出力する電圧が異なるのみ
で機能的には同一の場合がある。

したがって、第２図の３０とｂは混在して設計した方が
効率の良い場合が多い。また、場合によっては同様の理
由で、３０．ａ、ｂの回路が、混在する場合も勿論あり
得る。

第３図は３０とｂが混在する例であり、同図でＰ（）１
．ＰＧ４は５回路内の信号（この場合は次段への信号）
とａに与える信号の両信号を出力する。この例は特願昭
５６−５７１４３に開示されている。同図で１３は外部
電源電圧、たとえばＶＬに下げる電圧コンバータであり
、ＰＧＩ−ＰＧ４は各種の信号発生回路であり、たとえ
ば、メモリＬＳＩではタイミングパルス発生回路、論理
ＬＳＩではＮＡＮＤ、ＮＯＲなどの論理ゲート回路など
に相当する。ＰＧＩ、ＰＧ４の出力は低電圧（ＶＬ）に
降下した信号を発生し１回路ａの部分に信号を供給する
。この例では電圧リミッタの適用範囲を回路ａに信号を
供給する回路のみに限定できるので、電圧リミッタの負
荷の軽減に有効である。また、３０とｂの回路を兼用で
きるのでチップ面積の利用効率を高めることができる。

特願昭５６−１６８６９８には、ＰＧＩ、ＰＧ４のさら
に詳細な実施例が、メモリＬＳＩで用いられるダイナミ
ック形パルス発生回路を例にして開示しである。このパ
ルス発生回路ＰＧの動作の詳細は、昭和５４年度電子通
信学会半導体・材料部門全国大会献６９に記されている
。その概略を第４図で説明する。すなわち、入力φ□が
印加されると、ＱＤのゲート電圧は高電位から低電位に
放電されて、ＱＤはＯＦＦになり、同時にＱＬのゲート
電圧は低電位から高電位（ブートストラップ蓉量を用い
て７０以上の高電位に充電される）になる結果、ＱＬは
ＯＮになり、出力φ。は低電位（Ｏｖ）から高電位（ｖ
ｃｃ）になる。第３図のＰＧ２．ＰＧ３はたとえばこの
ＰＧによって構成される。第５図は第３図のＰＧＩもし
くはＰ、０４などの具体的回路構成の例であり、上記の
ＰＧＢ用いて、信号φ。（ｂ部分用）、信号φ。ｔ　（
ａ部分用）の両信号を発生する回路を示しており、第４
図の出力段にφ。′用のインバータＱＬ′とＱＤ′を並
列に付加した例である。ＱＬＬは、φ。′の出力振幅を
低くするためのＭＯ８Ｔであり、エンノ・ンスメント型
、デブレッシ盲ン型のいずれでもよい。

１３０はｖｃｃヲｖＬ′の電圧に変換して出力する電圧
コンバータである。このとき、φ０′の高電位の電圧は
ｖＬ′−ＶＴ（ＱＬＬのしきい電圧）となりこの関係に
従がって、所望とする電圧が得られるようにｖＬ′ヲ定
めればよい。この例では、同一の回路で菓２図のａ、ｂ
画部分への信号と同時に発生でき１回路の簡略化に有益
である。

さて１通常の集積回路では、最終製造工程の後に１通常
動作で用いられる電圧より高い電圧を故意に回路内の各
トランジスタに印加し、ゲート酸化膜不良などでもとも
と故障の発生し易いトランジスタそ初期に見つけるエー
ジングテス）Ｋ実施し、信頼性を保証している。このエ
ージングテストによる不良の発見率を向上させるには、
正常な素子が破壊するよりわずかに低い電圧を各素子に
印加する必要がある。ところが、上記のように耐圧の低
い回路部分ａに対して、チップ内部の定電圧回路を介し
て電源電圧を供給するように構成された集積回路チップ
では、この部分に十分なエージング電圧が加わらない。

そこで、ａの部分に対しても、上記のエージングテスト
が行なえるようにした具体例が、特開昭５６−１６８６
９８．および特開昭５７−２２００８３ｒ　　　　　　
　に開示されている。第６図、第７図はその例であり、
エージングテストが可能なように、第２図ａ部に与える
電圧ＶＬと外部電源電圧ｖｃｃの関係を定めたものであ
る。このような特性にしておけば。

通常の動作条件と、エージングテスト条件を、第２図の
ａ、ｂの回路部にそれぞれ適したように設定でき、従来
と同様のエージングテストの実施が可能になる。特に第
７図では、ｖＬ　とＶｃｃ　依存性の傾きをｍ１ｍ’の
２段階にしており１．さらに詳細な条件設定が可能にな
る。

上記の特性を有する■１は第１図〜第３図の３０、ある
いは第５図の１３０で発生する。なお。

１３０ではＭＯＳ）ランリスタＱ、を介して出力するた
め前に述べたようにＱＬのしきい電圧の降下分を補正し
たＶＬ／“を発生する点に注意を要するが１本質的には
同一と考えて良い。これらの電圧を発生するための各種
の具体的回路構造が、特願昭５６−１６８６９８．特願
昭５７−２２００８３に開示されている。

第８図は上記により発生されたＶＬの負荷駆動能力を増
すためのバッファ回路の実施料であり。

特願昭５７−２２００８３に開示されている。同図でＬ
ＭＩに、上述したＶ　Ｌ　ｆ発生する回路であり。

ＭＯＳ）ランリスタＱＩＯＩ　、　Ｑ１０２がバッファ
回路を構成している。ここではｖＰＰ１マｖＬ十Ｖｔｈ
（ＭＯＳトランジスタのしきい電圧）より高く。

またＰ、はＱＩＯＩの等価オン抵抗よりもはるかに大き
く設定しておく。その結果−Ｑ１０２のゲート電圧は、
ｖＬ＋　Ｖｔ　ｈ　（！：　ナリ、Ｑ１０２　）／−ス
ミ圧ｖＬ１はＶＬに等しくなるＱ、ｏ２のＷ’／Ｌ（チ
ャネル幅／チャネル長）を適当に選ぶことによって。

所望の駆動能力を有するバッファ回路を実現できる。

以上述べた従来技術により、微細素子を用いても高電圧
で動作でき、かつエージングテストの可能な高集積のＬ
ＳＩ％実現できるが、第２図のａの如き部分の回路を高
速で駆動するという点では問題があった。すなわち、第
５図の如き回路で外部両温電圧より低い電圧の信号φ。

′を発生し、第２図ａの回路に供給するが、φ。′の出
力部ではＭＯＳ　）ランリスタＱＬＬ、ＱＬ′が直列接
続となっているために等価オン抵抗が大きくなる。した
がって、負荷の容量が大きい場合などの高速駆動が困難
であった。

〔発明の目的〕

したがって１本発明の目的は、このように負荷容量の大
きい信号線の高速駆動に適した回路構成′を提供するに
ある。

〔発明の概要〕

本発明に１回路の少なくともキ一部が、電圧リミッタに
よって外部電圧よりも電圧、もしくは振幅が低くリミッ
トされた信号で動作する半導体集積回路において、高速
動作の可能な回路構成を提供するものであり１％に低い
電圧で動作する部分を高速で駆動する回路構成に関する
ものである。

すなわち９本発明では、上記電圧リミッタの出力部に、
負荷と高速で駆動するためのバッファ回路を設ける。さ
らに詳しくは、上記バッファ回路は。

電圧リミッタによって、低電圧に制御された信号ｙ；−
、ＭＯ８トランジスタのゲートに入力し、そのドレイン
１＝もし・くはソースから出力を取り出す構′成を基本
としている。

〔発明の実施例〕

以下１本発明の詳細を実施例により説明する。

なお、以下ではＮチャネル形のＭＯＳトランジスタを例
にして説明を行なうが、他の形式、たとえばＰチャネル
形のＭＯＳ）ランリスタでも電位関係を逆にすることに
よってそのまま適用できる。

第９図、および第１０図は本発明の基本的実施例を示し
ている。すなわち第９図はＭＯＳ）ランリスタＱＬ／／
のゲートに第５図などの回路で電圧もしくは振幅が制御
された信号φｔｔｆ入力し、ソースから出力を取り出し
ている。その結果、出力には入力φｉ、と同相の信号が
出力され　ＱＬ／／のＷ／Ｌ（チャネル幅／チャネル長
）の値を適当に選ぶことによって、任意の駆動能力を得
ることができ、負荷容量ＯＬを高速で駆動することが可
能になる。本実施例によれば、従来技術のように２個の
ＭＯＳ）ランリスタが直列に挿入され等価オン抵抗が大
きくなる問題は無く、ＱＬ′Ｉのみで１　　　　　　駆
動能力が決才るため、高速動作が容易に得られる。また
、高電位側の出力電圧Ｖ。ｕｔ（以下信号の電圧におい
ては特にことわらない限り、高電位側の芦をさす）は、
φｉｊの電圧をＶｉｎ、ＱＬ″のしきい電圧を■、とす
ると。

ｖｏｕｔ＝ｖｉｏ−ＶＴ（１）となるため、Ｖｉｎ’Ｅ制御することによって高電位側
の出力電圧を制御することができ、必要とするＶｏｕｔ
の電圧に応じＶｉｎ’Ｆ一定めれば良い０第１０図は、
同じく制御された信号φｉ、をＱＤ／ｌのゲートに入力
し、ドレインから出力を取り出し左側である。本実施例
では出力端にはφｉ、の反転信号が出力され　ＱＤ／／
のＷ／Ｌで定まる駆動能力でＣＬｌが駆動される。した
がって、第９図と同様に、Ｗ／Ｌ％適当に選ぶことによ
って、任意の大きい駆動能力を得ることができる。

以上述べた第９図の実施例では接地側、第１０図では鴇
；原電圧側の素子は特に記入していないが。

目的に応じてそれぞれ適当な素子が挿入されることは言
うまでもない。

第１１図は、第９図、第１０図の実施例を用いて、プッ
シュプル形のバッファ回路を構成した実施例であり、Ｑ
Ｌ″にφ！ｊ−ＱＤ”にφｉ、の反転信号φｉＩヲ入力
しており、出力φ。″にはφｉ、と同相で、しかもφｉ
ｊの電圧で制御された電圧を有する信号が出力される。

本実施例によれば、φ。″の立ち上り部はＱＬ″のＷ／
Ｌ、立ち下り部はＱＤ″（７）Ｗ／Ｌでそれぞれ定する
駆動能力で出力され。

それぞれ、必要に応じた駆動能力を容易に実現でき、負
荷容量ＯＬヲ高速で駆動することが可能になる。なお、
上記の各実施例ではＮチャネル形のＭＯＳ）ランリスタ
を例にして説明したが、ｐチャネル形の場合でも、すべ
ての相対的な電位関係を逆にすることによってそのまま
適用できる。たとえば第１１図の回路に、ｐチャネル形
ＭＯ８）ランリスタを用いて、電源電圧を一５ｖとした
場合（−５Ｖ　ｍ　ＯＶ）ｔｍｍ囲動動作　ニは、ＱＬ
″のドレインを一５ｖ、ＱＩ／のソースをｏｖ（接り地）として動作させればよい０この時出力電圧はおと同
様に入力φｉ、の電圧をｖｉｎとすると。

ｖｏｕｔ＝ｖｉｎ−ＶＴとなり、たとえばｖｉｎ＝　　
’Ｖ、ＶＴ＝−１０．５ｖ“（ｐチャネル形の場合しき
い電圧は負）の場合はＶ。＝−４−（−９，５）＝　−
３，５ｖとなる。したがってこの場合もｖｔｎの値によ
ってＶ。ｕｔ’Ｆ制御することが可能になる。また、上
記の動作範囲’）ＯＶ（上記の一５Ｖに対応）４＋５ｖ
（上記の□ｖに対応）としたい場合には、全体をそのま
ま５ｖ正方向にシフトすればよい。すなわち、Ｑ、”の
ドレインをＯｖ、ＱＤ″のソースを５ｖにして、ｖｉｎ
＝１ｖにすれば良い。この時の出力電Ｖ。ｕｔは、１．
５Ｖとなる（＋５Ｖを基準にして、１．５Ｖに変化する
信号）。０Ｍ０８形ＬＳＩでは上に述べた。ｎ、ｐ両チ
ャネル形のＭＯＳトランジスタを使用するが、その場合
は上述したいずれかを目的に応じて使い分けるようにす
ればい。またＭＯＳ）ランリスタのみでなく、バイポー
ラ形トランジスタの場合でも、バイポーラ形トランジス
タのコレクタをドレインに、エミッタソースに、ペース
をゲートにそれぞれ対応させて回路を構成すれば、同様
の動作をさせることが可能であり１本発明の原理をその
才ま適用できる。

以上述べたことは以下の実施例においても同様である。

さて、第９〜１１図の実施例では、入力信号は第５図の
如き回路で発生させて与えることを前に述べたが、第９
図、第１１図の実施例では１式（１）で示したように、
入力信号φｉ、の電圧ｖｉｎより■アだけ低い電圧が出
力される。したがって−ｖｉｎの値は必要とする電圧■
アだけ高い電圧を発生する必要がある。そのためには、
第５図において、電圧コンバータ１３０の出力電圧Ｖ、
／を調整すれば良い。

第１２図、第１３図は上記の調整を容易に可能とする実
施例である。各々の回路構成は第８図の構成を基本にし
ており、それぞれＱｌ。３　トＱ１０４カ追加された部
分が異なる以外は同一である。したがって、第１２図で
はＱｌ。２のゲート電圧はｖＬ＋２ｖ、ｒ、第１３図で
はＱｌ。２のゲート電圧はｖ、　＋３ｖＴトナリ、ソレ
ソレノ出カバｖＬ１＝ＶＬ＋Ｖ、ｒ。

ＶＬ′１′＝ｖシ＋２ＶＴとなる。さらに高い電圧を必
要とする場合は、　Ｑ、ｏｌ、　　Ｑ、。３．　　Ｑｌ
。４のＭＯＳ）ランリスタの直列回路にさらにＭＯＳ）
ランリスタを付加すれば良い。なお、ここでｖ、ｐの値
は直列に接続したＭＯＳ）ランリスタの総数をｋとした
ときその目的に沿ってＶｐｐ〉Ｖ、　＋　ｋ　ＶＴのよ
うに設定すべきことは言うまでもない。したがって第１
２図ではｖｐｐ＞ｖＬ＋２■、第１３図ではＶ、ｐ＞　
ＶＬ＋　３　Ｖ、のようにしなければならない。

以上述べた実施例により、必要とする任意の電圧を容易
に得ることができる。したがって、これらの実施例を、
たとえば第５図の回路の１３０に適用し、出力φ。′を
第９〜１１図の回路に適用すれば任意の値を持つ信号を
出力として得ることができる。たとえば第１２図、第５
図、第１１図の実施例により回路を構成した場合には、
第５図のＱＬＬのゲート電圧はＶＴ＋ＤＴ、出力φ。′
の電圧はＶいしたがって第１１図の最終的な出力φ。″
の電圧はＶＬ−Ｖ、となる。また、上記で第１２図の替
りに第１３図を適用した場合には、ＱＬＬのゲート電圧
が■ア＋２ｖＴとなるため、φ。″の電圧はｖＬとなる
。このようにして、任意の出力電圧を容易に得ることが
できる。

上記により希望とする電圧でかつ駆動能力の大きい信号
を得ることができるが、場合によっては。

第６図、第７図のｖｃｏがｖｏより低い領域のように、
ｖＬとしてＶ。Ｃと等しい値が必要な場合がある。その
場合には式（１）から分るように、入力信号φｉ、の信
号ｖｉｎをＶ。Ｃ以上に高くする必要を生じる。

ｔＰ、１４図はＶ。Ｃよりも高い電圧の信号を出力する
ための実施例であり、第５図に示した回路とはＱＬＬの
ドレインの電圧をｖｃｃから１５′にした点で異なる。

ここで’ｐｐ’はその出力φ。Ｉの電圧として必要とす
る値以上の電圧に選ばれる。すなわち。

この出力φ。′を第１１図の入力として、第１・１図の
出力φ。″の電圧をＶ＋Ｌ（この場合はｖＬ〉ｖｏｃ）
としたい場合いは、φ。′の電圧値はｖＬ＋ＶＴである
から、ｖｐｐＩ＞ｖｃｃ＋ｖ、ｒのように選ばれる。本
実施例により、必要とするｖｃ以上の出力φ。’＋得る
ことができる。

上記と同一の理由により、第５図、第１４図の■１′と
しても■。。以上の値を必要とする場合を生じる。８１
５図はこれを実現する一実施例であり。

第１３図とはＱｌ。２のドレイン電圧’）ｖｃｃからｖ
、ｐ″とした点で異なる。ここで■、ｐｚｚはその出力
ｖＬＩＩＩとして必要とする値以上の電圧値に選ばれる
。すなわち、第１５図、第１４図、第１１図で回路を構
成し、第１１図の出力φ。ＩＩの電圧を■、とじたイ場
合ニＧｉ　Ｖ、、”　〉ＶＬ、”　＝　Ｖ、　＋　２　
ＶＴ（Ｄように選ばれる。なおここで上記の目的のたゆ
には、ｖＰＰ〉Ｖｐｐ”　−１−ＶＴのようにすべきこ
とは言うまでもない。本実施例によれば、ｖｃｃ以上で
も許望とする値を得ることができる。なお、第１４図、
第１５図において１、ｖｃｃ以下の電圧値を必要とする
場合でもそのままの構成で実現可能なことは言うまでも
ない。

さて、第１４囚、第１５図の■ｃｃ以上のｖｐｐ。

ｖ′　ｖＩＩの直流電圧を発生する必要があるが。

ｐｐ’ｐｐこれについては特願昭５７−２２００８３号の第２９図
で開示した回路がそのまま適用できる０この回路は３（
ｖｏ。−Ｖ、ｒ）の直流電圧を発生する倍圧整流形の回
路であるが、さらに直流電圧のｔ光供給能力を増し、か
つ整流によるリップル雑音を低減するには、第１６図の
如き、全波整流形の倍圧整流回路を用いればよい。同図
で、φ８．φ８はチップ内で発振された繰返し信号の否
定、肯定信号であり、たとえば、上記先願の第３図、第
３２図の如き回路により発生される。Ｃは出力配線に寄
生的に生じる寄生容量である。本実施例の動作同図（Ｂ
）に示すように、Ｎ１．Ｎ１／はそれぞれＱ。、。

Ｑｃ１／でＶ。Ｃ−ＶＴの電圧に予じめプリチャージさ
れている。次いでφ３．φ。′がｖｃ、になると、ＯＢ
。

ＯＢ′の容量結合により、　Ｎ１．Ｎ１／はそれぞれ。

Ｔ、、Ｔ２の時間帯に２　ｖｃｏ−ｖＴの電圧に上昇す
る。この電圧がＱ。２．Ｑｏ２′ヲ介して出力ＶＰに現
われ、その電圧はＱ。２−ＱＣ２’のしきい電圧による
降下のためＶＰ＝２（Ｖｃｃ−ｖＴ）となる。

このｖをＶ　ｌ、■　／／、Ｖ　”’：ナト’ｈ’ｕで
用イレ１’　　　　　　ＰＰ　　　　　　　ＰＰ　　　
　　　　Ｉ’Ｐば良い。

上記の実施例によれば、　Ｔ１．　Ｔ２いずれの時間帯
でも出力には容量ＯＢ、ＣＢ′から電荷の供給を受ける
ため、電流供給能力を大きくでき、またリップル雑音も
低減できる。

第１７図は、Ｖｃｏ以上の電圧を発生する他の実施例で
あり、ここでは、第１４図の信号φ。′と同期した信号
で昇圧して発生する手段を提供している。同図でＰＧ、
ＰＧ　　は第４図、第１４図の構成と全く同一である。

本実施例の動作を同図（Ｂｌを参照しながら説明する。

ます、■、′はＱＢＢにより■ｏｃ−ｖＴにプリチャー
ジされている。ＰＧ。

ＰＣ）　の入力φｉが立ち上がると一定時間経過後のほ
ぼ同時刻にφＢＢ、φ０．φ０・が立ち）り始める。

したがって、ＶＰ′の点はＣＢＢの容量結合により上昇
する。このときＶＰ′の点はＯＢＢの容量結合により上
昇する。このとき■ア′〉ＶＬ′−ＶＴとなるように、
　ＣＢ１１の値は定めである。したがって、φ。

φ。はＶ。Ｃで上昇を停止するが、φ０′の電位はＶｃ
ｃ以上のｙＬｌ＝■アの値まで上昇する（ｖＬ′〉ｖｃ
ｃ＋”ｒ　）本実施例によれば、必要な時間にのみ昇圧するので消費
電力などで効率の良い設計が可能になる。

なお、上記実施例では、ＰＧ、ＰＧ　　の入力は同一の
φｉとしているが１位相を適宜変えることも可能である
。たとえば、ＰＧの入力をφｉより多少遅れて入力して
、φ０′−が一旦Ｖｃｃ−ＶＴ才で上昇した後に昇圧す
ることも可能である。

以上各種の昇圧法について述べたが、これらの実施例に
ついても、第９図〜第１１図の実施例で説明したと同様
、ｎチャネル形ＭＯ８）ランリスタのみでなく、他の形
式のトランジスタでも適用できる。たとえば、ｐチャネ
ルＭＯ８）ランリスタの場合は、前に説明したのと同様
すべての相対的な電位関係をすべて逆にすることによっ
て、そのまま適用できる。すなわち、を源電圧；４．−
５．Ｖ（−５Ｖ→Ｏｖの範囲で動作）とする場合には、
各実施例においても接地はその才まとし、Ｖｏ。とじて
−５ｖを与えれば良い。才た。全体の電圧を５ｖ正方向
にシフトして、ＱＶ→５ｖの範囲で動作させたい場合に
は、接地端子を５ｖ、ｖｏｃ端子をＯｖとしてそのまま
動作させればよい。０ＭＯ８形ＬＳＩの場合、ｎチャネ
ル、ｐチャネル形両トランジスタのいずれか、もしくは
組み合せを目的に応じて適宜使用すればよい。

第１８図は１Ｍ９図の実施例を各種回路の給電手段とし
て応用した実施例である。ここで各種回路とは一般に、
第２図のａの部分すなわち微細素子で構成された回路に
該当するが１％に限定する必要はない。ここではメモリ
におけるデータ線の給電手段に用いた例を示しているが
、その他のデコーダ、あるいはマイクロコンビーータナ
ト（７）ＲＯＭ、ＲＡＭなどにおける各種給電手段とし
ても用いることができる。

第１８図で１はメモリアレーを示しており、スタティッ
ク形メモリセル、あるいはｌＭＯＳトランジスタ形のダ
イナミック形メモリセルなどから構成される。Ｄ、〜Ｄ
ｎ、Ｄｏ−Ｄｎはデータ線であり、　Ｑ６．　Ｑ７〜Ｑ
ａ’　、　Ｑ？’が給電素子として動作する。ここでは
、Ｄｏ、ｂｏなとのデータ対線に現われる差動信号電圧
を処理するメモリの例を示している。また、メモリセル
はり、Ｄなどのデータ線に複数個接続されている。接続
法はメモリセルの形式により異なるが、たとえば特願昭
５８＝２４５７９に開示したように接続される。φ、２
゜が給電信号であり、所望とするデータ線電圧よりＱ６
〜Ｑ７′のしきい電圧のＶ、ｒ分だけ高い電圧に制御さ
れた信号（一般にパルス信号）である。この信号は前に
述べた各実施例により容易に発生できる０これにより、
データ線の電圧は、φｐ２１　の電圧により制御された
所定の電圧に給電される。なお、Ｑ６とＱ７．あるいは
Ｑ６′とＱ７″のしきい電圧の製造ばらつきが大きい場
合は、Ｄｏと′ｒ５ｏ−ＤｎとＤｎの両データ線間の給
電電圧に差を生じる場合があるが、これが問題となる場
合には、同図の破線で示すｑ、ＱＢ′ヲ付加して、φ２
□、より高い電圧を有する信号φ、１をゲートに与え、
Ｄｏとり。〜Ｄ、とり。の両データ線間を短絡すること
によって。

上記問題は容易に回避できる。

本実施例によれば、前に述べた駆動能力を太き、　　　
　　　　くするためのバ、ファ回路と、その回路で本来
必要とする給電手段を兼ねることができ、高速設計が容
易で、かつチップ面積の利用効率の高い半導体集積回路
を実現できる。なお、ここでは２本で１対となるデータ
線の給電手段として例示しているが、データ線の対の数
を特に限定するものでなく、たとえばダイナミックメモ
リにおける開放形ビット線（０ｐｅｎ　ｂｉｔ　１　！
ｎｅ　）メモリ、あるいはＲＯＭなどのようにデータ線
が１本の場合でもそのまま適用できる。

第１９図は第１８図のさらに具体的な実施例の１つであ
り、１トランジスタ型ＭＯ８ダイナミックメモリ回路を
例にして、外部印加電源電圧より低い知′圧を主に使用
するメモリアレー回路とそれに関係する回路に本発明を
適用した例を示している。同図で一点鎖線で囲んだ回路
群ｌがメモリアレー回路、二点鎖線で囲んだ回路群２が
メモリアレー回路を制御し、メモリセルからの信号を増
幅する回路（直接周辺回路）、三点鎖線で囲んだ回路群
３が上記直接周辺回路に信号を与えたり、メモリアレー
回路からのメモリ信号の増幅、メモリアレー回路へのメ
モリ信号の誓き込みを行なう回路（間接周辺回路）であ
る。上記の回路構成の基本は既ｌこ特願昭５８−２４５
７９で開示したものであり、構成の詳細、並びに動作は
、回顧明細書に詳しい。第１９図の実施例では、データ
線り、　ＤおよびＱｌ、Ｑ２で構成したセンアンプの共
通ソース端子の給電手段（この場合はプリチャージ）と
して、第１８図の実施例を適用り、ｑ６．ｑ７でり。

Ｄ、Ｑｌｇで共通ソース端子を、ゲートに印加される信
号φ、２．の電圧より、しきい電圧分だけ低い値にプリ
チャージする点、およびこれに伴ないＥ。

Ｆ、Ｇ、Ｈの部分が変更された点で上記出願とは異なる
。同図には、外部電源電圧が■ｃｏ＝５Ｖのときのデー
タ線の電圧を３．５　Ｖ　（ここでは便宜上この値ソｖ
Ｌとする）、ＭＯＳ）ランリスタのしきい電圧ＶＶＴ＝
０．５とした場合の、各要部の電圧値を例示しである。

Ｅは動作の基準となる電圧を発生する回路であり、ｖｏ
ｃ＝５ｖを入力としＴＶＬ□’　（４，ＯＶ　）、ｖＬ
ｚ”（４，５Ｖ　）、Ｂ出力する。この発生回路として
は、第１２図、第１３図もしくは第１５図の実施例をそ
れぞれ用いれば良い。すなわち、第１２図テハＶＬ□’
　＝ＶＬ＋　Ｖ、ｒ＝　３．５　Ｖ＋　ｏ、　５　Ｖ＝
　４．Ｏｖ、第１３図あるいは第１５図ではＶＬ１″＝
ｖＬ＋２　ＶＴ＝　３．５　Ｖ　＋　１．　ＯＶ　＝　
４．５　Ｖ　トナリ、そのままＶＬ□′、■１□″とし
て使用できる。第２０図は第１２図と第１３図の実施例
を１つの回路で実現したものであり１本実施例によれば
上記の２値の電圧を１回路で発生できる。したがって、
半導体チップ面積を低減でき、かつ同一のＬＭＩを基準
として動作するため、ｖＬ□′とＶ４２ＩＩ間の変動を
少なくできる特長を有する。なお、同図でＱＩ　Ｏ２’
　、Ｑ１０２”のドレイン電圧は既に述べたいくつかの
実施例の如く種々選択可能であるが、ここでは、比較的
高い電圧を必要とするｖＬ２″を出力するＱ１ｏ２″の
ドレインには、第１６図の実施例で発生した電圧ｖＰ（
ＶＰＰ□′として用い、比較的電圧の低いＶＬ２′を出
力するＱ１ｏ２′のドレインにはＶｃｃヲそのまま与え
る。また、同図のＶＰＰとしては特願昭５７−２２００
８３の第２９図の実施例で発生した電圧を用いれば良い
。

第１９図でＦは、電圧振幅が５ｖの信号ｉＰ２おヨヒｖ
Ｌ□″（４，５Ｖ）ト入力トシテ、ＶＬ２ヨリｖＴたけ
低いφ、２．の信号を出力する。この具体的回路として
は第５図、第１４図などの実施例が使えるが、たとえば
ここでは、第５図の回路を用いる。なお、この場合ＰＧ
’内のＶＬ′としては第１９図のＥにより発生されるｖ
、”ｖ与えるので、■Ｌ１発生用の１３０は特をこ必要
としない。また。

φ。を発生するＱＬＱＤについても必要なければ省いて
も良いことは言うまでもない。ここで、Ｑ６゜Ｑ７のし
きい電圧のばらつきによるデータ線電圧の変動を桝＜す
ためには、Ｑ、５のゲート電圧φＰＩＶφｐＨｊよりわ
ずか゛高くして、Ｑ５をオンにしてＤ、０間を短絡すれ
ば良いことは前に述、べたとおりであるが、φ、１の電
圧ヲＶ。０とした場合には、上記の条件を満たせない場
合も生じる。これを解決するには、たとえばｌ８８００
８３．ＤＩＧＢＳＴＯＦ　　ＴＥＣＨＮＩＣＡＬ　　Ｐ
Ａ−ＰＥＲ８゜ＰＰ２２４〜２２５．に示されているよ
うな方法によりφＰ１の′電圧をｖｃｃ以上（厳密には
φ、２．の電圧以上）に昇圧するようにすれば良い。

第１９図Ｇは電圧振幅が５Ｖの信号φ工、およびｖ１□
”（４，５Ｖ）を入力として；ＶＬ□　と同じ電圧振幅
の信号φＸ、を出力する回路であり、具体的回路として
は、特願昭５６−１６８６９８第２３図の如き回路を用
いれば良い。このφＸ、はメモリセルのワード線信号と
なるが、データ線の電圧より２ｖア（ここでは１ｖ）高
く選んである。　このようにワード線電圧をデータ線電
圧より、メモリセルのトランスファートランジスタ（た
とえばＱＭｌ）のしきい電圧分取上高い電圧にすること
により。

読み出し時にこのトランジスタのしきい電圧によるメモ
リ信号の損失よなくすことができる。さらに、メモリセ
ルへの書きこみ電圧がこの分だけ高くできるので安定な
メモリ動作が可能となる。

第１９図ＨはＶＬ２’　（４，ＯＶ　）、　”ｃｃ　（
５Ｖ　）を入力として、　ＶｃＰ（３，５Ｖ）の直流電
圧を発生する回路である。この具体的回路構成としては
。

第２１図に示すように、ドレインにｖｃｏ、ゲートに■
Ｌｍ’を入力し、ソースからｖｃＰヲ出力するいわゆる
ソースホロワ−形の回路が実施例として挙げられる。本
回路はＭＯＳ）２７９１２９０１個で簡単に構成されて
おり、占有面積も少なく容易にＶ。Ｐを発生することが
可能である。なお、同図に示すように出力端子と接　の
間に高抵抗Ｒ，，を挿入して、わずかの電流を流して、
動作の安定化を図ることも可能である。ここでＶｃＰは
Ｉｌｏ。

ｌ１０９のプリチャージ電圧、あるいはＱ２３〜Ｑ２ｓ
で構成された書き込み回路による書き込み電圧を与える
ものであり、データ線電圧ｖＬと等しい３．５ｖに設定
しである０なお、Ｉｌｏ、Ｉ１０線のプリチャージすな
わち給電手段として、Ｑ２８゜９２ｇのドレインに内部
で制御された電圧を入力する方法を示しているが、デー
タ線の給電手段と同様に、Ｑ、８．Ｑ２．のゲートにチ
ップ内部で電圧の制御されたパルス信号を与えて、Ｉｌ
ｏ、　Ｉｌｏの電圧を所定の値に制御する方法を採って
も良いことは言うまでもない。

以上述べた実施例によれば、第１８図の実施例と同様の
理由により、高速設計が容易でかつチ。

ブ面積の利用効率の高い半導体集積回路が実現できる。

なお、ここではダイナミック形のメモリを例にして説明
しているが、特願昭５８−２４５７９の第４図に開示し
た如きスタティック形のメモリにも適用可能なことは言
うまでもない。また、第１９図ではメモリアレー一部は
説明の簡単のため１つのブロックとして示しであるが、
これに限定されるものでなく、たとえば特願昭５６−８
１０４２゜５７−１２５６８７．５８−４１６２で開示
したような、データ後を複数に分割して高８７Ｎ化を図
るようなメモリアレーの構成にもそのまま適用できる。

その中で第１９図のＱ５〜Ｑ７で構成した給電手段関係
の回路を特願昭５６−８１０４２第１７図のように複数
の分割されたデータ線で共用する構成も可能である。さ
らに１表１に示すように特願昭５８−２４５７９で開示
したようなＭＯＳ）ランリスタ寸法の組合せを採用する
こともできる。同表の各ＭＯ８）ランリスタ寸法の決定
理由は先願に述べたとおりであるが、同表では、高速動
作を優先してＱ３、Ｑ４のＬｇ＝１．６μｍ　、ＴｏＸ
、＝　２０ｎｍ（先願Ｌｇ＝２．１　ｆｉｍ、　Ｔｏｘ
＝４０ｎｍ）、また、安定動作ヲ優先シテ、Ｑ１．　＋
、　Ｃ２゜（７）　Ｉ、ｇ＝　２．７μｍＴｏｘ＝４０
ｎｍ（先願Ｌｇ＝　２．１μｍ、Ｔｏｘ＝４０ｎｍ）と
した点が先願と異なる。なお、同表では組合せの一例を
示したもので、他の組合せも目的に応じ採用できること
は勿論であり、また、同表のＬｇの値はおよその中心値
を与えるものであり製造プロセスのカロエばらつきなど
により±０．１〜±０．５μｍ程度の変動が起こり得る
ことを考慮しておかなければならない。同表に示すＭＯ
Ｓ）ランリスタの組み合せにより微細寸法のトランジス
タ使用個所は回路動作の条件に応じて最小限にしである
ので、電圧リミッタの使用個所と負荷を低減でき。

高集積のメモリの実現が容易になる。また、第１９でＶ
Ｌ２／、ＶＬ□′Ｉなどは比較的配線のインピーダンス
が高いため、設計によっては雑音を生じやすいことがあ
るが、そのような場合には、実願昭５３−１６９０６４
に開示したように、任意の個所に雑音　　用の容薫ヲ付
加したり（第１６図（５）で示したＣ１の如き接続法）
、あるいは他の雑音源。

たとえば基板電圧発生回路内蔵形の集積回路にお表　　
１いて、しばしば問題となる基板電圧変動雑音などの影響
を避けるために、雑音源との間にシールド用の電極を設
ければ雑音源との結合により生じる雑音低減が可能であ
る。

さらにここで使用した各部分の回路は一例を示したもの
で、細部において各種の変形が採用可能であることは言
うまでもない。たとえば、第１９図のＣ３゜〜Ｑ３．で
構成される高電位レベル再生回路は、Ｂ８和５８年度電
子通信学会総合全国大会に５５３に記載されている如き
回路を使用することも可能である。

以上、各実施例によって本発明の詳細な説明したが１本
発明の適用範囲はこれらに限定されるものではない。た
とえば、ここでは主にメモリ回路を主体に記述したが５
本明細書冒頭にも述べたように、メモリＬＳＩ、論理Ｌ
ＳＩ、あるいはその他のＬＳＩすべてに適用可能である
。また、使用する素子の種類についても、ｐ形、ｎ形の
両ＭＯＳトランジスタを使用したＬＳＩ１両者を組合せ
て使用する０ＭＯ８形のＬＳＩ、バイポーラ形トランジ
スタを用いたＬＳＩ、０Ｍ０Ｏ形とバイポーラ形を組合
せたＢＩ１０ＭＯ８形のＬＳＩ、さらには８ｉ材料を用
いたＬＳＩのみでなく、化合物半導体を用いたＬＳＩ、
たとえばＧａＡｓ形の基板に素子を形成したＬＳＩなど
でもそのまま適用できる。

また、第２図においては、説明を簡単にするためａ、ｂ
の回路部ＢＭＯ８）ランリスタ寸法の大小で区別してい
るが、これに限定されるものではない。たとえば、０Ｍ
Ｏ８形ＬＳＩでしばしば問題となるラッチアップ現象に
よる耐圧低下の問題解決のために、集積密度の大きいこ
とが要求され。

素子間分離距離の小さいこと（つまりラッチアップ耐圧
が低い）が必要なａの部分は、３０により外部電源電圧
ｆａ部の２．チアツブ耐圧以下の電圧に下げて動作させ
、一方、外部の入出力端子に直接接続され耐圧の高いこ
とが必要なりの部分は。

素子間分離距離を大きくしてう、チアツブ耐圧を高くシ
、外部電源電圧で直接動作させることも可能である。な
お、ここで素子寸法と素子間分離距離の組み合せによる
構成も可能である。また、さらに同一寸法の素子を用い
た場合でも、ｂの部分を外部とのインターフェース回路
設計、あるいは高速設計などの容易な高電圧で動作させ
、ａの部分は低消費電力化などの目的で低電圧で動作さ
せる構成も可能である。また、実施例では外部電源電圧
は主として■ｃｃ＝＝：５Ｖとして説明したが、これに
限定されず、たとえば電　を電源として用いて、外部電
源電圧を３Ｖ（１，５Ｖｘ２など）、内部動作電圧（ｖ
Ｌ）を２ｖとするようなことも可能である。

〔発明の効果〕

以上述べた本発明によれば、耐圧の低い微細素子を用い
ても、比較的高い電圧で安定に動作し。

かつ高速設計の容易な半導体集積回路を提供できる０

【図面の簡単な説明】

第１図〜第８図は従来技術を説明する図、第９図〜第２
１図は本発明の詳細な説明する図である０第１図ｎ第２図、？θ 第６７第７図第δ國Ｌ　　　　　　　　　Ｊ算９圓　　　　　　　　％１０画工第ｔｉ図第１２図第１４図第１６−図察！８目 φ戸２ノ、 ■ ■ ■ 蓼 ■ ■

Claims

【特許請求の範囲】１、外部電源電圧そチップ内で他の電圧に変換する電圧
変換手段、上記チップ内で変換された電圧を基準にして
パルス信号を発生するパルス発生手段を備え、チップ内
の少なくとも一部の回路が上記パルス信号によって動作
することを特徴とする半導体装置。２、特許請求の範囲第１項記載において、パルス発生手
段の出力は、電流増幅手段を経由して。上記少なくとも一部の回路に供給されることを特徴とす
る特許請求の範囲第１項記載の半導体装置。