JPH06101551B2 - Ｃｍｏｓ集積回路装置 - Google Patents
Ｃｍｏｓ集積回路装置Info
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- JPH06101551B2 JPH06101551B2 JP60270505A JP27050585A JPH06101551B2 JP H06101551 B2 JPH06101551 B2 JP H06101551B2 JP 60270505 A JP60270505 A JP 60270505A JP 27050585 A JP27050585 A JP 27050585A JP H06101551 B2 JPH06101551 B2 JP H06101551B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高密度で高速なCMOS集積回路に関するものであ
る。
る。
集積回路（LSI）は論理LSIとメモリLSIに大分類され
る。ユーザ毎に機能・特性の異る論理LSIを短期間に、
効率よく実現するために、あらかじめトランジスタや抵
抗など回路素子を規則的に形成した半導体基板（マスタ
基板）を用い、回路素子間の結線を変えることで、ユー
ザの要求に対応した機能・特性を実現するいわゆるマス
タスライス方式がとられてきた。マスタスライスLSIに
おいては、あらかじめ形成しておく回路素子の配置や形
状が集積密度を大きく左右する。従来高集積度のマスタ
スライスLSIを実現する回路構成として、第６図の等価
回路と第７図の平面パタン図で示す、共通拡散層を持つ
２組のＮチヤネルMOSトランジスタとＰチヤネルMOSトラ
ンジスタをチップの所定領域全面に敷き詰めた、シーオ
ブゲート（Sea of Gates）と呼ばれる構成や、または
第８図の等価回路及び第９図の平面パタン図に示すよう
なＰ形及びＮ形のMOSトランジスタを、それぞれ分離領
域を設けずソース及びドレインを共通にして連続的に配
置し、素子間を分離する必要がある場合には、それぞれ
のMOSトランジスタのゲートに固定電圧を印加し（Ｎチ
ヤネルMOSトランジスタには基板電圧を、ＰチヤネルMOS
トランジスタには電源電圧を）、左右のMOSトランジス
タ間を電気的に遮断するゲート分離構成などがある。
る。ユーザ毎に機能・特性の異る論理LSIを短期間に、
効率よく実現するために、あらかじめトランジスタや抵
抗など回路素子を規則的に形成した半導体基板（マスタ
基板）を用い、回路素子間の結線を変えることで、ユー
ザの要求に対応した機能・特性を実現するいわゆるマス
タスライス方式がとられてきた。マスタスライスLSIに
おいては、あらかじめ形成しておく回路素子の配置や形
状が集積密度を大きく左右する。従来高集積度のマスタ
スライスLSIを実現する回路構成として、第６図の等価
回路と第７図の平面パタン図で示す、共通拡散層を持つ
２組のＮチヤネルMOSトランジスタとＰチヤネルMOSトラ
ンジスタをチップの所定領域全面に敷き詰めた、シーオ
ブゲート（Sea of Gates）と呼ばれる構成や、または
第８図の等価回路及び第９図の平面パタン図に示すよう
なＰ形及びＮ形のMOSトランジスタを、それぞれ分離領
域を設けずソース及びドレインを共通にして連続的に配
置し、素子間を分離する必要がある場合には、それぞれ
のMOSトランジスタのゲートに固定電圧を印加し（Ｎチ
ヤネルMOSトランジスタには基板電圧を、ＰチヤネルMOS
トランジスタには電源電圧を）、左右のMOSトランジス
タ間を電気的に遮断するゲート分離構成などがある。
第６図において、1,2及び3,4はそれぞれＰチヤネルおよ
びＮチヤネルMOSトランジスタのゲートを、６はＰチヤ
ネルMOSトランジスタのソースを、５、７はＰチヤネルM
OSトランジスタのドレインを、９はＮチヤネルMOSトラ
ンジスタのソースを、8,10はＮチヤネルMOSトランジス
タのドレインを示す。また、第７図において11はＮウエ
ル領域を、12はＮウエル領域の電位固定用のN+領域を、
13は基板電位固定用のP+領域を示す。また、第８図にお
いて、14〜25はMOSトランジスタのゲートを、26〜35は
ソースまたはドレインを示す。
びＮチヤネルMOSトランジスタのゲートを、６はＰチヤ
ネルMOSトランジスタのソースを、５、７はＰチヤネルM
OSトランジスタのドレインを、９はＮチヤネルMOSトラ
ンジスタのソースを、8,10はＮチヤネルMOSトランジス
タのドレインを示す。また、第７図において11はＮウエ
ル領域を、12はＮウエル領域の電位固定用のN+領域を、
13は基板電位固定用のP+領域を示す。また、第８図にお
いて、14〜25はMOSトランジスタのゲートを、26〜35は
ソースまたはドレインを示す。
これら従来の構成は、同一寸法のＰ形及びＮ形トランジ
スタを用いているため、メモリ回路やレジスタ回路等の
情報記憶回路を構成した場合、動作安定度が低いという
問題があつた。すなわち、従来CMOSマスタスライスで用
いられているメモリ回路は、第10図の回路図に示すよう
に、合計６トランジスタから成るものであり、36は電源
線（VDD）、37は接地線（VSS）、38はワード線、39,40
は１対のビツト線、41,42はメモリセル内のノード、43,
44はビツト線とメモリセル間のスイツチとなるトランス
フアゲート、45,46はメモリセルを構成するＮチヤネル
トランジスタ、47,48はメモリセルを構成するＰチヤネ
ルトランジスタである。Ｐチヤネルトランジスタ47と48
の大きさを一定とし、Ｎチヤネルトランジスタ45と46、
及びトランスフアゲート43と44をそれぞれ同一寸法と
し、Ｎチヤネルトランジスタ45とトランスフアゲート43
の比率Q2/Q1（同時にＮチヤネルトランジスタ46とトラ
ンスフアゲート44の比率でもある。）を変えてメモリセ
ルの情報をビツト線39に読み出した時、第11図に示すよ
うに、Ｎチヤネルトランジスタ45とトランスフアゲート
43のトランジスタ寸法の比率Q2/Q1が２以下ではメモリ
セル内のノード41と42の電位差がほとんどなくなり、メ
モリセル内の情報が破壊されてしまう。このためメモリ
セルを安定に動作させるには、２倍以上寸法の異るトラ
ンジスタを用いて回路を構成する必要がある。また第12
図に示すような、高集積化に適したラツチ回路におい
て、データをラツチするため出力信号の反転信号を入力
側にフイードバツクする49のＰ形トランジスタは、通常
他のトランジスタの半分以下の寸法のものが用いられ
る。このＰ形トランジスタ49が大きい場合、50のトラン
スフアゲートがON状態となつて情報を“1"から“0"に書
き替える時、ノード51の電位変化が遅く、データ書き替
えに時間がかかる、またはノード51の電位がインバータ
58の論理閾値レベル以下に低下せず、データの書き替え
が不可能となる問題があり、第12図の回路では、49のＰ
形トランジスタを他のトランジスタの半分以下とする必
要があつた。また従来のマスタスライスでは、集積密度
を向上させるため、第７図や第９図に示す基本セルをチ
ツプの所定領域全面に敷き詰めた第13図や第14図の構成
が用いられているが、いずれの構成においても、基板電
位を固定するために必要な拡散層領域が第13図のＮウエ
ル電位固定用N+領域12,基板電位固定用P+領域13や、第1
4図のＮウエル電位固定用N+領域12,基板電位固定用P+領
域13で示すように、トランジスタ間の無効領域となり、
集積密度を上げる上で問題となつていた。
スタを用いているため、メモリ回路やレジスタ回路等の
情報記憶回路を構成した場合、動作安定度が低いという
問題があつた。すなわち、従来CMOSマスタスライスで用
いられているメモリ回路は、第10図の回路図に示すよう
に、合計６トランジスタから成るものであり、36は電源
線（VDD）、37は接地線（VSS）、38はワード線、39,40
は１対のビツト線、41,42はメモリセル内のノード、43,
44はビツト線とメモリセル間のスイツチとなるトランス
フアゲート、45,46はメモリセルを構成するＮチヤネル
トランジスタ、47,48はメモリセルを構成するＰチヤネ
ルトランジスタである。Ｐチヤネルトランジスタ47と48
の大きさを一定とし、Ｎチヤネルトランジスタ45と46、
及びトランスフアゲート43と44をそれぞれ同一寸法と
し、Ｎチヤネルトランジスタ45とトランスフアゲート43
の比率Q2/Q1（同時にＮチヤネルトランジスタ46とトラ
ンスフアゲート44の比率でもある。）を変えてメモリセ
ルの情報をビツト線39に読み出した時、第11図に示すよ
うに、Ｎチヤネルトランジスタ45とトランスフアゲート
43のトランジスタ寸法の比率Q2/Q1が２以下ではメモリ
セル内のノード41と42の電位差がほとんどなくなり、メ
モリセル内の情報が破壊されてしまう。このためメモリ
セルを安定に動作させるには、２倍以上寸法の異るトラ
ンジスタを用いて回路を構成する必要がある。また第12
図に示すような、高集積化に適したラツチ回路におい
て、データをラツチするため出力信号の反転信号を入力
側にフイードバツクする49のＰ形トランジスタは、通常
他のトランジスタの半分以下の寸法のものが用いられ
る。このＰ形トランジスタ49が大きい場合、50のトラン
スフアゲートがON状態となつて情報を“1"から“0"に書
き替える時、ノード51の電位変化が遅く、データ書き替
えに時間がかかる、またはノード51の電位がインバータ
58の論理閾値レベル以下に低下せず、データの書き替え
が不可能となる問題があり、第12図の回路では、49のＰ
形トランジスタを他のトランジスタの半分以下とする必
要があつた。また従来のマスタスライスでは、集積密度
を向上させるため、第７図や第９図に示す基本セルをチ
ツプの所定領域全面に敷き詰めた第13図や第14図の構成
が用いられているが、いずれの構成においても、基板電
位を固定するために必要な拡散層領域が第13図のＮウエ
ル電位固定用N+領域12,基板電位固定用P+領域13や、第1
4図のＮウエル電位固定用N+領域12,基板電位固定用P+領
域13で示すように、トランジスタ間の無効領域となり、
集積密度を上げる上で問題となつていた。
第13図において、59は敷き詰める構成の単位となるセル
パタン単を示し、第13図および第14図における60は基本
セルが並ぶコア領域を、61は入出力回路が並ぶ周辺領域
を示す。第14図に示すゲート分離構成は、トランジスタ
のゲートに電圧を印加することで、任意の位置で素子間
を分離できる高密度な構成であるが、基板電位固定用の
拡散層をトランジスタ列間に設けなければならなく、約
17％の面積増加となり、高密度化上問題となつていた。
パタン単を示し、第13図および第14図における60は基本
セルが並ぶコア領域を、61は入出力回路が並ぶ周辺領域
を示す。第14図に示すゲート分離構成は、トランジスタ
のゲートに電圧を印加することで、任意の位置で素子間
を分離できる高密度な構成であるが、基板電位固定用の
拡散層をトランジスタ列間に設けなければならなく、約
17％の面積増加となり、高密度化上問題となつていた。
またゲート分離構成では、トランジスタのゲート電極及
び基板電位固定用拡散層と電源線を接続するため、トラ
ンジスタの一方のゲート電極上に電源線を通すため、２
個の信号端子の内、外側の１端子は信号用としては使用
できず、信号線結線上の柔軟性がそこなわれるという問
題があつた。
び基板電位固定用拡散層と電源線を接続するため、トラ
ンジスタの一方のゲート電極上に電源線を通すため、２
個の信号端子の内、外側の１端子は信号用としては使用
できず、信号線結線上の柔軟性がそこなわれるという問
題があつた。
本発明は従来の問題点を解決するため、CMOSマスタスラ
イス方式LSIのトランジスタ配置としてＰチヤネルMOSト
ランジスタとＮチヤネルMOSトランジスタを、それぞれ
ゲート電極を対向させて横一列に並べ、隣接するＰチヤ
ネルMOSトランジスタの拡散層および隣接するＮチヤネ
ルMOSトランジスタの拡散層をそれぞれ共通とし、同一
種類のＰチヤネルMOSトランジスタのすべて、および同
一種類のＮチヤネルMOSトランジスタのすべてがそれぞ
れ電気回路的には直列に接続される構成のCMOS集積回路
装置において、前記隣接するＰチヤネルMOSトランジス
タのソース拡散層とドレイン拡散層、および前記隣接す
るＮチヤネルMOSトランジスタのソース拡散層とドレイ
ン拡散層をそれぞれ共通とし、前記横一列に並べたＰチ
ヤネルMOSトランジスタの列内に前記ＰチヤネルMOSトラ
ンジスタより短いチヤネル幅のＰチヤネルMOSトランジ
スタを配置し、前記横一列に並べたＮチヤネルMOSトラ
ンジスタの列内に前記ＮチヤネルMOSトランジスタより
短いチヤネル幅のＮチヤネルMOSトランジスタを配置
し、前記チヤネル幅の短いＰチヤネルMOSトランジスタ
およびＮチヤネルMOSトランジスタを配置したことによ
り生じる余裕領域に基板電位固定用の拡散層を設けたこ
とを特徴としている。
イス方式LSIのトランジスタ配置としてＰチヤネルMOSト
ランジスタとＮチヤネルMOSトランジスタを、それぞれ
ゲート電極を対向させて横一列に並べ、隣接するＰチヤ
ネルMOSトランジスタの拡散層および隣接するＮチヤネ
ルMOSトランジスタの拡散層をそれぞれ共通とし、同一
種類のＰチヤネルMOSトランジスタのすべて、および同
一種類のＮチヤネルMOSトランジスタのすべてがそれぞ
れ電気回路的には直列に接続される構成のCMOS集積回路
装置において、前記隣接するＰチヤネルMOSトランジス
タのソース拡散層とドレイン拡散層、および前記隣接す
るＮチヤネルMOSトランジスタのソース拡散層とドレイ
ン拡散層をそれぞれ共通とし、前記横一列に並べたＰチ
ヤネルMOSトランジスタの列内に前記ＰチヤネルMOSトラ
ンジスタより短いチヤネル幅のＰチヤネルMOSトランジ
スタを配置し、前記横一列に並べたＮチヤネルMOSトラ
ンジスタの列内に前記ＮチヤネルMOSトランジスタより
短いチヤネル幅のＮチヤネルMOSトランジスタを配置
し、前記チヤネル幅の短いＰチヤネルMOSトランジスタ
およびＮチヤネルMOSトランジスタを配置したことによ
り生じる余裕領域に基板電位固定用の拡散層を設けたこ
とを特徴としている。
すなわち、本発明は、要約すると、ゲート分離構成にお
いて、一定の割合で小寸法のMOSトランジスタをMOSトラ
ンジスタ列内に配置し、かつ小寸法MOSトランジスタの
配置により生じた余裕領域に、基板電位固定用の拡散層
を配置したことを特徴とし、その目的は高密度で安定な
回路動作を行うマスタスライス構成を提供することにあ
る。
いて、一定の割合で小寸法のMOSトランジスタをMOSトラ
ンジスタ列内に配置し、かつ小寸法MOSトランジスタの
配置により生じた余裕領域に、基板電位固定用の拡散層
を配置したことを特徴とし、その目的は高密度で安定な
回路動作を行うマスタスライス構成を提供することにあ
る。
本発明は、CMOSマスタスライスにおいて、メモリ回路や
データラツチ回路を、十分な回路動作余裕を持つて構成
するのに必要な幅の狭いMOSトランジスタを一定の割合
で配置されているため、この幅の狭いMOSトランジスタ
を回路に利用することにより、従来マスタスライスでは
実現できなかつた完全非同期形のメモリ回路を構成する
ことが可能である。
データラツチ回路を、十分な回路動作余裕を持つて構成
するのに必要な幅の狭いMOSトランジスタを一定の割合
で配置されているため、この幅の狭いMOSトランジスタ
を回路に利用することにより、従来マスタスライスでは
実現できなかつた完全非同期形のメモリ回路を構成する
ことが可能である。
また、一定の割合でチヤネル幅の狭いトランジスタを配
置したことにより生じた余裕領域に、基板電位（ウエル
電位を含む）固定用の拡散層を設けたことにより、従来
トランジスタ列間にあつて全体の約17％の面積を占めて
いた拡散層をなくし、マスタスライスの集積密度を増加
させることができる。以下図面にもとづき実施例につい
て説明する。
置したことにより生じた余裕領域に、基板電位（ウエル
電位を含む）固定用の拡散層を設けたことにより、従来
トランジスタ列間にあつて全体の約17％の面積を占めて
いた拡散層をなくし、マスタスライスの集積密度を増加
させることができる。以下図面にもとづき実施例につい
て説明する。
第１図は本発明の実施例であつて、11はＮウエル、12は
ウエル電位固定用のN+拡散層によるウエル電位固定用N+
領域、13は基板電位固定用P+拡散層による基板電位固定
用P+領域、62〜67はチヤネル幅の広いＰチヤネルMOSト
ランジスタ、68〜70はチヤネル幅の狭いＰチヤネルMOS
トランジスタ、71〜76はチヤル幅の広いＮチヤネルMOS
トランジスタ、77〜79はチヤネル幅の狭いＮチヤネルMO
Sトランジスタ、80はＰチヤネルMOSトランジスタのソー
スまたはドレインとなるＰ形拡散層、81はＮチヤネルMO
SトランジスタのソースまたはドレインとなるＮ形拡散
層である。このように一定の間隔でチヤネル幅の狭いMO
Sトランジスタを配置することにより、回路動作に対応
した異る寸法のトランジスタを利用することができ、安
定な回路動作を達成することができる。第１図のトラン
ジスタ配置の下で、配線によりメモリセルを構成する場
合のレイアウトパタン図を第２図に示す。第２図で右斜
線部は第１層目の金属配線層を、左斜線部は第２層目の
金属配線層を示す。また黒ぬり部は第１層目金属とトラ
ンジスタのゲート及びソース・ドレインとの接続点を示
し、点の領域は第１層金属と第２層金属の接続スルーホ
ールである。第２図は第10図の回路を現わしており、36
は電源線、37は接地線、38はワード線、39,40は左右の
ビツト線、41,42はメモリセル内のノード、43,44の幅の
狭いトランジスタを用いたトランスフアゲート、45,46
はメモリセル内のＮチヤネルMOSトランジスタ、47,48は
ＰチヤネルMOSトランジスタである。47,48のＰチヤネル
MOSトランジスタを他と分離してメモリ回路に用いるた
めに、63,64,65,66のチヤネル幅の広いＰチヤネルMOSト
ランジスタのゲートに正電圧を印加し、各トランジスタ
を非導通状態として分離する。またトランスフアゲート
43,44も同様、隣りの72,75のチヤネル幅の広いＮチヤネ
ルMOSトランジスタのゲートに接地電位を与え、非導通
状態として他と分離する。このようにメモリセル回路を
構成する場合、大きさの異るトランジスタを用いること
により、安定な回路動作を実現することができる。ま
た、１メモリセルは、ＮチヤネルMOSトランジスタのゲ
ート６個分（６ピツチと呼ぶ）で実現でき、シーオブゲ
ートの７ピツチと比べても高密度に実現できる。
ウエル電位固定用のN+拡散層によるウエル電位固定用N+
領域、13は基板電位固定用P+拡散層による基板電位固定
用P+領域、62〜67はチヤネル幅の広いＰチヤネルMOSト
ランジスタ、68〜70はチヤネル幅の狭いＰチヤネルMOS
トランジスタ、71〜76はチヤル幅の広いＮチヤネルMOS
トランジスタ、77〜79はチヤネル幅の狭いＮチヤネルMO
Sトランジスタ、80はＰチヤネルMOSトランジスタのソー
スまたはドレインとなるＰ形拡散層、81はＮチヤネルMO
SトランジスタのソースまたはドレインとなるＮ形拡散
層である。このように一定の間隔でチヤネル幅の狭いMO
Sトランジスタを配置することにより、回路動作に対応
した異る寸法のトランジスタを利用することができ、安
定な回路動作を達成することができる。第１図のトラン
ジスタ配置の下で、配線によりメモリセルを構成する場
合のレイアウトパタン図を第２図に示す。第２図で右斜
線部は第１層目の金属配線層を、左斜線部は第２層目の
金属配線層を示す。また黒ぬり部は第１層目金属とトラ
ンジスタのゲート及びソース・ドレインとの接続点を示
し、点の領域は第１層金属と第２層金属の接続スルーホ
ールである。第２図は第10図の回路を現わしており、36
は電源線、37は接地線、38はワード線、39,40は左右の
ビツト線、41,42はメモリセル内のノード、43,44の幅の
狭いトランジスタを用いたトランスフアゲート、45,46
はメモリセル内のＮチヤネルMOSトランジスタ、47,48は
ＰチヤネルMOSトランジスタである。47,48のＰチヤネル
MOSトランジスタを他と分離してメモリ回路に用いるた
めに、63,64,65,66のチヤネル幅の広いＰチヤネルMOSト
ランジスタのゲートに正電圧を印加し、各トランジスタ
を非導通状態として分離する。またトランスフアゲート
43,44も同様、隣りの72,75のチヤネル幅の広いＮチヤネ
ルMOSトランジスタのゲートに接地電位を与え、非導通
状態として他と分離する。このようにメモリセル回路を
構成する場合、大きさの異るトランジスタを用いること
により、安定な回路動作を実現することができる。ま
た、１メモリセルは、ＮチヤネルMOSトランジスタのゲ
ート６個分（６ピツチと呼ぶ）で実現でき、シーオブゲ
ートの７ピツチと比べても高密度に実現できる。
また第１図に示すように、従来、トランジスタ列間に置
かれていた12のＮウエルコンタクト用拡散領域を形成す
るウエル電位固定用N+領域を、68や69のチヤネル幅の短
いＰチヤネルMOSトランジスタの寸法を小さくしたこと
により生じた余裕領域に、また、13の基板コンタクト用
拡散層を形成する基板電位固定用P+領域を、77や78のチ
ヤネル幅の狭いＮチヤネルMOSトランジスタの余裕領域
に置くことにより、ＰチヤネルおよびＮチヤネルそれぞ
れのMOSトランジスタ列間の間隔をつめて配列すること
が出来、高密度化を達成することができる。
かれていた12のＮウエルコンタクト用拡散領域を形成す
るウエル電位固定用N+領域を、68や69のチヤネル幅の短
いＰチヤネルMOSトランジスタの寸法を小さくしたこと
により生じた余裕領域に、また、13の基板コンタクト用
拡散層を形成する基板電位固定用P+領域を、77や78のチ
ヤネル幅の狭いＮチヤネルMOSトランジスタの余裕領域
に置くことにより、ＰチヤネルおよびＮチヤネルそれぞ
れのMOSトランジスタ列間の間隔をつめて配列すること
が出来、高密度化を達成することができる。
MOSトランジスタ列間にウエルコンタクトや基板コンタ
クト用の拡散層を配置する従来構成と、本発明の構成を
比較して第３図A,Bに示す。第３図Ａは従来構成、第３
図Ｂは本発明の構成を示している。本発明によりセル列
間の拡散層をMOSトランジスタ配列内に吸収でき、約13
％〜15％面積が縮小できる。
クト用の拡散層を配置する従来構成と、本発明の構成を
比較して第３図A,Bに示す。第３図Ａは従来構成、第３
図Ｂは本発明の構成を示している。本発明によりセル列
間の拡散層をMOSトランジスタ配列内に吸収でき、約13
％〜15％面積が縮小できる。
第４図に本発明の他の実施例の平面パタン図を示す。第
１図と同じ符号は同じ部分を示す。幅の狭いMOSトラン
ジスタの上下に基板コンタクト用の拡散層を置くことに
より、MOSトランジスタ列が対象となり、電源線及び接
地線をMOSトランジスタ列の上下いずれにも置くことが
可能となる。第５図Ａに第４図の実施例のパタンをチツ
プ一面に敷き詰めた図を示す。このような構造であるか
ら、第５図Ａに示すように、ＰチヤネルMOSトランジス
タ列、ＮチヤネルMOSトランジスタ列を交互に配列した
敷き詰め形構成において、任意の位置でＰ−N,またはＮ
−Ｐの順序でゲート列を置くことができる。このため、
配線トラツクはMOSトランジスタ列１列分のトラツク数
の倍数で設定でき、効率的な配線ができるという利点が
ある。
１図と同じ符号は同じ部分を示す。幅の狭いMOSトラン
ジスタの上下に基板コンタクト用の拡散層を置くことに
より、MOSトランジスタ列が対象となり、電源線及び接
地線をMOSトランジスタ列の上下いずれにも置くことが
可能となる。第５図Ａに第４図の実施例のパタンをチツ
プ一面に敷き詰めた図を示す。このような構造であるか
ら、第５図Ａに示すように、ＰチヤネルMOSトランジス
タ列、ＮチヤネルMOSトランジスタ列を交互に配列した
敷き詰め形構成において、任意の位置でＰ−N,またはＮ
−Ｐの順序でゲート列を置くことができる。このため、
配線トラツクはMOSトランジスタ列１列分のトラツク数
の倍数で設定でき、効率的な配線ができるという利点が
ある。
第５図Ｂに本発明の他の実施例の一部を示す。第１図と
同じ符号は同じ部分を示す。
同じ符号は同じ部分を示す。
第５図Ｂにおいて、Ｎ形拡散層81がＰ形拡散層と完全に
分離されて一部存在し、そのＮ形拡散層が12のＮウェル
電位固定用N+領域に囲まれたことが第１図と異なるほか
はすべて同じである。このようにしても12の電位固定の
役割は何ら変わることがなく、また、マスタスライスと
しての特徴もこれまで述べたことと変わりがないことは
言うまでもない。
分離されて一部存在し、そのＮ形拡散層が12のＮウェル
電位固定用N+領域に囲まれたことが第１図と異なるほか
はすべて同じである。このようにしても12の電位固定の
役割は何ら変わることがなく、また、マスタスライスと
しての特徴もこれまで述べたことと変わりがないことは
言うまでもない。
この考えは第４図のように、ｐウェル、ｎウェルのそれ
ぞれ上下の電位固定部分がある場合にも、適用可能であ
る。
ぞれ上下の電位固定部分がある場合にも、適用可能であ
る。
以上説明したように、本発明によればＰチヤネル及びＮ
チヤネルMOSトランジスタ１列に縦続接続された構成に
おいて、チヤネル幅の狭いMOSトランジスタを一定のく
り返し（たとえば２乃至３個のMOSトランジスタ毎に１
個）で配列したことにより、素子間分離用のゲートまた
は、メモリセルやフリツプフロツプ，ラツチ回路でチヤ
ネル幅の狭いトランスフアゲートとして利用でき、安定
な回路動作を実現できる利点がある。
チヤネルMOSトランジスタ１列に縦続接続された構成に
おいて、チヤネル幅の狭いMOSトランジスタを一定のく
り返し（たとえば２乃至３個のMOSトランジスタ毎に１
個）で配列したことにより、素子間分離用のゲートまた
は、メモリセルやフリツプフロツプ，ラツチ回路でチヤ
ネル幅の狭いトランスフアゲートとして利用でき、安定
な回路動作を実現できる利点がある。
第１図は本発明の一実施例の平面パタン図、第２図は本
発明の基本セル構成のもとでメモリセルをレイアウトし
たパタン図、第３図A,Bは従来例と本発明の実施例との
比較を示す図、第４図は本発明の他の実施例の平面パタ
ン図、第５図A,Bは第４図のパタンをチツプ一面に敷き
詰めた図、第６図および第８図はそれぞれ従来のマスタ
スライスLSIの基本構成単位の等価回路図、第７図およ
び第９図はそれぞれ第６図および第８図の従来構成の平
面パタン図、第10図はスタテイツクメモリのメモリセル
回路、第11図はメモリセル回路の安定動作条件を示す
図、第12図は高集積化に適したラツチ回路図、第13図は
第７図の基本セルをチツプ全面に敷き詰めた構成図、第
14図は第９図の基本セルをチツプ全面に敷き詰めた構成
図である。 １〜4,14〜25……MOSトランジスタのゲート、５〜10,26
〜35……MOSトランジスタのソースまたはドレイン、11
……Ｎウエル、12……Ｎウエル電位固定用N+領域、13…
…基板電位固定用P+領域、36……電源線、37は接地線、
38……ワード線、39,40……ビツト線、41,42……メモリ
セル内ノード、43,44……ビツト線とメモリセル間のス
イツチとなるトランスフアゲート、45,46……Ｎチヤネ
ルMOSトランジスタ、47,48……ＰチヤネルMOSトランジ
スタ、49……ラツチのＰチヤネルMOSトランジスタ、50
……トランスフアゲート、51〜55……ラツチ内のノー
ド、56……電源、57,58……インバータ、59……敷き詰
めの単位となるセルパタン、60……コア領域、61……周
辺領域、62〜67……長いチヤネル幅を持つＰチヤネルMO
Sトランジスタ、68〜70……短いチヤネル幅を持つＰチ
ヤネルMOSトランジスタ、71〜76……長いチヤネル幅を
持つＮチヤネルMOSトランジスタ、77〜79……短いチヤ
ネル幅を持つＮチヤネルMOSトランジスタ、80……Ｐ形
拡散層、81……Ｎ形拡散層
発明の基本セル構成のもとでメモリセルをレイアウトし
たパタン図、第３図A,Bは従来例と本発明の実施例との
比較を示す図、第４図は本発明の他の実施例の平面パタ
ン図、第５図A,Bは第４図のパタンをチツプ一面に敷き
詰めた図、第６図および第８図はそれぞれ従来のマスタ
スライスLSIの基本構成単位の等価回路図、第７図およ
び第９図はそれぞれ第６図および第８図の従来構成の平
面パタン図、第10図はスタテイツクメモリのメモリセル
回路、第11図はメモリセル回路の安定動作条件を示す
図、第12図は高集積化に適したラツチ回路図、第13図は
第７図の基本セルをチツプ全面に敷き詰めた構成図、第
14図は第９図の基本セルをチツプ全面に敷き詰めた構成
図である。 １〜4,14〜25……MOSトランジスタのゲート、５〜10,26
〜35……MOSトランジスタのソースまたはドレイン、11
……Ｎウエル、12……Ｎウエル電位固定用N+領域、13…
…基板電位固定用P+領域、36……電源線、37は接地線、
38……ワード線、39,40……ビツト線、41,42……メモリ
セル内ノード、43,44……ビツト線とメモリセル間のス
イツチとなるトランスフアゲート、45,46……Ｎチヤネ
ルMOSトランジスタ、47,48……ＰチヤネルMOSトランジ
スタ、49……ラツチのＰチヤネルMOSトランジスタ、50
……トランスフアゲート、51〜55……ラツチ内のノー
ド、56……電源、57,58……インバータ、59……敷き詰
めの単位となるセルパタン、60……コア領域、61……周
辺領域、62〜67……長いチヤネル幅を持つＰチヤネルMO
Sトランジスタ、68〜70……短いチヤネル幅を持つＰチ
ヤネルMOSトランジスタ、71〜76……長いチヤネル幅を
持つＮチヤネルMOSトランジスタ、77〜79……短いチヤ
ネル幅を持つＮチヤネルMOSトランジスタ、80……Ｐ形
拡散層、81……Ｎ形拡散層
Claims (1)
- 【請求項１】CMOSマスタスライス方式LSIのトランジス
タ配置としてＰチヤネルMOSトランジスタとＮチヤネルM
OSトランジスタを、それぞれゲート電極を対向させて横
一列に並べ、隣接するＰチヤネルMOSトランジスタの拡
散層および隣接するＮチヤネルMOSトランジスタの拡散
層をそれぞれ共通とし、同一種類のＰチヤネルMOSトラ
ンジスタのすべて、および同一種類のＮチヤネルMOSト
ランジスタのすべてがそれぞれ電気回路的には直列に接
続される構成のCMOS集積回路装置において、 前記隣接するＰチヤネルMOSトランジスタのソース拡散
層とドレイン拡散層、および前記隣接するＮチヤネルMO
Sトランジスタのソース拡散層とドレイン拡散層をそれ
ぞれ共通とし、 前記横一列に並べたＰチヤネルMOSトランジスタの列内
に前記ＰチヤネルMOSトランジスタより短いチヤネル幅
のＰチヤネルMOSトランジスタを配置し、 前記横一列に並べたＮチヤネルMOSトランジスタの列内
に前記ＮチヤネルMOSトランジスタより短いチヤネル幅
のＮチヤネルMOSトランジスタを配置し、 前記チヤネル幅の短いＰチヤネルMOSトランジスタおよ
びＮチヤネルMOSトランジスタを配置したことにより生
じる余裕領域に基板電位固定用の拡散層を設けてなる ことを特徴とするCMOS集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60270505A JPH06101551B2 (ja) | 1985-11-30 | 1985-11-30 | Ｃｍｏｓ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60270505A JPH06101551B2 (ja) | 1985-11-30 | 1985-11-30 | Ｃｍｏｓ集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62130538A JPS62130538A (ja) | 1987-06-12 |
| JPH06101551B2 true JPH06101551B2 (ja) | 1994-12-12 |
Family
ID=17487187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60270505A Expired - Fee Related JPH06101551B2 (ja) | 1985-11-30 | 1985-11-30 | Ｃｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101551B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04112138U (ja) * | 1991-03-20 | 1992-09-29 | 株式会社東郷製作所 | モールデイング用エンドキヤツプ |
| JPH056965A (ja) * | 1991-06-26 | 1993-01-14 | Nec Ic Microcomput Syst Ltd | 半導体集積回路及びその製造方法 |
| CA2114790C (en) * | 1992-06-10 | 1999-06-15 | Patrick Yin | Symmetrical multi-layer metal logic array with continuous substrate taps |
| IL106513A (en) | 1992-07-31 | 1997-03-18 | Hughes Aircraft Co | Integrated circuit security system and method with implanted interconnections |
| EP0690509A1 (en) * | 1994-06-30 | 1996-01-03 | Texas Instruments Incorporated | Substrate contact for gate array base cell and method of forming same |
| DE69525707T2 (de) * | 1994-09-30 | 2002-08-01 | Yozan Inc | MOS-Inverter-Schaltung |
| JPH08213575A (ja) * | 1995-11-27 | 1996-08-20 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｍｏｓ集積回路装置 |
-
1985
- 1985-11-30 JP JP60270505A patent/JPH06101551B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62130538A (ja) | 1987-06-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |