JPH0685638A - カレントミラー回路のスイッチ回路 - Google Patents
カレントミラー回路のスイッチ回路Info
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- JPH0685638A JPH0685638A JP23239092A JP23239092A JPH0685638A JP H0685638 A JPH0685638 A JP H0685638A JP 23239092 A JP23239092 A JP 23239092A JP 23239092 A JP23239092 A JP 23239092A JP H0685638 A JPH0685638 A JP H0685638A
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- gate
- connection point
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Abstract
(57)【要約】 (修正有)
【目的】 低消費電力低電圧のスイッチ回路を提供す
る。 【構成】 第1半導体素子T1の受出先電極への電流の
定数倍の第2半導体素子T2の受出先電極への電流を得
るカレントミラー回路に対し、第1接続点Aと第2接続
点Bとの間に挿入され第1接続点Aに接続のドレーンD
3と第2接続点Bに接続のソースS3とスイッチ駆動入
力XPDが加わるゲートG3と供給源電極間の第3接続
点Vssに接続の基板T3とを持つ第1MOSFETT3
と、第2接続点Bに接続のドレーンD4と第3接続点V
ssに接続のソースS4とXPDとレベル反転関係のPD
が加わるゲートG4と第3接続点Vssに接続の基板T4
とを持つ第2MOSFETT4とで構成し、スイッチ駆
動信号を加えて第2半導体素子T2の受出先電極D2へ
の電流IMIRを切断復元するカレントミラー回路のス
イッチ回路において、第1MOSFETT3の基板T3
を第2接続点Bに接続する。
る。 【構成】 第1半導体素子T1の受出先電極への電流の
定数倍の第2半導体素子T2の受出先電極への電流を得
るカレントミラー回路に対し、第1接続点Aと第2接続
点Bとの間に挿入され第1接続点Aに接続のドレーンD
3と第2接続点Bに接続のソースS3とスイッチ駆動入
力XPDが加わるゲートG3と供給源電極間の第3接続
点Vssに接続の基板T3とを持つ第1MOSFETT3
と、第2接続点Bに接続のドレーンD4と第3接続点V
ssに接続のソースS4とXPDとレベル反転関係のPD
が加わるゲートG4と第3接続点Vssに接続の基板T4
とを持つ第2MOSFETT4とで構成し、スイッチ駆
動信号を加えて第2半導体素子T2の受出先電極D2へ
の電流IMIRを切断復元するカレントミラー回路のス
イッチ回路において、第1MOSFETT3の基板T3
を第2接続点Bに接続する。
Description
【0001】
【産業上の利用分野】本発明は、カレントミラー回路に
おけるミラー電流を遮断し、また復元するためのスイッ
チ回路に関する。
おけるミラー電流を遮断し、また復元するためのスイッ
チ回路に関する。
【0002】大規模集積回路(以下、LSIと呼ぶ。)
中にこれらのカレントミラー回路やスイッチ回路等を一
体的に形成する場合、この種スイッチ回路を、カレント
ミラー回路中のたがいに相異なる部位に接続された2個
のMOS電界効果トランジスタ(以下、MOSFETと
呼ぶ。)で構成する方法が適切と考えられ、実施されて
いる。
中にこれらのカレントミラー回路やスイッチ回路等を一
体的に形成する場合、この種スイッチ回路を、カレント
ミラー回路中のたがいに相異なる部位に接続された2個
のMOS電界効果トランジスタ(以下、MOSFETと
呼ぶ。)で構成する方法が適切と考えられ、実施されて
いる。
【0003】近年の驚異的なLSIの発展に伴い、一層
の集積度の向上と低消費電力化すなわち低電圧化が要求
されるようになっている。従来は、ともすると集積度の
向上の方により力点が置かれる傾向があり、集積度を損
なわないため、同一のデバイスに対しては、たとえそれ
らが複数個であって回路中の互いに相異なる部位に接続
されるものであっても、容積の増大につながるパターン
の多様化を嫌い、同一のパターンを用いていた。このた
めに、一般的にはLSI集積回路の低電力化低電圧化が
妨げられる傾向があり、前記2個のMOSFETを用い
たスイッチ回路においても低電圧化が妨げられていた。
の集積度の向上と低消費電力化すなわち低電圧化が要求
されるようになっている。従来は、ともすると集積度の
向上の方により力点が置かれる傾向があり、集積度を損
なわないため、同一のデバイスに対しては、たとえそれ
らが複数個であって回路中の互いに相異なる部位に接続
されるものであっても、容積の増大につながるパターン
の多様化を嫌い、同一のパターンを用いていた。このた
めに、一般的にはLSI集積回路の低電力化低電圧化が
妨げられる傾向があり、前記2個のMOSFETを用い
たスイッチ回路においても低電圧化が妨げられていた。
【0004】
【従来の技術】図3は、従来公知のカレントミラー回路
の基本的な回路構成である。同図中、T1 およびT2 は
半導体能動素子で、たとえばバイポーラトランジスタで
あってもMOSFETであってもよい。
の基本的な回路構成である。同図中、T1 およびT2 は
半導体能動素子で、たとえばバイポーラトランジスタで
あってもMOSFETであってもよい。
【0005】一般に半導体能動素子には、ここで定義す
る少なくとも3種の電極が具備されている。その第1は
キャリヤ(電子や正孔などの電気伝導担体を指す。)の
供給源となるキャリヤ供給源電極で、たとえばバイポー
ラトランジスタのエミッタやFETのソース等がこれに
該当する。第2はキャリヤの受出し先となるキャリヤ受
出し先電極で、たとえばバイポーラトランジスタのコレ
クタやFETのドレーン等がこれに該当する。第3はキ
ャリヤの伝達量を制御するキャリヤ制御電極で、たとえ
ばバイポーラトランジスタのベースやFETのゲート等
がこれに該当する。
る少なくとも3種の電極が具備されている。その第1は
キャリヤ(電子や正孔などの電気伝導担体を指す。)の
供給源となるキャリヤ供給源電極で、たとえばバイポー
ラトランジスタのエミッタやFETのソース等がこれに
該当する。第2はキャリヤの受出し先となるキャリヤ受
出し先電極で、たとえばバイポーラトランジスタのコレ
クタやFETのドレーン等がこれに該当する。第3はキ
ャリヤの伝達量を制御するキャリヤ制御電極で、たとえ
ばバイポーラトランジスタのベースやFETのゲート等
がこれに該当する。
【0006】既述のとおり、カレントミラー回路に使用
できる半導体能動素子の種類は広範であるが、ここでは
説明の便宜上、主としてMOSFETの場合についてだ
け述べる。
できる半導体能動素子の種類は広範であるが、ここでは
説明の便宜上、主としてMOSFETの場合についてだ
け述べる。
【0007】さて、G1 およびG2 はそれぞれMOSF
ET T1 およびT2 のゲートで、図示のように、両者
は点Bでたがいに接続されており、T1 およびT2 のソ
ースおよびドレーンはそれぞれVSS(アース)および
(負荷経由で)VDDに接続されている。
ET T1 およびT2 のゲートで、図示のように、両者
は点Bでたがいに接続されており、T1 およびT2 のソ
ースおよびドレーンはそれぞれVSS(アース)および
(負荷経由で)VDDに接続されている。
【0008】T1 のドレーンとの接続点Aは、前記の点
Bと短絡されており、この接続が、簡単ではあるがカレ
ントミラー回路の重要なポイントである。図3のような
構成の回路において、両MOSFET T1 およびT2
の特性が全く等しい場合、T2 のドレーンに流入する電
流IMIR は、あたかもT1 のドレーンに流入する電流I
REF を鏡影したようにIREF と全く等しい。ここにI
MIRをミラー電流と定義することとする。
Bと短絡されており、この接続が、簡単ではあるがカレ
ントミラー回路の重要なポイントである。図3のような
構成の回路において、両MOSFET T1 およびT2
の特性が全く等しい場合、T2 のドレーンに流入する電
流IMIR は、あたかもT1 のドレーンに流入する電流I
REF を鏡影したようにIREF と全く等しい。ここにI
MIRをミラー電流と定義することとする。
【0009】もちろん実際には上記のような条件は実現
不可能であるから、IMIR はIREFにある係数kを乗じ
た値、すなわちIMIR =k・IREF となるが、IREF を
一定に保つ限りIMIR も正確に定電流を保持する。つま
りkは、厳密な意味での定数である。
不可能であるから、IMIR はIREFにある係数kを乗じ
た値、すなわちIMIR =k・IREF となるが、IREF を
一定に保つ限りIMIR も正確に定電流を保持する。つま
りkは、厳密な意味での定数である。
【0010】以上がカレントミラー回路の概要であり、
上記の特性に着目して定電流回路に利用されることが多
い。定電流回路に利用する場合、当然ミラー電流IMIR
を遮断でき、また遮断後復元できることが必要となる
が、このスイッチ機能を実現することは簡単である。す
なわち、図3において、点Aと点Bとの間の短絡線を切
断するか、点Bを接地すればよい。しかし遮断をより確
実にするために、点Aと点Bとの間の短絡線を切断しか
つ点Bをアースに接続すれば完璧である。
上記の特性に着目して定電流回路に利用されることが多
い。定電流回路に利用する場合、当然ミラー電流IMIR
を遮断でき、また遮断後復元できることが必要となる
が、このスイッチ機能を実現することは簡単である。す
なわち、図3において、点Aと点Bとの間の短絡線を切
断するか、点Bを接地すればよい。しかし遮断をより確
実にするために、点Aと点Bとの間の短絡線を切断しか
つ点Bをアースに接続すれば完璧である。
【0011】上述のようなスイッチ機能は、前記短絡線
側と前記アース接続側とに、すなわち、回路中の互いに
相異なる2か所の部位のそれぞれに、図4に示すようM
OSFETを適用することによって実現できる。
側と前記アース接続側とに、すなわち、回路中の互いに
相異なる2か所の部位のそれぞれに、図4に示すようM
OSFETを適用することによって実現できる。
【0012】図4は、このように2個のMOSFETを
適用した従来技術によるスイッチ回路を含めた、カレン
トミラー回路の回路構成図である。同図中、T3 は前記
短絡線側に短絡線を切断しこれに代わって挿入接続され
た第1のMOSFETで、T4 は前記アース接続側に挿
入接続された第2のMOSFETである。その他の部品
や符号は、図3と同じである。
適用した従来技術によるスイッチ回路を含めた、カレン
トミラー回路の回路構成図である。同図中、T3 は前記
短絡線側に短絡線を切断しこれに代わって挿入接続され
た第1のMOSFETで、T4 は前記アース接続側に挿
入接続された第2のMOSFETである。その他の部品
や符号は、図3と同じである。
【0013】図示のように、T3 のゲート(第1ゲー
ト)は端子XPDに接続され、基板(第2ゲート、また
はバックゲート)はVSS(アース)に接続されている。
また、T4 のゲート(第1ゲート)は端子PDに接続さ
れ、基板(第2ゲート、またはバックゲート)はV
SS(アース)に接続されている。
ト)は端子XPDに接続され、基板(第2ゲート、また
はバックゲート)はVSS(アース)に接続されている。
また、T4 のゲート(第1ゲート)は端子PDに接続さ
れ、基板(第2ゲート、またはバックゲート)はV
SS(アース)に接続されている。
【0014】T3 もT4 もその基板(第2ゲート、また
はバックゲート)がVSS(アース)に接続されている理
由は、集積度を低下させないためである。すなわち従
来、集積度を損なわないため、同一のデバイスに対して
は、たとえそれらが複数個であって回路中のたがいに相
異なる部位に接続されるものであっても、容積の増大に
つながるパターンの多様化を嫌い、画一的なパターンを
用いていた。
はバックゲート)がVSS(アース)に接続されている理
由は、集積度を低下させないためである。すなわち従
来、集積度を損なわないため、同一のデバイスに対して
は、たとえそれらが複数個であって回路中のたがいに相
異なる部位に接続されるものであっても、容積の増大に
つながるパターンの多様化を嫌い、画一的なパターンを
用いていた。
【0015】さて、端子XPDから印加される入力信号
の論理レベルと、端子PDから印加される入力信号の論
理レベルとはたがいに論理上の反転(または、否定)関
係にある。すなわち、前者が高論理レベル(以下、
“H”と表記する。)なら後者は低論理レベル(以下、
“L”と表記する。)であり、前者が“L”なら後者は
“H”である。
の論理レベルと、端子PDから印加される入力信号の論
理レベルとはたがいに論理上の反転(または、否定)関
係にある。すなわち、前者が高論理レベル(以下、
“H”と表記する。)なら後者は低論理レベル(以下、
“L”と表記する。)であり、前者が“L”なら後者は
“H”である。
【0016】いま、XPDから“L”が印加されると、
T3 は遮断状態(以下、オフと呼ぶ。)となり、同時に
PDからは“H”が印加されることになるから、T4 は
導通状態(以下、オンと呼ぶ。)となる。換言すれば、
点Aと点Bとの間が切断され、点Bがアースに接続され
るから、ミラー電流IMIR は完全に遮断される。
T3 は遮断状態(以下、オフと呼ぶ。)となり、同時に
PDからは“H”が印加されることになるから、T4 は
導通状態(以下、オンと呼ぶ。)となる。換言すれば、
点Aと点Bとの間が切断され、点Bがアースに接続され
るから、ミラー電流IMIR は完全に遮断される。
【0017】つぎに、XPDから“H”が印加される
と、T3 はオンに復元し、同時にPDからは“L”が印
加されることになるから、T4 はオフに復元する。換言
すれは、点Aと点Bとの間がふたたび短絡され、点Bが
再びアースと絶縁されるから、ミラー電流IMIR が復元
する。
と、T3 はオンに復元し、同時にPDからは“L”が印
加されることになるから、T4 はオフに復元する。換言
すれは、点Aと点Bとの間がふたたび短絡され、点Bが
再びアースと絶縁されるから、ミラー電流IMIR が復元
する。
【0018】
【発明が解決しようとする課題】しかしながら、従来の
スイッチ回路では、図4に示すようにT3 の基板(第2
ゲート、またはバックゲート)もT4 の基板(第2ゲー
ト、またはバックゲート)と同様にVSS(アース)に接
続されている。一般に、MOSFETの基板とソースと
の間に電位差が生ずると、その分だけスレッショルド電
圧(MOSFETをオンに転ずるためのゲート対ソース
電圧)が高くなる。これが、以下説明するように、スイ
ッチ回路の低電圧化を妨げる原因となっている。
スイッチ回路では、図4に示すようにT3 の基板(第2
ゲート、またはバックゲート)もT4 の基板(第2ゲー
ト、またはバックゲート)と同様にVSS(アース)に接
続されている。一般に、MOSFETの基板とソースと
の間に電位差が生ずると、その分だけスレッショルド電
圧(MOSFETをオンに転ずるためのゲート対ソース
電圧)が高くなる。これが、以下説明するように、スイ
ッチ回路の低電圧化を妨げる原因となっている。
【0019】既に〔従来の技術〕の項で、「XPDから
“H”が印加されると、T3 はオンに復元し、点Aと点
Bとの間がふたたび短絡されるので、ミラー電流IMIR
が復元する。」と述べた。しかし定量的には、前記の論
理レベル“H”の具体的電圧値が重要であって、XPD
から印加されるT3 のゲート電圧が、T3 をオンさせる
ために必要な電圧V3ON に達しない限りT3 はオンせ
ず、したがってミラー電流IMIR は復元しない。
“H”が印加されると、T3 はオンに復元し、点Aと点
Bとの間がふたたび短絡されるので、ミラー電流IMIR
が復元する。」と述べた。しかし定量的には、前記の論
理レベル“H”の具体的電圧値が重要であって、XPD
から印加されるT3 のゲート電圧が、T3 をオンさせる
ために必要な電圧V3ON に達しない限りT3 はオンせ
ず、したがってミラー電流IMIR は復元しない。
【0020】ここに、V3ON の値は下式で与えられる。 V3ON >VTH1 +VTH3 +ΔVTH3 式中、V3ON :T3 をオンさせるのに必要なXPDから
印加されるT3 のゲート電圧。
印加されるT3 のゲート電圧。
【0021】 VTH1 :T1 のスレッショルド電圧。 VTH3 :T3 のスレッショルド電圧。 ΔVTH3 :T3 の基板電位がVSSに等しく、すなわちT
3 のソース電位より低いことに起因するVTH3 の変動
分。
3 のソース電位より低いことに起因するVTH3 の変動
分。
【0022】たとえば、VTH1 =VTH3 =1ボルト ΔVTH3 =0.5ボルト とすると、 V3ON >2.5ボルト となる。
【0023】このゲート電圧は、LSIでは電源電圧で
供給するほかないため、少なくとも2.5ボルトの電源
電圧を必要とする。このように低電圧化を妨げている原
因は、既述のように、同一のデバイスに対して、画一的
に同一のパターンを用いていたことによる。
供給するほかないため、少なくとも2.5ボルトの電源
電圧を必要とする。このように低電圧化を妨げている原
因は、既述のように、同一のデバイスに対して、画一的
に同一のパターンを用いていたことによる。
【0024】したがって本発明の目的は、低消費電力化
すなわち低電圧化が集積度の向上にも増して強く要求さ
れるようになっているLSI技術の現況にかんがみ、従
来技術による上述のような難点を除き、低消費電力低電
圧のカレントミラー回路のスイッチ回路を提供する点に
ある。
すなわち低電圧化が集積度の向上にも増して強く要求さ
れるようになっているLSI技術の現況にかんがみ、従
来技術による上述のような難点を除き、低消費電力低電
圧のカレントミラー回路のスイッチ回路を提供する点に
ある。
【0025】
【課題を解決するための手段】図1は、本発明の原理ブ
ロック図である。同図中、1ないし4の添え数字を伴っ
た符号S,D,GおよびΓは、同じ添え数字のMOSF
ETのT1〜T4のそれぞれソース、ドレーン、ゲートお
よび基板(第2ゲートまたはバックゲート)である。そ
の他の部品や符号は図4と同じである。 さて、既述の
目的を達成するため、本発明は図1に示すように下記の
構成とする。
ロック図である。同図中、1ないし4の添え数字を伴っ
た符号S,D,GおよびΓは、同じ添え数字のMOSF
ETのT1〜T4のそれぞれソース、ドレーン、ゲートお
よび基板(第2ゲートまたはバックゲート)である。そ
の他の部品や符号は図4と同じである。 さて、既述の
目的を達成するため、本発明は図1に示すように下記の
構成とする。
【0026】つまり、キャリヤ制御電極G1 ,G2 間お
よびキャリヤ供給源電極S1 ,S2間をそれぞれ接続し
た2個の半導体能動素子T1 ,T2 のうち、第1の半導
体能動素子T1 のキャリヤ受出し先電極D1 への第1の
接続点Aと前記キャリヤ制御電極G1 ,G2 間の第2の
接続点Bとを短絡して構成され、第1の半導体能動素子
T1 のキャリヤ受出し先電極D1 への流入電流IREF の
定数k倍の第2の半導体能動素子T2 のキャリヤ受出し
先電極D2 への流入電流IMIR を得るカレントミラー回
路に付帯して、前記第1の接続点Aと前記第2の接続点
Bとの間の前記短絡を切断しこれに代わって挿入され第
1の接続点Aに接続されたドレーンD3と第2の接続点
Bに接続されたソースS3 とスイッチ駆動入力XPDが
印加されるゲートG3 と前記キャリヤ供給源電極S1 ,
S2 間の第3の接続点VSSに接続された基板Γ3 とを有
する第1のMOS電界効果トランジスタT3 と、前記第
2の接続点Bに接続されたドレーンD4 と前記第3の接
続点VSSに接続されたソースS4 と前記スイッチ駆動入
力XPDとその論理レベルが反転関係にあるスイッチ駆
動入力PDが印加されるゲートG4 と前記第3の接続点
VSSに接続された基板Γ4 とを有する第2のMOS電界
効果トランジスタT4 とで構成され、前記スイッチ駆動
信号の印加によって前記第2の半導体能動素子T2 のキ
ャリヤ受出し先電極D2 への流入電流IMIR を切断し復
元するカレントミラー回路のスイッチ回路において、前
記第1のMOS電界効果トランジスタT3 の基板Γ3 を
前記第2の接続点Bに接続する。
よびキャリヤ供給源電極S1 ,S2間をそれぞれ接続し
た2個の半導体能動素子T1 ,T2 のうち、第1の半導
体能動素子T1 のキャリヤ受出し先電極D1 への第1の
接続点Aと前記キャリヤ制御電極G1 ,G2 間の第2の
接続点Bとを短絡して構成され、第1の半導体能動素子
T1 のキャリヤ受出し先電極D1 への流入電流IREF の
定数k倍の第2の半導体能動素子T2 のキャリヤ受出し
先電極D2 への流入電流IMIR を得るカレントミラー回
路に付帯して、前記第1の接続点Aと前記第2の接続点
Bとの間の前記短絡を切断しこれに代わって挿入され第
1の接続点Aに接続されたドレーンD3と第2の接続点
Bに接続されたソースS3 とスイッチ駆動入力XPDが
印加されるゲートG3 と前記キャリヤ供給源電極S1 ,
S2 間の第3の接続点VSSに接続された基板Γ3 とを有
する第1のMOS電界効果トランジスタT3 と、前記第
2の接続点Bに接続されたドレーンD4 と前記第3の接
続点VSSに接続されたソースS4 と前記スイッチ駆動入
力XPDとその論理レベルが反転関係にあるスイッチ駆
動入力PDが印加されるゲートG4 と前記第3の接続点
VSSに接続された基板Γ4 とを有する第2のMOS電界
効果トランジスタT4 とで構成され、前記スイッチ駆動
信号の印加によって前記第2の半導体能動素子T2 のキ
ャリヤ受出し先電極D2 への流入電流IMIR を切断し復
元するカレントミラー回路のスイッチ回路において、前
記第1のMOS電界効果トランジスタT3 の基板Γ3 を
前記第2の接続点Bに接続する。
【0027】
【作用】端子XPDから印加される入力信号の論理レベ
ルと、端子PDから印加される入力信号の論理レベルと
は、たがいに論理上の反転(または、否定)関係にある
こと、XPDから“L”が印加されると、ミラー電流I
MIR が完全に遮断されること、XPDから“H”が印加
されると、ミラー電流IMIR が復元すること、等は既に
従来技術について述べた説明と全く同様である。
ルと、端子PDから印加される入力信号の論理レベルと
は、たがいに論理上の反転(または、否定)関係にある
こと、XPDから“L”が印加されると、ミラー電流I
MIR が完全に遮断されること、XPDから“H”が印加
されると、ミラー電流IMIR が復元すること、等は既に
従来技術について述べた説明と全く同様である。
【0028】また、定量的には、前記の論理レベル
“H”の具体的電圧値が重要であって、XPDから印加
されるT3 のゲート電圧が、T3 をオンさせるために必
要な電圧V3ON に達しない限りT3 はオンせず、したが
ってミラー電流IMIR は復元しないことについても既に
述べた。
“H”の具体的電圧値が重要であって、XPDから印加
されるT3 のゲート電圧が、T3 をオンさせるために必
要な電圧V3ON に達しない限りT3 はオンせず、したが
ってミラー電流IMIR は復元しないことについても既に
述べた。
【0029】本発明においては、MOSFET T3 の
基板Γ3 が、T3 のソースS3 に接続されているので、
V3ON の値は下式で与えられる。 V3ON >VTH1 +VTH3 したがって、比較のため既述と同様にVTH1 =VTH3 =
1ボルトとすると、V3ON >2ボルト となり、約
0.5ボルト低下する。これは、比率的に見ても顕著な
低電圧化である。
基板Γ3 が、T3 のソースS3 に接続されているので、
V3ON の値は下式で与えられる。 V3ON >VTH1 +VTH3 したがって、比較のため既述と同様にVTH1 =VTH3 =
1ボルトとすると、V3ON >2ボルト となり、約
0.5ボルト低下する。これは、比率的に見ても顕著な
低電圧化である。
【0030】
【実施例】図2は、本発明の実施例を示す回路図であ
る。この実施例は、本発明になるスイッチ回路を具備し
たカレントミラー回路を、2個の差動増幅器の定電流源
として使用した例である。
る。この実施例は、本発明になるスイッチ回路を具備し
たカレントミラー回路を、2個の差動増幅器の定電流源
として使用した例である。
【0031】同図中、破線で囲まれたブロック1は参照
回路が形成されたLSIの1チップ、同じく2は第1差
動増幅回路が形成された1チップで、3は第2差動増幅
回路が形成された1チップである。
回路が形成されたLSIの1チップ、同じく2は第1差
動増幅回路が形成された1チップで、3は第2差動増幅
回路が形成された1チップである。
【0032】参照回路1中には、ソース電圧源VSS(ア
ース)とドレーン電圧源VDDとの間に挿入接続されたM
OSFET T1 と抵抗R1 とからなるカレントミラー
回路の左側半分、すなわち参照回路部分、およびMOS
FET T3 とT4 とからなる本発明のスイッチ回路が
含まれている。
ース)とドレーン電圧源VDDとの間に挿入接続されたM
OSFET T1 と抵抗R1 とからなるカレントミラー
回路の左側半分、すなわち参照回路部分、およびMOS
FET T3 とT4 とからなる本発明のスイッチ回路が
含まれている。
【0033】NOTは参照回路1に外付けされた反転
(否定)ゲートで、T3 のゲートG3とT4 のゲートG
4 との間に接続されている。第1差動増幅回路2中に
は、VSS(アース)にソースが接続したMOSFETT
2 からなるカレントミラー回路の右側半分、すなわちミ
ラー電流回路部分、およびT2 のドレーンとVDDとの間
に並列接続されたMOSFET T5 とT6(T6 には
直列抵抗R2 が接続されている。)とからなる第1差動
増幅回路が含まれている。
(否定)ゲートで、T3 のゲートG3とT4 のゲートG
4 との間に接続されている。第1差動増幅回路2中に
は、VSS(アース)にソースが接続したMOSFETT
2 からなるカレントミラー回路の右側半分、すなわちミ
ラー電流回路部分、およびT2 のドレーンとVDDとの間
に並列接続されたMOSFET T5 とT6(T6 には
直列抵抗R2 が接続されている。)とからなる第1差動
増幅回路が含まれている。
【0034】また、第2差動増幅回路3中には、符号に
δを付加した以外は第1差動増幅回路2と全く同じ部品
や回路が含まれている。たとえば第1差動増幅回路2で
は、入力IPと入力IMとの差が、増幅され出力OUT
となって送出されるが、この差動演算が正確に行われる
ためには、VDDとVSSとの間を流れる電流が一定でなけ
ればならない。このため、ミラー電流回路部分による定
電流回路が重要な役割を果たす。
δを付加した以外は第1差動増幅回路2と全く同じ部品
や回路が含まれている。たとえば第1差動増幅回路2で
は、入力IPと入力IMとの差が、増幅され出力OUT
となって送出されるが、この差動演算が正確に行われる
ためには、VDDとVSSとの間を流れる電流が一定でなけ
ればならない。このため、ミラー電流回路部分による定
電流回路が重要な役割を果たす。
【0035】第1および第2差動増幅回路2および3の
各ミラー電流制御入力端子G2 およびG2 δは、参照回
路出力端子G1 に接続され、参照回路からのミラー電流
制御を受ける。
各ミラー電流制御入力端子G2 およびG2 δは、参照回
路出力端子G1 に接続され、参照回路からのミラー電流
制御を受ける。
【0036】既述のとおり、ミラー電流を遮断する場合
には、スイッチ駆動入力端子PDから信号“H”を加え
れば、これが直接T4 のゲートG4 に印加されてT4 を
オンに転ずると同時に、NOTで“L”に変換されてT
3 のゲートG3 に印加されてT3 をオフに転ずるので、
目的を達成できる。一方、ミラー電流を復元する場合に
は、PDから信号“L”を加えれば、これが直接T4 の
ゲートG4 に印加されてT4 をオフに復元すると同時
に、NOTで“H”に変換されてT3 のゲートG 3 に印
加されてT3 をオンに復元するので、目的を達成でき
る。
には、スイッチ駆動入力端子PDから信号“H”を加え
れば、これが直接T4 のゲートG4 に印加されてT4 を
オンに転ずると同時に、NOTで“L”に変換されてT
3 のゲートG3 に印加されてT3 をオフに転ずるので、
目的を達成できる。一方、ミラー電流を復元する場合に
は、PDから信号“L”を加えれば、これが直接T4 の
ゲートG4 に印加されてT4 をオフに復元すると同時
に、NOTで“H”に変換されてT3 のゲートG 3 に印
加されてT3 をオンに復元するので、目的を達成でき
る。
【0037】もちろん後者の場合、T3 をオンにできる
定量的な電圧値V3ON が問題であるが、図2の実施例で
は、本発明に従ってT3 の基板(第2ゲート、またはバ
ックゲート)をそのソースに接続しているので、V3ON
が低くても良好に動作する。
定量的な電圧値V3ON が問題であるが、図2の実施例で
は、本発明に従ってT3 の基板(第2ゲート、またはバ
ックゲート)をそのソースに接続しているので、V3ON
が低くても良好に動作する。
【0038】
【発明の効果】以上述べたように、本発明によれば、低
消費電力化すなわち低電圧化が集積度の向上にも増して
強く要求されるようになっているLSI技術の現況に合
致した、低消費電力低電圧のカレントミラー回路のスイ
ッチ回路を実現できる。
消費電力化すなわち低電圧化が集積度の向上にも増して
強く要求されるようになっているLSI技術の現況に合
致した、低消費電力低電圧のカレントミラー回路のスイ
ッチ回路を実現できる。
【図1】本発明の原理構成図である。
【図2】本発明の実施例の回路図である。
【図3】カレントミラー回路の基本的回路図である。
【図4】従来技術による回路図である。
T3 第1のMOS電界効果トランジスタ S3 第1のMOS電界効果トランジスタのソース D3 第1のMOS電界効果トランジスタのドレーン G3 第1のMOS電界効果トランジスタのゲート Γ3 第1のMOS電界効果トランジスタの基板 T4 第2のMOS電界効果トランジスタ S4 第2のMOS電界効果トランジスタのソース D4 第2のMOS電界効果トランジスタのドレーン G4 第2のMOS電界効果トランジスタのゲート Γ4 第2のMOS電界効果トランジスタの基板
Claims (1)
- 【請求項1】 キャリヤ制御電極(G1 ,G2 )間およ
びキャリヤ供給源電極(S1 ,S2 )間をそれぞれ接続
した2個の半導体能動素子(T1 ,T2 )のうち、第1
の半導体能動素子(T1 )のキャリヤ受出し先電極(D
1 )への第1の接続点(A)と前記キャリヤ制御電極
(G1 ,G2 )間の第2の接続点(B)とを短絡して構
成され、第1の半導体能動素子(T1 )のキャリヤ受出
し先電極(D1 )への流入電流(IREF )の定数(k)
倍の第2の半導体能動素子(T2)のキャリヤ受出し先
電極(D2 )への流入電流(IMIR )を得るカレントミ
ラー回路に付帯して、 前記第1の接続点(A)と前記第2の接続点(B)との
間の前記短絡を切断しこれに代わって挿入され第1の接
続点(A)に接続されたドレーン(D3 )と第2の接続
点(B)に接続されたソース(S3 )とスイッチ駆動入
力(XPD)が印加されるゲート(G3 )と前記キャリ
ヤ供給源電極(S1 ,S2 )間の第3の接続点(VSS)
に接続された基板(Γ3 )とを有する第1のMOS電界
効果トランジスタ(T3 )と、 前記第2の接続点(B)に接続されたドレーン(D4 )
と前記第3の接続点(VSS)に接続されたソース
(S4 )と前記スイッチ駆動入力(XPD)とその論理
レベルが反転関係にあるスイッチ駆動入力(PD)が印
加されるゲート(G4)と前記第3の接続点(VSS)に
接続された基板(Γ4 )とを有する第2のMOS電界効
果トランジスタ(T4 )とで構成され、 前記スイッチ駆動信号の印加によって前記第2の半導体
能動素子(T2 )のキャリヤ受出し先電極(D2 )への
流入電流(IMIR )を切断し復元するカレントミラー回
路のスイッチ回路において、 前記第1のMOS電界効果トランジスタ(T3 )の基板
(Γ3 )を前記第2の接続点(B)に接続したことを特
徴とするカレントミラー回路のスイッチ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23239092A JPH0685638A (ja) | 1992-08-31 | 1992-08-31 | カレントミラー回路のスイッチ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23239092A JPH0685638A (ja) | 1992-08-31 | 1992-08-31 | カレントミラー回路のスイッチ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0685638A true JPH0685638A (ja) | 1994-03-25 |
Family
ID=16938494
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23239092A Withdrawn JPH0685638A (ja) | 1992-08-31 | 1992-08-31 | カレントミラー回路のスイッチ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0685638A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100356285C (zh) * | 2004-01-18 | 2007-12-19 | 华邦电子股份有限公司 | 低电压操作电流镜 |
-
1992
- 1992-08-31 JP JP23239092A patent/JPH0685638A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100356285C (zh) * | 2004-01-18 | 2007-12-19 | 华邦电子股份有限公司 | 低电压操作电流镜 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |