JPH0685638A - カレントミラー回路のスイッチ回路 - Google Patents
カレントミラー回路のスイッチ回路Info
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- JPH0685638A JPH0685638A JP23239092A JP23239092A JPH0685638A JP H0685638 A JPH0685638 A JP H0685638A JP 23239092 A JP23239092 A JP 23239092A JP 23239092 A JP23239092 A JP 23239092A JP H0685638 A JPH0685638 A JP H0685638A
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- gate
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Abstract
(57)【要約】 （修正有）
【目的】 低消費電力低電圧のスイッチ回路を提供す
る。 【構成】 第１半導体素子Ｔ１の受出先電極への電流の
定数倍の第２半導体素子Ｔ２の受出先電極への電流を得
るカレントミラー回路に対し、第１接続点Ａと第２接続
点Ｂとの間に挿入され第１接続点Ａに接続のドレーンＤ
３と第２接続点Ｂに接続のソースＳ３とスイッチ駆動入
力ＸＰＤが加わるゲートＧ３と供給源電極間の第３接続
点Ｖssに接続の基板Ｔ３とを持つ第１ＭＯＳＦＥＴＴ３
と、第２接続点Ｂに接続のドレーンＤ４と第３接続点Ｖ
ssに接続のソースＳ４とＸＰＤとレベル反転関係のＰＤ
が加わるゲートＧ４と第３接続点Ｖssに接続の基板Ｔ４
とを持つ第２ＭＯＳＦＥＴＴ４とで構成し、スイッチ駆
動信号を加えて第２半導体素子Ｔ２の受出先電極Ｄ２へ
の電流ＩＭＩＲを切断復元するカレントミラー回路のス
イッチ回路において、第１ＭＯＳＦＥＴＴ３の基板Ｔ３
を第２接続点Ｂに接続する。
る。 【構成】 第１半導体素子Ｔ１の受出先電極への電流の
定数倍の第２半導体素子Ｔ２の受出先電極への電流を得
るカレントミラー回路に対し、第１接続点Ａと第２接続
点Ｂとの間に挿入され第１接続点Ａに接続のドレーンＤ
３と第２接続点Ｂに接続のソースＳ３とスイッチ駆動入
力ＸＰＤが加わるゲートＧ３と供給源電極間の第３接続
点Ｖssに接続の基板Ｔ３とを持つ第１ＭＯＳＦＥＴＴ３
と、第２接続点Ｂに接続のドレーンＤ４と第３接続点Ｖ
ssに接続のソースＳ４とＸＰＤとレベル反転関係のＰＤ
が加わるゲートＧ４と第３接続点Ｖssに接続の基板Ｔ４
とを持つ第２ＭＯＳＦＥＴＴ４とで構成し、スイッチ駆
動信号を加えて第２半導体素子Ｔ２の受出先電極Ｄ２へ
の電流ＩＭＩＲを切断復元するカレントミラー回路のス
イッチ回路において、第１ＭＯＳＦＥＴＴ３の基板Ｔ３
を第２接続点Ｂに接続する。
Description
【０００１】
【産業上の利用分野】本発明は、カレントミラー回路に
おけるミラー電流を遮断し、また復元するためのスイッ
チ回路に関する。
おけるミラー電流を遮断し、また復元するためのスイッ
チ回路に関する。
【０００２】大規模集積回路（以下、ＬＳＩと呼ぶ。）
中にこれらのカレントミラー回路やスイッチ回路等を一
体的に形成する場合、この種スイッチ回路を、カレント
ミラー回路中のたがいに相異なる部位に接続された２個
のＭＯＳ電界効果トランジスタ（以下、ＭＯＳＦＥＴと
呼ぶ。）で構成する方法が適切と考えられ、実施されて
いる。
中にこれらのカレントミラー回路やスイッチ回路等を一
体的に形成する場合、この種スイッチ回路を、カレント
ミラー回路中のたがいに相異なる部位に接続された２個
のＭＯＳ電界効果トランジスタ（以下、ＭＯＳＦＥＴと
呼ぶ。）で構成する方法が適切と考えられ、実施されて
いる。
【０００３】近年の驚異的なＬＳＩの発展に伴い、一層
の集積度の向上と低消費電力化すなわち低電圧化が要求
されるようになっている。従来は、ともすると集積度の
向上の方により力点が置かれる傾向があり、集積度を損
なわないため、同一のデバイスに対しては、たとえそれ
らが複数個であって回路中の互いに相異なる部位に接続
されるものであっても、容積の増大につながるパターン
の多様化を嫌い、同一のパターンを用いていた。このた
めに、一般的にはＬＳＩ集積回路の低電力化低電圧化が
妨げられる傾向があり、前記２個のＭＯＳＦＥＴを用い
たスイッチ回路においても低電圧化が妨げられていた。
の集積度の向上と低消費電力化すなわち低電圧化が要求
されるようになっている。従来は、ともすると集積度の
向上の方により力点が置かれる傾向があり、集積度を損
なわないため、同一のデバイスに対しては、たとえそれ
らが複数個であって回路中の互いに相異なる部位に接続
されるものであっても、容積の増大につながるパターン
の多様化を嫌い、同一のパターンを用いていた。このた
めに、一般的にはＬＳＩ集積回路の低電力化低電圧化が
妨げられる傾向があり、前記２個のＭＯＳＦＥＴを用い
たスイッチ回路においても低電圧化が妨げられていた。
【０００４】
【従来の技術】図３は、従来公知のカレントミラー回路
の基本的な回路構成である。同図中、Ｔ1 およびＴ2 は
半導体能動素子で、たとえばバイポーラトランジスタで
あってもＭＯＳＦＥＴであってもよい。
の基本的な回路構成である。同図中、Ｔ1 およびＴ2 は
半導体能動素子で、たとえばバイポーラトランジスタで
あってもＭＯＳＦＥＴであってもよい。
【０００５】一般に半導体能動素子には、ここで定義す
る少なくとも３種の電極が具備されている。その第１は
キャリヤ（電子や正孔などの電気伝導担体を指す。）の
供給源となるキャリヤ供給源電極で、たとえばバイポー
ラトランジスタのエミッタやＦＥＴのソース等がこれに
該当する。第２はキャリヤの受出し先となるキャリヤ受
出し先電極で、たとえばバイポーラトランジスタのコレ
クタやＦＥＴのドレーン等がこれに該当する。第３はキ
ャリヤの伝達量を制御するキャリヤ制御電極で、たとえ
ばバイポーラトランジスタのベースやＦＥＴのゲート等
がこれに該当する。
る少なくとも３種の電極が具備されている。その第１は
キャリヤ（電子や正孔などの電気伝導担体を指す。）の
供給源となるキャリヤ供給源電極で、たとえばバイポー
ラトランジスタのエミッタやＦＥＴのソース等がこれに
該当する。第２はキャリヤの受出し先となるキャリヤ受
出し先電極で、たとえばバイポーラトランジスタのコレ
クタやＦＥＴのドレーン等がこれに該当する。第３はキ
ャリヤの伝達量を制御するキャリヤ制御電極で、たとえ
ばバイポーラトランジスタのベースやＦＥＴのゲート等
がこれに該当する。
【０００６】既述のとおり、カレントミラー回路に使用
できる半導体能動素子の種類は広範であるが、ここでは
説明の便宜上、主としてＭＯＳＦＥＴの場合についてだ
け述べる。
できる半導体能動素子の種類は広範であるが、ここでは
説明の便宜上、主としてＭＯＳＦＥＴの場合についてだ
け述べる。
【０００７】さて、Ｇ1 およびＧ2 はそれぞれＭＯＳＦ
ＥＴ Ｔ1 およびＴ2 のゲートで、図示のように、両者
は点Ｂでたがいに接続されており、Ｔ1 およびＴ2 のソ
ースおよびドレーンはそれぞれＶSS（アース）および
（負荷経由で）ＶDDに接続されている。
ＥＴ Ｔ1 およびＴ2 のゲートで、図示のように、両者
は点Ｂでたがいに接続されており、Ｔ1 およびＴ2 のソ
ースおよびドレーンはそれぞれＶSS（アース）および
（負荷経由で）ＶDDに接続されている。
【０００８】Ｔ1 のドレーンとの接続点Ａは、前記の点
Ｂと短絡されており、この接続が、簡単ではあるがカレ
ントミラー回路の重要なポイントである。図３のような
構成の回路において、両ＭＯＳＦＥＴ Ｔ1 およびＴ2
の特性が全く等しい場合、Ｔ2 のドレーンに流入する電
流ＩMIR は、あたかもＴ1 のドレーンに流入する電流Ｉ
REF を鏡影したようにＩREF と全く等しい。ここにＩ
MIRをミラー電流と定義することとする。
Ｂと短絡されており、この接続が、簡単ではあるがカレ
ントミラー回路の重要なポイントである。図３のような
構成の回路において、両ＭＯＳＦＥＴ Ｔ1 およびＴ2
の特性が全く等しい場合、Ｔ2 のドレーンに流入する電
流ＩMIR は、あたかもＴ1 のドレーンに流入する電流Ｉ
REF を鏡影したようにＩREF と全く等しい。ここにＩ
MIRをミラー電流と定義することとする。
【０００９】もちろん実際には上記のような条件は実現
不可能であるから、ＩMIR はＩREFにある係数ｋを乗じ
た値、すなわちＩMIR ＝ｋ・ＩREF となるが、ＩREF を
一定に保つ限りＩMIR も正確に定電流を保持する。つま
りｋは、厳密な意味での定数である。
不可能であるから、ＩMIR はＩREFにある係数ｋを乗じ
た値、すなわちＩMIR ＝ｋ・ＩREF となるが、ＩREF を
一定に保つ限りＩMIR も正確に定電流を保持する。つま
りｋは、厳密な意味での定数である。
【００１０】以上がカレントミラー回路の概要であり、
上記の特性に着目して定電流回路に利用されることが多
い。定電流回路に利用する場合、当然ミラー電流ＩMIR
を遮断でき、また遮断後復元できることが必要となる
が、このスイッチ機能を実現することは簡単である。す
なわち、図３において、点Ａと点Ｂとの間の短絡線を切
断するか、点Ｂを接地すればよい。しかし遮断をより確
実にするために、点Ａと点Ｂとの間の短絡線を切断しか
つ点Ｂをアースに接続すれば完璧である。
上記の特性に着目して定電流回路に利用されることが多
い。定電流回路に利用する場合、当然ミラー電流ＩMIR
を遮断でき、また遮断後復元できることが必要となる
が、このスイッチ機能を実現することは簡単である。す
なわち、図３において、点Ａと点Ｂとの間の短絡線を切
断するか、点Ｂを接地すればよい。しかし遮断をより確
実にするために、点Ａと点Ｂとの間の短絡線を切断しか
つ点Ｂをアースに接続すれば完璧である。
【００１１】上述のようなスイッチ機能は、前記短絡線
側と前記アース接続側とに、すなわち、回路中の互いに
相異なる２か所の部位のそれぞれに、図４に示すようＭ
ＯＳＦＥＴを適用することによって実現できる。
側と前記アース接続側とに、すなわち、回路中の互いに
相異なる２か所の部位のそれぞれに、図４に示すようＭ
ＯＳＦＥＴを適用することによって実現できる。
【００１２】図４は、このように２個のＭＯＳＦＥＴを
適用した従来技術によるスイッチ回路を含めた、カレン
トミラー回路の回路構成図である。同図中、Ｔ3 は前記
短絡線側に短絡線を切断しこれに代わって挿入接続され
た第１のＭＯＳＦＥＴで、Ｔ4 は前記アース接続側に挿
入接続された第２のＭＯＳＦＥＴである。その他の部品
や符号は、図３と同じである。
適用した従来技術によるスイッチ回路を含めた、カレン
トミラー回路の回路構成図である。同図中、Ｔ3 は前記
短絡線側に短絡線を切断しこれに代わって挿入接続され
た第１のＭＯＳＦＥＴで、Ｔ4 は前記アース接続側に挿
入接続された第２のＭＯＳＦＥＴである。その他の部品
や符号は、図３と同じである。
【００１３】図示のように、Ｔ3 のゲート（第１ゲー
ト）は端子ＸＰＤに接続され、基板（第２ゲート、また
はバックゲート）はＶSS（アース）に接続されている。
また、Ｔ4 のゲート（第１ゲート）は端子ＰＤに接続さ
れ、基板（第２ゲート、またはバックゲート）はＶ
SS（アース）に接続されている。
ト）は端子ＸＰＤに接続され、基板（第２ゲート、また
はバックゲート）はＶSS（アース）に接続されている。
また、Ｔ4 のゲート（第１ゲート）は端子ＰＤに接続さ
れ、基板（第２ゲート、またはバックゲート）はＶ
SS（アース）に接続されている。
【００１４】Ｔ3 もＴ4 もその基板（第２ゲート、また
はバックゲート）がＶSS（アース）に接続されている理
由は、集積度を低下させないためである。すなわち従
来、集積度を損なわないため、同一のデバイスに対して
は、たとえそれらが複数個であって回路中のたがいに相
異なる部位に接続されるものであっても、容積の増大に
つながるパターンの多様化を嫌い、画一的なパターンを
用いていた。
はバックゲート）がＶSS（アース）に接続されている理
由は、集積度を低下させないためである。すなわち従
来、集積度を損なわないため、同一のデバイスに対して
は、たとえそれらが複数個であって回路中のたがいに相
異なる部位に接続されるものであっても、容積の増大に
つながるパターンの多様化を嫌い、画一的なパターンを
用いていた。
【００１５】さて、端子ＸＰＤから印加される入力信号
の論理レベルと、端子ＰＤから印加される入力信号の論
理レベルとはたがいに論理上の反転（または、否定）関
係にある。すなわち、前者が高論理レベル（以下、
“Ｈ”と表記する。）なら後者は低論理レベル（以下、
“Ｌ”と表記する。）であり、前者が“Ｌ”なら後者は
“Ｈ”である。
の論理レベルと、端子ＰＤから印加される入力信号の論
理レベルとはたがいに論理上の反転（または、否定）関
係にある。すなわち、前者が高論理レベル（以下、
“Ｈ”と表記する。）なら後者は低論理レベル（以下、
“Ｌ”と表記する。）であり、前者が“Ｌ”なら後者は
“Ｈ”である。
【００１６】いま、ＸＰＤから“Ｌ”が印加されると、
Ｔ3 は遮断状態（以下、オフと呼ぶ。）となり、同時に
ＰＤからは“Ｈ”が印加されることになるから、Ｔ4 は
導通状態（以下、オンと呼ぶ。）となる。換言すれば、
点Ａと点Ｂとの間が切断され、点Ｂがアースに接続され
るから、ミラー電流ＩMIR は完全に遮断される。
Ｔ3 は遮断状態（以下、オフと呼ぶ。）となり、同時に
ＰＤからは“Ｈ”が印加されることになるから、Ｔ4 は
導通状態（以下、オンと呼ぶ。）となる。換言すれば、
点Ａと点Ｂとの間が切断され、点Ｂがアースに接続され
るから、ミラー電流ＩMIR は完全に遮断される。
【００１７】つぎに、ＸＰＤから“Ｈ”が印加される
と、Ｔ3 はオンに復元し、同時にＰＤからは“Ｌ”が印
加されることになるから、Ｔ4 はオフに復元する。換言
すれは、点Ａと点Ｂとの間がふたたび短絡され、点Ｂが
再びアースと絶縁されるから、ミラー電流ＩMIR が復元
する。
と、Ｔ3 はオンに復元し、同時にＰＤからは“Ｌ”が印
加されることになるから、Ｔ4 はオフに復元する。換言
すれは、点Ａと点Ｂとの間がふたたび短絡され、点Ｂが
再びアースと絶縁されるから、ミラー電流ＩMIR が復元
する。
【００１８】
【発明が解決しようとする課題】しかしながら、従来の
スイッチ回路では、図４に示すようにＴ3 の基板（第２
ゲート、またはバックゲート）もＴ4 の基板（第２ゲー
ト、またはバックゲート）と同様にＶSS（アース）に接
続されている。一般に、ＭＯＳＦＥＴの基板とソースと
の間に電位差が生ずると、その分だけスレッショルド電
圧（ＭＯＳＦＥＴをオンに転ずるためのゲート対ソース
電圧）が高くなる。これが、以下説明するように、スイ
ッチ回路の低電圧化を妨げる原因となっている。
スイッチ回路では、図４に示すようにＴ3 の基板（第２
ゲート、またはバックゲート）もＴ4 の基板（第２ゲー
ト、またはバックゲート）と同様にＶSS（アース）に接
続されている。一般に、ＭＯＳＦＥＴの基板とソースと
の間に電位差が生ずると、その分だけスレッショルド電
圧（ＭＯＳＦＥＴをオンに転ずるためのゲート対ソース
電圧）が高くなる。これが、以下説明するように、スイ
ッチ回路の低電圧化を妨げる原因となっている。
【００１９】既に〔従来の技術〕の項で、「ＸＰＤから
“Ｈ”が印加されると、Ｔ3 はオンに復元し、点Ａと点
Ｂとの間がふたたび短絡されるので、ミラー電流ＩMIR
が復元する。」と述べた。しかし定量的には、前記の論
理レベル“Ｈ”の具体的電圧値が重要であって、ＸＰＤ
から印加されるＴ3 のゲート電圧が、Ｔ3 をオンさせる
ために必要な電圧Ｖ3ON に達しない限りＴ3 はオンせ
ず、したがってミラー電流ＩMIR は復元しない。
“Ｈ”が印加されると、Ｔ3 はオンに復元し、点Ａと点
Ｂとの間がふたたび短絡されるので、ミラー電流ＩMIR
が復元する。」と述べた。しかし定量的には、前記の論
理レベル“Ｈ”の具体的電圧値が重要であって、ＸＰＤ
から印加されるＴ3 のゲート電圧が、Ｔ3 をオンさせる
ために必要な電圧Ｖ3ON に達しない限りＴ3 はオンせ
ず、したがってミラー電流ＩMIR は復元しない。
【００２０】ここに、Ｖ3ON の値は下式で与えられる。 Ｖ3ON ＞ＶTH1 ＋ＶTH3 ＋ΔＶTH3 式中、Ｖ3ON ：Ｔ3 をオンさせるのに必要なＸＰＤから
印加されるＴ3 のゲート電圧。
印加されるＴ3 のゲート電圧。
【００２１】 ＶTH1 ：Ｔ1 のスレッショルド電圧。 ＶTH3 ：Ｔ3 のスレッショルド電圧。 ΔＶTH3 ：Ｔ3 の基板電位がＶSSに等しく、すなわちＴ
3 のソース電位より低いことに起因するＶTH3 の変動
分。
3 のソース電位より低いことに起因するＶTH3 の変動
分。
【００２２】たとえば、ＶTH1 ＝ＶTH3 ＝１ボルト ΔＶTH3 ＝０．５ボルト とすると、 Ｖ3ON ＞２．５ボルト となる。
【００２３】このゲート電圧は、ＬＳＩでは電源電圧で
供給するほかないため、少なくとも２．５ボルトの電源
電圧を必要とする。このように低電圧化を妨げている原
因は、既述のように、同一のデバイスに対して、画一的
に同一のパターンを用いていたことによる。
供給するほかないため、少なくとも２．５ボルトの電源
電圧を必要とする。このように低電圧化を妨げている原
因は、既述のように、同一のデバイスに対して、画一的
に同一のパターンを用いていたことによる。
【００２４】したがって本発明の目的は、低消費電力化
すなわち低電圧化が集積度の向上にも増して強く要求さ
れるようになっているＬＳＩ技術の現況にかんがみ、従
来技術による上述のような難点を除き、低消費電力低電
圧のカレントミラー回路のスイッチ回路を提供する点に
ある。
すなわち低電圧化が集積度の向上にも増して強く要求さ
れるようになっているＬＳＩ技術の現況にかんがみ、従
来技術による上述のような難点を除き、低消費電力低電
圧のカレントミラー回路のスイッチ回路を提供する点に
ある。
【００２５】
【課題を解決するための手段】図１は、本発明の原理ブ
ロック図である。同図中、１ないし４の添え数字を伴っ
た符号Ｓ，Ｄ，ＧおよびΓは、同じ添え数字のＭＯＳＦ
ＥＴのＴ1〜Ｔ4のそれぞれソース、ドレーン、ゲートお
よび基板（第２ゲートまたはバックゲート）である。そ
の他の部品や符号は図４と同じである。 さて、既述の
目的を達成するため、本発明は図１に示すように下記の
構成とする。
ロック図である。同図中、１ないし４の添え数字を伴っ
た符号Ｓ，Ｄ，ＧおよびΓは、同じ添え数字のＭＯＳＦ
ＥＴのＴ1〜Ｔ4のそれぞれソース、ドレーン、ゲートお
よび基板（第２ゲートまたはバックゲート）である。そ
の他の部品や符号は図４と同じである。 さて、既述の
目的を達成するため、本発明は図１に示すように下記の
構成とする。
【００２６】つまり、キャリヤ制御電極Ｇ1 ，Ｇ2 間お
よびキャリヤ供給源電極Ｓ1 ，Ｓ2間をそれぞれ接続し
た２個の半導体能動素子Ｔ1 ，Ｔ2 のうち、第１の半導
体能動素子Ｔ1 のキャリヤ受出し先電極Ｄ1 への第１の
接続点Ａと前記キャリヤ制御電極Ｇ1 ，Ｇ2 間の第２の
接続点Ｂとを短絡して構成され、第１の半導体能動素子
Ｔ1 のキャリヤ受出し先電極Ｄ1 への流入電流ＩREF の
定数ｋ倍の第２の半導体能動素子Ｔ2 のキャリヤ受出し
先電極Ｄ2 への流入電流ＩMIR を得るカレントミラー回
路に付帯して、前記第１の接続点Ａと前記第２の接続点
Ｂとの間の前記短絡を切断しこれに代わって挿入され第
１の接続点Ａに接続されたドレーンＤ3と第２の接続点
Ｂに接続されたソースＳ3 とスイッチ駆動入力ＸＰＤが
印加されるゲートＧ3 と前記キャリヤ供給源電極Ｓ1 ，
Ｓ2 間の第３の接続点ＶSSに接続された基板Γ3 とを有
する第１のＭＯＳ電界効果トランジスタＴ3 と、前記第
２の接続点Ｂに接続されたドレーンＤ4 と前記第３の接
続点ＶSSに接続されたソースＳ4 と前記スイッチ駆動入
力ＸＰＤとその論理レベルが反転関係にあるスイッチ駆
動入力ＰＤが印加されるゲートＧ4 と前記第３の接続点
ＶSSに接続された基板Γ4 とを有する第２のＭＯＳ電界
効果トランジスタＴ4 とで構成され、前記スイッチ駆動
信号の印加によって前記第２の半導体能動素子Ｔ2 のキ
ャリヤ受出し先電極Ｄ2 への流入電流ＩMIR を切断し復
元するカレントミラー回路のスイッチ回路において、前
記第１のＭＯＳ電界効果トランジスタＴ3 の基板Γ3 を
前記第２の接続点Ｂに接続する。
よびキャリヤ供給源電極Ｓ1 ，Ｓ2間をそれぞれ接続し
た２個の半導体能動素子Ｔ1 ，Ｔ2 のうち、第１の半導
体能動素子Ｔ1 のキャリヤ受出し先電極Ｄ1 への第１の
接続点Ａと前記キャリヤ制御電極Ｇ1 ，Ｇ2 間の第２の
接続点Ｂとを短絡して構成され、第１の半導体能動素子
Ｔ1 のキャリヤ受出し先電極Ｄ1 への流入電流ＩREF の
定数ｋ倍の第２の半導体能動素子Ｔ2 のキャリヤ受出し
先電極Ｄ2 への流入電流ＩMIR を得るカレントミラー回
路に付帯して、前記第１の接続点Ａと前記第２の接続点
Ｂとの間の前記短絡を切断しこれに代わって挿入され第
１の接続点Ａに接続されたドレーンＤ3と第２の接続点
Ｂに接続されたソースＳ3 とスイッチ駆動入力ＸＰＤが
印加されるゲートＧ3 と前記キャリヤ供給源電極Ｓ1 ，
Ｓ2 間の第３の接続点ＶSSに接続された基板Γ3 とを有
する第１のＭＯＳ電界効果トランジスタＴ3 と、前記第
２の接続点Ｂに接続されたドレーンＤ4 と前記第３の接
続点ＶSSに接続されたソースＳ4 と前記スイッチ駆動入
力ＸＰＤとその論理レベルが反転関係にあるスイッチ駆
動入力ＰＤが印加されるゲートＧ4 と前記第３の接続点
ＶSSに接続された基板Γ4 とを有する第２のＭＯＳ電界
効果トランジスタＴ4 とで構成され、前記スイッチ駆動
信号の印加によって前記第２の半導体能動素子Ｔ2 のキ
ャリヤ受出し先電極Ｄ2 への流入電流ＩMIR を切断し復
元するカレントミラー回路のスイッチ回路において、前
記第１のＭＯＳ電界効果トランジスタＴ3 の基板Γ3 を
前記第２の接続点Ｂに接続する。
【００２７】
【作用】端子ＸＰＤから印加される入力信号の論理レベ
ルと、端子ＰＤから印加される入力信号の論理レベルと
は、たがいに論理上の反転（または、否定）関係にある
こと、ＸＰＤから“Ｌ”が印加されると、ミラー電流Ｉ
MIR が完全に遮断されること、ＸＰＤから“Ｈ”が印加
されると、ミラー電流ＩMIR が復元すること、等は既に
従来技術について述べた説明と全く同様である。
ルと、端子ＰＤから印加される入力信号の論理レベルと
は、たがいに論理上の反転（または、否定）関係にある
こと、ＸＰＤから“Ｌ”が印加されると、ミラー電流Ｉ
MIR が完全に遮断されること、ＸＰＤから“Ｈ”が印加
されると、ミラー電流ＩMIR が復元すること、等は既に
従来技術について述べた説明と全く同様である。
【００２８】また、定量的には、前記の論理レベル
“Ｈ”の具体的電圧値が重要であって、ＸＰＤから印加
されるＴ3 のゲート電圧が、Ｔ3 をオンさせるために必
要な電圧Ｖ3ON に達しない限りＴ3 はオンせず、したが
ってミラー電流ＩMIR は復元しないことについても既に
述べた。
“Ｈ”の具体的電圧値が重要であって、ＸＰＤから印加
されるＴ3 のゲート電圧が、Ｔ3 をオンさせるために必
要な電圧Ｖ3ON に達しない限りＴ3 はオンせず、したが
ってミラー電流ＩMIR は復元しないことについても既に
述べた。
【００２９】本発明においては、ＭＯＳＦＥＴ Ｔ3 の
基板Γ3 が、Ｔ3 のソースＳ3 に接続されているので、
Ｖ3ON の値は下式で与えられる。 Ｖ3ON ＞ＶTH1 ＋ＶTH3 したがって、比較のため既述と同様にＶTH1 ＝ＶTH3 ＝
１ボルトとすると、Ｖ3ON ＞２ボルト となり、約
０．５ボルト低下する。これは、比率的に見ても顕著な
低電圧化である。
基板Γ3 が、Ｔ3 のソースＳ3 に接続されているので、
Ｖ3ON の値は下式で与えられる。 Ｖ3ON ＞ＶTH1 ＋ＶTH3 したがって、比較のため既述と同様にＶTH1 ＝ＶTH3 ＝
１ボルトとすると、Ｖ3ON ＞２ボルト となり、約
０．５ボルト低下する。これは、比率的に見ても顕著な
低電圧化である。
【００３０】
【実施例】図２は、本発明の実施例を示す回路図であ
る。この実施例は、本発明になるスイッチ回路を具備し
たカレントミラー回路を、２個の差動増幅器の定電流源
として使用した例である。
る。この実施例は、本発明になるスイッチ回路を具備し
たカレントミラー回路を、２個の差動増幅器の定電流源
として使用した例である。
【００３１】同図中、破線で囲まれたブロック１は参照
回路が形成されたＬＳＩの１チップ、同じく２は第１差
動増幅回路が形成された１チップで、３は第２差動増幅
回路が形成された１チップである。
回路が形成されたＬＳＩの１チップ、同じく２は第１差
動増幅回路が形成された１チップで、３は第２差動増幅
回路が形成された１チップである。
【００３２】参照回路１中には、ソース電圧源ＶSS（ア
ース）とドレーン電圧源ＶDDとの間に挿入接続されたＭ
ＯＳＦＥＴ Ｔ1 と抵抗Ｒ1 とからなるカレントミラー
回路の左側半分、すなわち参照回路部分、およびＭＯＳ
ＦＥＴ Ｔ3 とＴ4 とからなる本発明のスイッチ回路が
含まれている。
ース）とドレーン電圧源ＶDDとの間に挿入接続されたＭ
ＯＳＦＥＴ Ｔ1 と抵抗Ｒ1 とからなるカレントミラー
回路の左側半分、すなわち参照回路部分、およびＭＯＳ
ＦＥＴ Ｔ3 とＴ4 とからなる本発明のスイッチ回路が
含まれている。
【００３３】ＮＯＴは参照回路１に外付けされた反転
（否定）ゲートで、Ｔ3 のゲートＧ3とＴ4 のゲートＧ
4 との間に接続されている。第１差動増幅回路２中に
は、ＶSS（アース）にソースが接続したＭＯＳＦＥＴＴ
2 からなるカレントミラー回路の右側半分、すなわちミ
ラー電流回路部分、およびＴ2 のドレーンとＶDDとの間
に並列接続されたＭＯＳＦＥＴ Ｔ5 とＴ6（Ｔ6 には
直列抵抗Ｒ2 が接続されている。）とからなる第１差動
増幅回路が含まれている。
（否定）ゲートで、Ｔ3 のゲートＧ3とＴ4 のゲートＧ
4 との間に接続されている。第１差動増幅回路２中に
は、ＶSS（アース）にソースが接続したＭＯＳＦＥＴＴ
2 からなるカレントミラー回路の右側半分、すなわちミ
ラー電流回路部分、およびＴ2 のドレーンとＶDDとの間
に並列接続されたＭＯＳＦＥＴ Ｔ5 とＴ6（Ｔ6 には
直列抵抗Ｒ2 が接続されている。）とからなる第１差動
増幅回路が含まれている。
【００３４】また、第２差動増幅回路３中には、符号に
δを付加した以外は第１差動増幅回路２と全く同じ部品
や回路が含まれている。たとえば第１差動増幅回路２で
は、入力ＩＰと入力ＩＭとの差が、増幅され出力ＯＵＴ
となって送出されるが、この差動演算が正確に行われる
ためには、ＶDDとＶSSとの間を流れる電流が一定でなけ
ればならない。このため、ミラー電流回路部分による定
電流回路が重要な役割を果たす。
δを付加した以外は第１差動増幅回路２と全く同じ部品
や回路が含まれている。たとえば第１差動増幅回路２で
は、入力ＩＰと入力ＩＭとの差が、増幅され出力ＯＵＴ
となって送出されるが、この差動演算が正確に行われる
ためには、ＶDDとＶSSとの間を流れる電流が一定でなけ
ればならない。このため、ミラー電流回路部分による定
電流回路が重要な役割を果たす。
【００３５】第１および第２差動増幅回路２および３の
各ミラー電流制御入力端子Ｇ2 およびＧ2 δは、参照回
路出力端子Ｇ1 に接続され、参照回路からのミラー電流
制御を受ける。
各ミラー電流制御入力端子Ｇ2 およびＧ2 δは、参照回
路出力端子Ｇ1 に接続され、参照回路からのミラー電流
制御を受ける。
【００３６】既述のとおり、ミラー電流を遮断する場合
には、スイッチ駆動入力端子ＰＤから信号“Ｈ”を加え
れば、これが直接Ｔ4 のゲートＧ4 に印加されてＴ4 を
オンに転ずると同時に、ＮＯＴで“Ｌ”に変換されてＴ
3 のゲートＧ3 に印加されてＴ3 をオフに転ずるので、
目的を達成できる。一方、ミラー電流を復元する場合に
は、ＰＤから信号“Ｌ”を加えれば、これが直接Ｔ4 の
ゲートＧ4 に印加されてＴ4 をオフに復元すると同時
に、ＮＯＴで“Ｈ”に変換されてＴ3 のゲートＧ 3 に印
加されてＴ3 をオンに復元するので、目的を達成でき
る。
には、スイッチ駆動入力端子ＰＤから信号“Ｈ”を加え
れば、これが直接Ｔ4 のゲートＧ4 に印加されてＴ4 を
オンに転ずると同時に、ＮＯＴで“Ｌ”に変換されてＴ
3 のゲートＧ3 に印加されてＴ3 をオフに転ずるので、
目的を達成できる。一方、ミラー電流を復元する場合に
は、ＰＤから信号“Ｌ”を加えれば、これが直接Ｔ4 の
ゲートＧ4 に印加されてＴ4 をオフに復元すると同時
に、ＮＯＴで“Ｈ”に変換されてＴ3 のゲートＧ 3 に印
加されてＴ3 をオンに復元するので、目的を達成でき
る。
【００３７】もちろん後者の場合、Ｔ3 をオンにできる
定量的な電圧値Ｖ3ON が問題であるが、図２の実施例で
は、本発明に従ってＴ3 の基板（第２ゲート、またはバ
ックゲート）をそのソースに接続しているので、Ｖ3ON
が低くても良好に動作する。
定量的な電圧値Ｖ3ON が問題であるが、図２の実施例で
は、本発明に従ってＴ3 の基板（第２ゲート、またはバ
ックゲート）をそのソースに接続しているので、Ｖ3ON
が低くても良好に動作する。
【００３８】
【発明の効果】以上述べたように、本発明によれば、低
消費電力化すなわち低電圧化が集積度の向上にも増して
強く要求されるようになっているＬＳＩ技術の現況に合
致した、低消費電力低電圧のカレントミラー回路のスイ
ッチ回路を実現できる。
消費電力化すなわち低電圧化が集積度の向上にも増して
強く要求されるようになっているＬＳＩ技術の現況に合
致した、低消費電力低電圧のカレントミラー回路のスイ
ッチ回路を実現できる。
【図１】本発明の原理構成図である。
【図２】本発明の実施例の回路図である。
【図３】カレントミラー回路の基本的回路図である。
【図４】従来技術による回路図である。
Ｔ3 第１のＭＯＳ電界効果トランジスタ Ｓ3 第１のＭＯＳ電界効果トランジスタのソース Ｄ3 第１のＭＯＳ電界効果トランジスタのドレーン Ｇ3 第１のＭＯＳ電界効果トランジスタのゲート Γ3 第１のＭＯＳ電界効果トランジスタの基板 Ｔ4 第２のＭＯＳ電界効果トランジスタ Ｓ4 第２のＭＯＳ電界効果トランジスタのソース Ｄ4 第２のＭＯＳ電界効果トランジスタのドレーン Ｇ4 第２のＭＯＳ電界効果トランジスタのゲート Γ4 第２のＭＯＳ電界効果トランジスタの基板
Claims (1)
- 【請求項１】 キャリヤ制御電極（Ｇ1 ，Ｇ2 ）間およ
びキャリヤ供給源電極（Ｓ1 ，Ｓ2 ）間をそれぞれ接続
した２個の半導体能動素子（Ｔ1 ，Ｔ2 ）のうち、第１
の半導体能動素子（Ｔ1 ）のキャリヤ受出し先電極（Ｄ
1 ）への第１の接続点（Ａ）と前記キャリヤ制御電極
（Ｇ1 ，Ｇ2 ）間の第２の接続点（Ｂ）とを短絡して構
成され、第１の半導体能動素子（Ｔ1 ）のキャリヤ受出
し先電極（Ｄ1 ）への流入電流（ＩREF ）の定数（ｋ）
倍の第２の半導体能動素子（Ｔ2）のキャリヤ受出し先
電極（Ｄ2 ）への流入電流（ＩMIR ）を得るカレントミ
ラー回路に付帯して、 前記第１の接続点（Ａ）と前記第２の接続点（Ｂ）との
間の前記短絡を切断しこれに代わって挿入され第１の接
続点（Ａ）に接続されたドレーン（Ｄ3 ）と第２の接続
点（Ｂ）に接続されたソース（Ｓ3 ）とスイッチ駆動入
力（ＸＰＤ）が印加されるゲート（Ｇ3 ）と前記キャリ
ヤ供給源電極（Ｓ1 ，Ｓ2 ）間の第３の接続点（ＶSS）
に接続された基板（Γ3 ）とを有する第１のＭＯＳ電界
効果トランジスタ（Ｔ3 ）と、 前記第２の接続点（Ｂ）に接続されたドレーン（Ｄ4 ）
と前記第３の接続点（ＶSS）に接続されたソース
（Ｓ4 ）と前記スイッチ駆動入力（ＸＰＤ）とその論理
レベルが反転関係にあるスイッチ駆動入力（ＰＤ）が印
加されるゲート（Ｇ4）と前記第３の接続点（ＶSS）に
接続された基板（Γ4 ）とを有する第２のＭＯＳ電界効
果トランジスタ（Ｔ4 ）とで構成され、 前記スイッチ駆動信号の印加によって前記第２の半導体
能動素子（Ｔ2 ）のキャリヤ受出し先電極（Ｄ2 ）への
流入電流（ＩMIR ）を切断し復元するカレントミラー回
路のスイッチ回路において、 前記第１のＭＯＳ電界効果トランジスタ（Ｔ3 ）の基板
（Γ3 ）を前記第２の接続点（Ｂ）に接続したことを特
徴とするカレントミラー回路のスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23239092A JPH0685638A (ja) | 1992-08-31 | 1992-08-31 | カレントミラー回路のスイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23239092A JPH0685638A (ja) | 1992-08-31 | 1992-08-31 | カレントミラー回路のスイッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685638A true JPH0685638A (ja) | 1994-03-25 |
Family
ID=16938494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23239092A Withdrawn JPH0685638A (ja) | 1992-08-31 | 1992-08-31 | カレントミラー回路のスイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685638A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100356285C (zh) * | 2004-01-18 | 2007-12-19 | 华邦电子股份有限公司 | 低电压操作电流镜 |
-
1992
- 1992-08-31 JP JP23239092A patent/JPH0685638A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100356285C (zh) * | 2004-01-18 | 2007-12-19 | 华邦电子股份有限公司 | 低电压操作电流镜 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |