JPS61239658A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61239658A JPS61239658A JP60080619A JP8061985A JPS61239658A JP S61239658 A JPS61239658 A JP S61239658A JP 60080619 A JP60080619 A JP 60080619A JP 8061985 A JP8061985 A JP 8061985A JP S61239658 A JPS61239658 A JP S61239658A
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- H10B12/00—Dynamic random access memory [DRAM] devices
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
- H01L29/945—Trench capacitors
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- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(発明の技術分野〕
本発明は、1トランジスタ/1キャパシタのメモリセル
構造を持つ半導体記憶装置に関する。
構造を持つ半導体記憶装置に関する。
従来、半導体基板に形成される記憶装置として、−個の
MOSトランジスタと一個のMOSキャパシタによりメ
モリセルを構成するMO8型ダイナミックRAM (d
RAM)が知られている。このdRAMでは、情報の記
憶はMOSキャパシタに電荷が蓄積されているか否かに
より行われ、情報の読み出しはMOSキャパシタの電荷
をMOSトランジスタを介してビット線に放出してその
電位変化を検出することにより行われる。近年の半導体
技術の進歩、特に微細加工技術の進歩により、dRAM
の大容量化は急速に進んでいる。
MOSトランジスタと一個のMOSキャパシタによりメ
モリセルを構成するMO8型ダイナミックRAM (d
RAM)が知られている。このdRAMでは、情報の記
憶はMOSキャパシタに電荷が蓄積されているか否かに
より行われ、情報の読み出しはMOSキャパシタの電荷
をMOSトランジスタを介してビット線に放出してその
電位変化を検出することにより行われる。近年の半導体
技術の進歩、特に微細加工技術の進歩により、dRAM
の大容量化は急速に進んでいる。
dRAMを更に大容量化する上で最も大きい問題は、メ
モリセル面積を小さくしてしかもMOSキャパシタの容
量を如何に大きく保つかという点にある。dRAMの情
報読み出しの際の電位変化の大きさはMOSキャパシタ
の蓄積電荷量で決まり、動作余裕、α線入射等のノイズ
に対する余裕を考えると、最小限必要な電荷量が決まる
。そして蓄積電荷量はMOSキャパシタの容量と印加電
圧で決まり、印加電圧は電源電圧で決まるので、MOS
キャパシタ容量をある値以上確保することが必要となる
。
モリセル面積を小さくしてしかもMOSキャパシタの容
量を如何に大きく保つかという点にある。dRAMの情
報読み出しの際の電位変化の大きさはMOSキャパシタ
の蓄積電荷量で決まり、動作余裕、α線入射等のノイズ
に対する余裕を考えると、最小限必要な電荷量が決まる
。そして蓄積電荷量はMOSキャパシタの容量と印加電
圧で決まり、印加電圧は電源電圧で決まるので、MOS
キャパシタ容量をある値以上確保することが必要となる
。
MOSキャパシタの容量を大きくするためには、用いる
ゲート絶縁膜の膜厚を小さくするか、誘電率を大きくす
るか、または面積を大きくすることが必要である。しか
し、絶縁膜厚を小さくすることは信頼性上限界がある。
ゲート絶縁膜の膜厚を小さくするか、誘電率を大きくす
るか、または面積を大きくすることが必要である。しか
し、絶縁膜厚を小さくすることは信頼性上限界がある。
誘電率を大きくすることは例えば、酸化膜(S i 0
2膜)に代わって窒化膜(Si3N+膜)を用いること
等が考えられるが、これも主として信頼性上問題があり
実用的でない。そうすると必要な容量を確保するために
は、MOSキャパシタの面積を一定値以上確保す1
ることか必要になり・これがメ1リセルの面積を
小さくしてdRAMの高密度化、大容量化を達成する上
で大きな障害になっている。
2膜)に代わって窒化膜(Si3N+膜)を用いること
等が考えられるが、これも主として信頼性上問題があり
実用的でない。そうすると必要な容量を確保するために
は、MOSキャパシタの面積を一定値以上確保す1
ることか必要になり・これがメ1リセルの面積を
小さくしてdRAMの高密度化、大容量化を達成する上
で大きな障害になっている。
メモリセルの占有面積を大きくすることなくMOSキャ
パシタの容量を大きくする方法として、半導体基板内に
格子縞状の溝を設け、この溝により囲まれた領域を一つ
のメモリセル領域とし、溝の底部を分離領域として、溝
の側面にMOSキャパシタを形成するものが提案されて
いる(特開昭59−72161号公報)。その構造を第
3図に示す。31はp型3i基板であり、これに格子縞
状の溝32が形成されて、この溝の側壁にキャパシタ絶
縁膜33を介してキャパシタ電極34が溝32に埋め込
まれ、溝で囲まれた島領域を囲むようにMOSキャパシ
タが構成されている。溝32の底部には素子分離用のp
+型層35が形成されている。Mo8 l〜ランジスタ
は、溝32で囲まれた領域の基板平坦部にゲート絶縁膜
36を介してゲート電極37を形成して構成されている
。38はドレインとなるn+型層、39はS i 02
膜であり、40はビット線となる金属配線である。
パシタの容量を大きくする方法として、半導体基板内に
格子縞状の溝を設け、この溝により囲まれた領域を一つ
のメモリセル領域とし、溝の底部を分離領域として、溝
の側面にMOSキャパシタを形成するものが提案されて
いる(特開昭59−72161号公報)。その構造を第
3図に示す。31はp型3i基板であり、これに格子縞
状の溝32が形成されて、この溝の側壁にキャパシタ絶
縁膜33を介してキャパシタ電極34が溝32に埋め込
まれ、溝で囲まれた島領域を囲むようにMOSキャパシ
タが構成されている。溝32の底部には素子分離用のp
+型層35が形成されている。Mo8 l〜ランジスタ
は、溝32で囲まれた領域の基板平坦部にゲート絶縁膜
36を介してゲート電極37を形成して構成されている
。38はドレインとなるn+型層、39はS i 02
膜であり、40はビット線となる金属配線である。
この構成では全ての溝の側面をMOSキャパシタとして
利用しているため、大きい容量を容易に得ることができ
るという利点を有する。反面、溝で凹まれた島領域が一
つのメモリセル領域に対応し、かつこの島領域内で中央
部にコンタクト孔を設け、その周囲にMOSトランジス
タのゲート電極を形成するため、MOSトランジスタの
占有面積が大きいものとなり、結局メモリセル全体とし
ての占有面積を充分に小さくすることができない、とい
う欠点があった。
利用しているため、大きい容量を容易に得ることができ
るという利点を有する。反面、溝で凹まれた島領域が一
つのメモリセル領域に対応し、かつこの島領域内で中央
部にコンタクト孔を設け、その周囲にMOSトランジス
タのゲート電極を形成するため、MOSトランジスタの
占有面積が大きいものとなり、結局メモリセル全体とし
ての占有面積を充分に小さくすることができない、とい
う欠点があった。
本発明は上記の点に鑑みなされたもので、メモリセル占
有面積を小さくしてしかも充分なキャパシタ容量を実現
した半導体記憶装置を提供することを目的とする。
有面積を小さくしてしかも充分なキャパシタ容量を実現
した半導体記憶装置を提供することを目的とする。
本発明では、基板上に格子縞状の溝により分離された複
数の島状半導体層が配列形成され、各島状半導体層にそ
れぞれ1トランジスタ/1キャパシタ構成のメモリセル
が形成される。この場合、MOSキャパシタは溝の途中
までキャパシタ電極が埋め込まれた状態で溝側壁を利用
して形成され、Mo5トランジスタはこのキャパシタ電
極上にグー1〜電極が埋め込まれた状態でやはり溝側壁
を利、、゛ 用して形成される。従って溝で囲まれた島状半導
。
数の島状半導体層が配列形成され、各島状半導体層にそ
れぞれ1トランジスタ/1キャパシタ構成のメモリセル
が形成される。この場合、MOSキャパシタは溝の途中
までキャパシタ電極が埋め込まれた状態で溝側壁を利用
して形成され、Mo5トランジスタはこのキャパシタ電
極上にグー1〜電極が埋め込まれた状態でやはり溝側壁
を利、、゛ 用して形成される。従って溝で囲まれた島状半導
。
体層の上面にはMoSトランジスタのドレイン領域のみ
が設けられる。
が設けられる。
本発明によれば、Mo8キャパシタのみならずMOSト
ランジスタも溝側壁を利用して形成されるため、メモリ
セル占有面積を従来に比べて小さいものとすることがで
き、しかもキャパシタ容量は島状半導体層を取り囲む側
面を利用することで充分大ぎい値を確保することができ
る。従って高 二・ゾく 集積化dRAMを実現することができる。
、:t また本発明によれば、キャパシタ電極および1〜
。
ランジスタも溝側壁を利用して形成されるため、メモリ
セル占有面積を従来に比べて小さいものとすることがで
き、しかもキャパシタ容量は島状半導体層を取り囲む側
面を利用することで充分大ぎい値を確保することができ
る。従って高 二・ゾく 集積化dRAMを実現することができる。
、:t また本発明によれば、キャパシタ電極および1〜
。
ランジスタのゲート電極が共に格子縞状溝に埋め
、込まれるため、これらの電極が形成された後の基
板表面を平坦なものとすることができ、その後の□ 金属配線工程で微細パターンの形成が容易になる。
、込まれるため、これらの電極が形成された後の基
板表面を平坦なものとすることができ、その後の□ 金属配線工程で微細パターンの形成が容易になる。
このことはdRAMの一層の高集積化と信頼性向
2゜上に寄与する。
“曹−6−・し (発明の実施例〕 以下本発明の詳細な説明する。
2゜上に寄与する。
“曹−6−・し (発明の実施例〕 以下本発明の詳細な説明する。
第1図は一実施例のdRAM構成を示1もので、(a)
は平面図、(b)および(C)は(a)のA−A−およ
びB−8=位置の断面図である。
は平面図、(b)および(C)は(a)のA−A−およ
びB−8=位置の断面図である。
11は高不純物濃度のp+型3i基板であり、この上に
格子縞状の溝12により分離された複数の島状p−型層
13が配列形成されている。各島状p−型層13がそれ
ぞれメモリセル領域となっている。即ちMOSキャパシ
タは、溝の底の方に側壁にキャパシタ絶縁膜14を形成
してキャパシタ電極15を埋め込んで構成されている。
格子縞状の溝12により分離された複数の島状p−型層
13が配列形成されている。各島状p−型層13がそれ
ぞれメモリセル領域となっている。即ちMOSキャパシ
タは、溝の底の方に側壁にキャパシタ絶縁膜14を形成
してキャパシタ電極15を埋め込んで構成されている。
16はキャパシタの基板側電極となるn−型層である。
MO8I−ランジスタは、このようにキャパシタ電極1
5が埋め込まれた溝12の上部に、やはり側壁にゲート
絶縁膜17を介してゲート電極18を形成して構成され
ている。19はチャネル領域と; なるp−型層
である。MOS l〜ランジスタのドレインとなるn+
型層20は各島状p−型層13の表面に形成されている
。21はCVD酸化膜であり、22はこの酸化膜21に
形成されたコンタクト孔を介してn+型層に接続される
ビット線としてのA2配線である。
5が埋め込まれた溝12の上部に、やはり側壁にゲート
絶縁膜17を介してゲート電極18を形成して構成され
ている。19はチャネル領域と; なるp−型層
である。MOS l〜ランジスタのドレインとなるn+
型層20は各島状p−型層13の表面に形成されている
。21はCVD酸化膜であり、22はこの酸化膜21に
形成されたコンタクト孔を介してn+型層に接続される
ビット線としてのA2配線である。
ゲート電極18は各島状p−型層13を取り囲み、かつ
第1図(a)の縦方向には複数の島状p−型層について
連続的に一配設されてワード線WL1.WL2.・・・
を構成する。△ρ配線22は第1図<a>に示すように
折返し配線として所謂フォールデッド・ビット線構成と
している。
第1図(a)の縦方向には複数の島状p−型層について
連続的に一配設されてワード線WL1.WL2.・・・
を構成する。△ρ配線22は第1図<a>に示すように
折返し配線として所謂フォールデッド・ビット線構成と
している。
22′はワード線WL+ 、WL2 、・・・の端部に
コンタク1〜するA℃配線である。
コンタク1〜するA℃配線である。
このような構造を得るための具体的な製造工程例を第2
図(a)〜(0)を用いて説明する。第2図(a)〜(
q)は第1図(b)の断面に対応する。高不純物濃度の
p+型S1基板11に低不純物濃度のp−型層13をエ
ピタキシャル成長させ、その表面にマスク@23を堆積
し、公知の方法によりフォトレジスト24をパターニン
グして、これを用いてマスク層23をエツチングする(
第2図(a))。そしてp−型層13をエツチングして
基板11に達する格子縞状の溝12を形成する。この後
例えばリンを含む酸化膜を全面に堆積し、熱処理を施す
ことにより溝12により分離された各島状p−型層13
の側壁の全面にn−型層16を形成した後、キャパシタ
絶縁ll!J14として例えば100人程度の熱酸化膜
を形成する(第2図(b))。次いで第1層多結晶シリ
コン膜15oを全面に堆積し、溝12を完全に埋める(
第2図(C))。このとき多結晶シリコン膜15oの表
面は図示のように平坦化する。そしてこの多結晶シリコ
ン膜15oをエツチングし、溝12の底の部分に残して
キャパシタ電極15とする。こうしてキャパシタ電極1
5は溝全体に渡って途中まで埋め込まれた状態で形成さ
れる。この後一旦酸化膜エッチングを行い、島状p−型
層の上部を露出させ、例えばボロンを含む酸化膜を全面
に堆積して熱処理を行なうことにより、1〜ランジスタ
のチャネル領域となるp−型層19を形成する(第2図
(d))。このときp−型層19の形成時の横方向拡散
によりキャパシタの基板測置極となるn−型層16が後
退する。これを補償するためには予めこの後選分を見込
んで、キャパシタ電極15の厚みを少し厚く選んでおい
て、p−型層19の形成後にキャパシタ電極15表面を
僅かにエツチングすることが望ましい。
図(a)〜(0)を用いて説明する。第2図(a)〜(
q)は第1図(b)の断面に対応する。高不純物濃度の
p+型S1基板11に低不純物濃度のp−型層13をエ
ピタキシャル成長させ、その表面にマスク@23を堆積
し、公知の方法によりフォトレジスト24をパターニン
グして、これを用いてマスク層23をエツチングする(
第2図(a))。そしてp−型層13をエツチングして
基板11に達する格子縞状の溝12を形成する。この後
例えばリンを含む酸化膜を全面に堆積し、熱処理を施す
ことにより溝12により分離された各島状p−型層13
の側壁の全面にn−型層16を形成した後、キャパシタ
絶縁ll!J14として例えば100人程度の熱酸化膜
を形成する(第2図(b))。次いで第1層多結晶シリ
コン膜15oを全面に堆積し、溝12を完全に埋める(
第2図(C))。このとき多結晶シリコン膜15oの表
面は図示のように平坦化する。そしてこの多結晶シリコ
ン膜15oをエツチングし、溝12の底の部分に残して
キャパシタ電極15とする。こうしてキャパシタ電極1
5は溝全体に渡って途中まで埋め込まれた状態で形成さ
れる。この後一旦酸化膜エッチングを行い、島状p−型
層の上部を露出させ、例えばボロンを含む酸化膜を全面
に堆積して熱処理を行なうことにより、1〜ランジスタ
のチャネル領域となるp−型層19を形成する(第2図
(d))。このときp−型層19の形成時の横方向拡散
によりキャパシタの基板測置極となるn−型層16が後
退する。これを補償するためには予めこの後選分を見込
んで、キャパシタ電極15の厚みを少し厚く選んでおい
て、p−型層19の形成後にキャパシタ電極15表面を
僅かにエツチングすることが望ましい。
この後、ゲート絶縁膜17として例えば200人程度の
熱酸化膜を各島状p−型層の上部表面に形成し、次いで
MOS t−ランジスタのゲート電極として用いる第2
層多結晶シリコン喚18oを堆積する(第2図(e))
。この多結晶シリコン膜18oとキャパシタ電8i15
との間は熱酸化膜により分離される。この第2層多結晶
シリコン膜18oは、図から明らかなように第1層多結
晶シリコン膜15oの場合のように表面は平坦化しない
。そしてこの多結晶シリコンII!18oをRIEなど
の異方性エツチングによりエツチングして、溝12のキ
ャパシタ電極15上の側壁部に選択的に残して各島状p
−型層13を囲むようにグー1〜電極18を形成する。
熱酸化膜を各島状p−型層の上部表面に形成し、次いで
MOS t−ランジスタのゲート電極として用いる第2
層多結晶シリコン喚18oを堆積する(第2図(e))
。この多結晶シリコン膜18oとキャパシタ電8i15
との間は熱酸化膜により分離される。この第2層多結晶
シリコン膜18oは、図から明らかなように第1層多結
晶シリコン膜15oの場合のように表面は平坦化しない
。そしてこの多結晶シリコンII!18oをRIEなど
の異方性エツチングによりエツチングして、溝12のキ
ャパシタ電極15上の側壁部に選択的に残して各島状p
−型層13を囲むようにグー1〜電極18を形成する。
このとぎゲート電極18は、 ′、。
格子輪状溝12の形状8寸法を選ぶことにより自
”動的に、即ちマスク工程を用いることなく、第1
図(a)のA−A−断面で隣接する島状p−型層13間
では互いに分離され、B−B ′断面では第1図(a)
あるいは(C)に示すように各島状p−型層13間を埋
めて連続的につながった状態が得られる。こうして縦方
向につながるゲート電極18はワード線を構成する。こ
の後例えばヒ素のイオン注入を行なって各島状p−型層
表面にMOSトランジスタのドレインとなるn+型層2
0を形成する(第2図(f))。
”動的に、即ちマスク工程を用いることなく、第1
図(a)のA−A−断面で隣接する島状p−型層13間
では互いに分離され、B−B ′断面では第1図(a)
あるいは(C)に示すように各島状p−型層13間を埋
めて連続的につながった状態が得られる。こうして縦方
向につながるゲート電極18はワード線を構成する。こ
の後例えばヒ素のイオン注入を行なって各島状p−型層
表面にMOSトランジスタのドレインとなるn+型層2
0を形成する(第2図(f))。
最後に全面にCVD′fa化1t!21を堆積し、これ
にコンタクト孔を開けて横方向のメモリセルのドレイン
を接続する。ビット線となるAfi配線22を形成する
(第2図((にl))。
にコンタクト孔を開けて横方向のメモリセルのドレイン
を接続する。ビット線となるAfi配線22を形成する
(第2図((にl))。
第2図(h)はワード線であるゲート電極18とAβ配
線22−とのコンタクト部分を説明するものである。こ
の図は第1図のc−c′断面を示1 5・第2図
(0)の工程に対応している・なわち・ゲート電極18
とAfi配線とのコンタクト部においては、多結晶シリ
コン膜180堆積した後、コンタク1一部にレジストパ
ターン23を形成しておき、第2図(f)の工程で多結
晶シリコン膜18oの異方性エツチングを行なう。その
後ピット線と同様、CVD酸化膜21にコンタクト孔を
開けてゲート電極18とコンタクトスルAj2配線18
−を設ければよい。その他、このコンタクト用の島状p
″型層上にレジストパターン23を設けずにおき、その
側壁に形成されたグーミル電極に直接AM配線をコンタ
ク、トさせることも可能である。
線22−とのコンタクト部分を説明するものである。こ
の図は第1図のc−c′断面を示1 5・第2図
(0)の工程に対応している・なわち・ゲート電極18
とAfi配線とのコンタクト部においては、多結晶シリ
コン膜180堆積した後、コンタク1一部にレジストパ
ターン23を形成しておき、第2図(f)の工程で多結
晶シリコン膜18oの異方性エツチングを行なう。その
後ピット線と同様、CVD酸化膜21にコンタクト孔を
開けてゲート電極18とコンタクトスルAj2配線18
−を設ければよい。その他、このコンタクト用の島状p
″型層上にレジストパターン23を設けずにおき、その
側壁に形成されたグーミル電極に直接AM配線をコンタ
ク、トさせることも可能である。
この実施例によれば、格子縞状の溝底部を分離領域とし
てこの溝により分離された各島状半導体層をそれぞれ一
つのメモリセル領域として、かつ島状半導体層の側面を
利用してMOSキャパシタとMOSトランジスタを構成
しているため、メモリセルの占有面積を非常に小さいも
のとすることができ、高集積化dRAMが得られる。ま
たキャパシタ電極と共にグー1〜電極も溝に埋め込まれ
ていることから、金属配線形成前の基板表面が平坦なも
のとなり、金属配線の微細加工が可能である。
てこの溝により分離された各島状半導体層をそれぞれ一
つのメモリセル領域として、かつ島状半導体層の側面を
利用してMOSキャパシタとMOSトランジスタを構成
しているため、メモリセルの占有面積を非常に小さいも
のとすることができ、高集積化dRAMが得られる。ま
たキャパシタ電極と共にグー1〜電極も溝に埋め込まれ
ていることから、金属配線形成前の基板表面が平坦なも
のとなり、金属配線の微細加工が可能である。
またこの実施例では第1図(a)に示すように、ビット
線はフォールデッド・ビット線構成としており、従って
センスアンプSAにより微細化が妨げられることはない
。
線はフォールデッド・ビット線構成としており、従って
センスアンプSAにより微細化が妨げられることはない
。
本発明は上記実施例に限られない。例えば上記実施例で
は、マスク工程を用いることなく第2層多結晶シリコン
膜の側壁残しの技術により一方向に連続したゲート電極
を形成している。これは第1図(a)において縦方向に
隣接する島状半導体層の間隔を横方向に隣接する島状半
導体層の間隔より小さくすることにより、可能であった
。これに対して、各島状半導体層の間隔がいずれの方向
にも等しくなるように格子縞状溝を一定幅で形成した場
合には、ゲート電極を一方向に連続的に配設するために
マスク工程を用いることが必要になる。その場合の工程
は次のようにすればよい。即ち第2図(e)の状態を形
成する際に第2層多結晶シリコン膜を必要な厚みより厚
<1#積する。そして、隣接する島状半導体層間のゲー
ト電極をつなげて形成する部分をマスクで覆って所定厚
み多結晶シリコン膜エツチングを行い、次いで上記マス
クを除去して上記実施例と同様に側壁残しの多結晶シリ
コン膜エツチングを行なう。
は、マスク工程を用いることなく第2層多結晶シリコン
膜の側壁残しの技術により一方向に連続したゲート電極
を形成している。これは第1図(a)において縦方向に
隣接する島状半導体層の間隔を横方向に隣接する島状半
導体層の間隔より小さくすることにより、可能であった
。これに対して、各島状半導体層の間隔がいずれの方向
にも等しくなるように格子縞状溝を一定幅で形成した場
合には、ゲート電極を一方向に連続的に配設するために
マスク工程を用いることが必要になる。その場合の工程
は次のようにすればよい。即ち第2図(e)の状態を形
成する際に第2層多結晶シリコン膜を必要な厚みより厚
<1#積する。そして、隣接する島状半導体層間のゲー
ト電極をつなげて形成する部分をマスクで覆って所定厚
み多結晶シリコン膜エツチングを行い、次いで上記マス
クを除去して上記実施例と同様に側壁残しの多結晶シリ
コン膜エツチングを行なう。
その池水発明はその趣旨を逸脱しない範囲で種々変形し
て実施することができる。
て実施することができる。
第1図(a)〜(C)は本発明の一実施例のdRAMの
構成を示す平面図とそのA−A−’。 B−8−断面図、第2図(a)〜(h)はその製造工程
を示す断面図、第3図は従来のdRAMの一例の構成を
示す断面図である。 11・・・p+型S1基板、12・・・格子縞状溝、1
3・・・島状p−型層、14・・・キャパシタ電極、1
5・・・キャパシタ電極(第1層多結晶シリコン膜)、
16・・・n−型層、17・・・ゲート絶縁膜、18・
・・ゲート電極(第2層多結晶シリコン膜)、19 ・
l)−型層、20 ・n+型層、21−CV D酸化膜
、22.22′・・・Aり配線。 出願人代理人 弁理士 鈴江武彦 ′
□、第2図 第2図 15゜ 第2図 第2図
構成を示す平面図とそのA−A−’。 B−8−断面図、第2図(a)〜(h)はその製造工程
を示す断面図、第3図は従来のdRAMの一例の構成を
示す断面図である。 11・・・p+型S1基板、12・・・格子縞状溝、1
3・・・島状p−型層、14・・・キャパシタ電極、1
5・・・キャパシタ電極(第1層多結晶シリコン膜)、
16・・・n−型層、17・・・ゲート絶縁膜、18・
・・ゲート電極(第2層多結晶シリコン膜)、19 ・
l)−型層、20 ・n+型層、21−CV D酸化膜
、22.22′・・・Aり配線。 出願人代理人 弁理士 鈴江武彦 ′
□、第2図 第2図 15゜ 第2図 第2図
Claims (2)
- (1)基板上に格子縞状の溝により分離された複数の島
状半導体層が配列形成され、各島状半導体層にそれぞれ
1トランジスタ/1キャパシタ構成のメモリセルが形成
された半導体記憶装置であって、MOSキャパシタは前
記格子縞状の溝の途中までキャパシタ電極が埋め込まれ
た状態で溝側壁を利用して形成され、MOSトランジス
は前記溝にキャパシタ電極上に重ねてゲート電極が埋め
込まれた状態で溝側壁を利用して形成されていることを
特徴とする半導体記憶装置。 - (2)前記島状半導体層は、高不純物濃度の半導体基板
にこれと同導電型の低不純物濃度の半導体層を成長させ
、この半導体層を前記基板に達する深さにエッチングし
て格子縞状の溝を形成して得られたものである特許請求
の範囲第1項記載の半導体記憶装置。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
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JP60080619A JPH0682800B2 (ja) | 1985-04-16 | 1985-04-16 | 半導体記憶装置 |
EP86301758A EP0198590B1 (en) | 1985-04-16 | 1986-03-11 | Semiconductor memory device |
DE8686301758T DE3685361D1 (de) | 1985-04-16 | 1986-03-11 | Halbleiterspeichervorrichtung. |
KR1019860001867A KR900001225B1 (ko) | 1985-04-16 | 1986-03-14 | 반도체기억장치와 그 제조방법 |
US07/389,417 US5001078A (en) | 1985-04-16 | 1989-08-04 | Method of making semiconductor memory device |
US07/390,510 US4990980A (en) | 1985-04-16 | 1989-08-07 | Semiconductor memory device |
US08/464,385 US5504028A (en) | 1985-04-16 | 1995-06-05 | Method of forming a dynamic random memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP60080619A JPH0682800B2 (ja) | 1985-04-16 | 1985-04-16 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61239658A true JPS61239658A (ja) | 1986-10-24 |
JPH0682800B2 JPH0682800B2 (ja) | 1994-10-19 |
Family
ID=13723358
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60080619A Expired - Lifetime JPH0682800B2 (ja) | 1985-04-16 | 1985-04-16 | 半導体記憶装置 |
Country Status (5)
Country | Link |
---|---|
US (3) | US5001078A (ja) |
EP (1) | EP0198590B1 (ja) |
JP (1) | JPH0682800B2 (ja) |
KR (1) | KR900001225B1 (ja) |
DE (1) | DE3685361D1 (ja) |
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