JPS61239658A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS61239658A
JPS61239658A JP60080619A JP8061985A JPS61239658A JP S61239658 A JPS61239658 A JP S61239658A JP 60080619 A JP60080619 A JP 60080619A JP 8061985 A JP8061985 A JP 8061985A JP S61239658 A JPS61239658 A JP S61239658A
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capacitor
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の技術分野〕 本発明は、１トランジスタ／１キャパシタのメモリセル
構造を持つ半導体記憶装置に関する。
〔発明の技術的背景とその問題点〕
従来、半導体基板に形成される記憶装置として、−個の
ＭＯＳトランジスタと一個のＭＯＳキャパシタによりメ
モリセルを構成するＭＯ８型ダイナミックＲＡＭ　（ｄ
ＲＡＭ）が知られている。このｄＲＡＭでは、情報の記
憶はＭＯＳキャパシタに電荷が蓄積されているか否かに
より行われ、情報の読み出しはＭＯＳキャパシタの電荷
をＭＯＳトランジスタを介してビット線に放出してその
電位変化を検出することにより行われる。近年の半導体
技術の進歩、特に微細加工技術の進歩により、ｄＲＡＭ
の大容量化は急速に進んでいる。
ｄＲＡＭを更に大容量化する上で最も大きい問題は、メ
モリセル面積を小さくしてしかもＭＯＳキャパシタの容
量を如何に大きく保つかという点にある。ｄＲＡＭの情
報読み出しの際の電位変化の大きさはＭＯＳキャパシタ
の蓄積電荷量で決まり、動作余裕、α線入射等のノイズ
に対する余裕を考えると、最小限必要な電荷量が決まる
。そして蓄積電荷量はＭＯＳキャパシタの容量と印加電
圧で決まり、印加電圧は電源電圧で決まるので、ＭＯＳ
キャパシタ容量をある値以上確保することが必要となる
。
ＭＯＳキャパシタの容量を大きくするためには、用いる
ゲート絶縁膜の膜厚を小さくするか、誘電率を大きくす
るか、または面積を大きくすることが必要である。しか
し、絶縁膜厚を小さくすることは信頼性上限界がある。
誘電率を大きくすることは例えば、酸化膜（Ｓ　ｉ　０
２膜）に代わって窒化膜（Ｓｉ３Ｎ＋膜）を用いること
等が考えられるが、これも主として信頼性上問題があり
実用的でない。そうすると必要な容量を確保するために
は、ＭＯＳキャパシタの面積を一定値以上確保す１　　
　　　ることか必要になり・これがメ１リセルの面積を
小さくしてｄＲＡＭの高密度化、大容量化を達成する上
で大きな障害になっている。
メモリセルの占有面積を大きくすることなくＭＯＳキャ
パシタの容量を大きくする方法として、半導体基板内に
格子縞状の溝を設け、この溝により囲まれた領域を一つ
のメモリセル領域とし、溝の底部を分離領域として、溝
の側面にＭＯＳキャパシタを形成するものが提案されて
いる（特開昭５９−７２１６１号公報）。その構造を第
３図に示す。３１はｐ型３ｉ基板であり、これに格子縞
状の溝３２が形成されて、この溝の側壁にキャパシタ絶
縁膜３３を介してキャパシタ電極３４が溝３２に埋め込
まれ、溝で囲まれた島領域を囲むようにＭＯＳキャパシ
タが構成されている。溝３２の底部には素子分離用のｐ
＋型層３５が形成されている。Ｍｏ８　ｌ〜ランジスタ
は、溝３２で囲まれた領域の基板平坦部にゲート絶縁膜
３６を介してゲート電極３７を形成して構成されている
。３８はドレインとなるｎ＋型層、３９はＳ　ｉ　０２
膜であり、４０はビット線となる金属配線である。
この構成では全ての溝の側面をＭＯＳキャパシタとして
利用しているため、大きい容量を容易に得ることができ
るという利点を有する。反面、溝で凹まれた島領域が一
つのメモリセル領域に対応し、かつこの島領域内で中央
部にコンタクト孔を設け、その周囲にＭＯＳトランジス
タのゲート電極を形成するため、ＭＯＳトランジスタの
占有面積が大きいものとなり、結局メモリセル全体とし
ての占有面積を充分に小さくすることができない、とい
う欠点があった。
〔発明の目的〕
本発明は上記の点に鑑みなされたもので、メモリセル占
有面積を小さくしてしかも充分なキャパシタ容量を実現
した半導体記憶装置を提供することを目的とする。
〔発明の概要〕
本発明では、基板上に格子縞状の溝により分離された複
数の島状半導体層が配列形成され、各島状半導体層にそ
れぞれ１トランジスタ／１キャパシタ構成のメモリセル
が形成される。この場合、ＭＯＳキャパシタは溝の途中
までキャパシタ電極が埋め込まれた状態で溝側壁を利用
して形成され、Ｍｏ５トランジスタはこのキャパシタ電
極上にグー１〜電極が埋め込まれた状態でやはり溝側壁
を利、、゛ 用して形成される。従って溝で囲まれた島状半導　　　
　　。
体層の上面にはＭｏＳトランジスタのドレイン領域のみ
が設けられる。
〔発明の効果〕
本発明によれば、Ｍｏ８キャパシタのみならずＭＯＳト
ランジスタも溝側壁を利用して形成されるため、メモリ
セル占有面積を従来に比べて小さいものとすることがで
き、しかもキャパシタ容量は島状半導体層を取り囲む側
面を利用することで充分大ぎい値を確保することができ
る。従って高　　　　　二・ゾく 集積化ｄＲＡＭを実現することができる。　　　　　　
　　、：ｔ また本発明によれば、キャパシタ電極および１〜　　　
　　。
ランジスタのゲート電極が共に格子縞状溝に埋め　　　
　　、込まれるため、これらの電極が形成された後の基
板表面を平坦なものとすることができ、その後の□ 金属配線工程で微細パターンの形成が容易になる。
このことはｄＲＡＭの一層の高集積化と信頼性向　　　
　　２゜上に寄与する。　　　　　　　　　　　　　　
　　　　　　“曹−６−・し （発明の実施例〕 以下本発明の詳細な説明する。
第１図は一実施例のｄＲＡＭ構成を示１もので、（ａ）
は平面図、（ｂ）および（Ｃ）は（ａ）のＡ−Ａ−およ
びＢ−８＝位置の断面図である。
１１は高不純物濃度のｐ＋型３ｉ基板であり、この上に
格子縞状の溝１２により分離された複数の島状ｐ−型層
１３が配列形成されている。各島状ｐ−型層１３がそれ
ぞれメモリセル領域となっている。即ちＭＯＳキャパシ
タは、溝の底の方に側壁にキャパシタ絶縁膜１４を形成
してキャパシタ電極１５を埋め込んで構成されている。
１６はキャパシタの基板側電極となるｎ−型層である。
ＭＯ８Ｉ−ランジスタは、このようにキャパシタ電極１
５が埋め込まれた溝１２の上部に、やはり側壁にゲート
絶縁膜１７を介してゲート電極１８を形成して構成され
ている。１９はチャネル領域と；　　　　なるｐ−型層
である。ＭＯＳ　ｌ〜ランジスタのドレインとなるｎ＋
型層２０は各島状ｐ−型層１３の表面に形成されている
。２１はＣＶＤ酸化膜であり、２２はこの酸化膜２１に
形成されたコンタクト孔を介してｎ＋型層に接続される
ビット線としてのＡ２配線である。
ゲート電極１８は各島状ｐ−型層１３を取り囲み、かつ
第１図（ａ）の縦方向には複数の島状ｐ−型層について
連続的に一配設されてワード線ＷＬ１．ＷＬ２．・・・
を構成する。△ρ配線２２は第１図＜ａ＞に示すように
折返し配線として所謂フォールデッド・ビット線構成と
している。
２２′はワード線ＷＬ＋　、ＷＬ２　、・・・の端部に
コンタク１〜するＡ℃配線である。
このような構造を得るための具体的な製造工程例を第２
図（ａ）〜（０）を用いて説明する。第２図（ａ）〜（
ｑ）は第１図（ｂ）の断面に対応する。高不純物濃度の
ｐ＋型Ｓ１基板１１に低不純物濃度のｐ−型層１３をエ
ピタキシャル成長させ、その表面にマスク＠２３を堆積
し、公知の方法によりフォトレジスト２４をパターニン
グして、これを用いてマスク層２３をエツチングする（
第２図（ａ））。そしてｐ−型層１３をエツチングして
基板１１に達する格子縞状の溝１２を形成する。この後
例えばリンを含む酸化膜を全面に堆積し、熱処理を施す
ことにより溝１２により分離された各島状ｐ−型層１３
の側壁の全面にｎ−型層１６を形成した後、キャパシタ
絶縁ｌｌ！Ｊ１４として例えば１００人程度の熱酸化膜
を形成する（第２図（ｂ））。次いで第１層多結晶シリ
コン膜１５ｏを全面に堆積し、溝１２を完全に埋める（
第２図（Ｃ））。このとき多結晶シリコン膜１５ｏの表
面は図示のように平坦化する。そしてこの多結晶シリコ
ン膜１５ｏをエツチングし、溝１２の底の部分に残して
キャパシタ電極１５とする。こうしてキャパシタ電極１
５は溝全体に渡って途中まで埋め込まれた状態で形成さ
れる。この後一旦酸化膜エッチングを行い、島状ｐ−型
層の上部を露出させ、例えばボロンを含む酸化膜を全面
に堆積して熱処理を行なうことにより、１〜ランジスタ
のチャネル領域となるｐ−型層１９を形成する（第２図
（ｄ））。このときｐ−型層１９の形成時の横方向拡散
によりキャパシタの基板測置極となるｎ−型層１６が後
退する。これを補償するためには予めこの後選分を見込
んで、キャパシタ電極１５の厚みを少し厚く選んでおい
て、ｐ−型層１９の形成後にキャパシタ電極１５表面を
僅かにエツチングすることが望ましい。
この後、ゲート絶縁膜１７として例えば２００人程度の
熱酸化膜を各島状ｐ−型層の上部表面に形成し、次いで
ＭＯＳ　ｔ−ランジスタのゲート電極として用いる第２
層多結晶シリコン喚１８ｏを堆積する（第２図（ｅ））
。この多結晶シリコン膜１８ｏとキャパシタ電８ｉ１５
との間は熱酸化膜により分離される。この第２層多結晶
シリコン膜１８ｏは、図から明らかなように第１層多結
晶シリコン膜１５ｏの場合のように表面は平坦化しない
。そしてこの多結晶シリコンＩＩ！１８ｏをＲＩＥなど
の異方性エツチングによりエツチングして、溝１２のキ
ャパシタ電極１５上の側壁部に選択的に残して各島状ｐ
−型層１３を囲むようにグー１〜電極１８を形成する。
このとぎゲート電極１８は、　　　　　′、。
格子輪状溝１２の形状８寸法を選ぶことにより自　　　
　　”動的に、即ちマスク工程を用いることなく、第１
図（ａ）のＡ−Ａ−断面で隣接する島状ｐ−型層１３間
では互いに分離され、Ｂ−Ｂ　′断面では第１図（ａ）
あるいは（Ｃ）に示すように各島状ｐ−型層１３間を埋
めて連続的につながった状態が得られる。こうして縦方
向につながるゲート電極１８はワード線を構成する。こ
の後例えばヒ素のイオン注入を行なって各島状ｐ−型層
表面にＭＯＳトランジスタのドレインとなるｎ＋型層２
０を形成する（第２図（ｆ））。
最後に全面にＣＶＤ′ｆａ化１ｔ！２１を堆積し、これ
にコンタクト孔を開けて横方向のメモリセルのドレイン
を接続する。ビット線となるＡｆｉ配線２２を形成する
（第２図（（にｌ））。
第２図（ｈ）はワード線であるゲート電極１８とＡβ配
線２２−とのコンタクト部分を説明するものである。こ
の図は第１図のｃ−ｃ′断面を示１　　　　５・第２図
（０）の工程に対応している・なわち・ゲート電極１８
とＡｆｉ配線とのコンタクト部においては、多結晶シリ
コン膜１８０堆積した後、コンタク１一部にレジストパ
ターン２３を形成しておき、第２図（ｆ）の工程で多結
晶シリコン膜１８ｏの異方性エツチングを行なう。その
後ピット線と同様、ＣＶＤ酸化膜２１にコンタクト孔を
開けてゲート電極１８とコンタクトスルＡｊ２配線１８
−を設ければよい。その他、このコンタクト用の島状ｐ
″型層上にレジストパターン２３を設けずにおき、その
側壁に形成されたグーミル電極に直接ＡＭ配線をコンタ
ク、トさせることも可能である。
この実施例によれば、格子縞状の溝底部を分離領域とし
てこの溝により分離された各島状半導体層をそれぞれ一
つのメモリセル領域として、かつ島状半導体層の側面を
利用してＭＯＳキャパシタとＭＯＳトランジスタを構成
しているため、メモリセルの占有面積を非常に小さいも
のとすることができ、高集積化ｄＲＡＭが得られる。ま
たキャパシタ電極と共にグー１〜電極も溝に埋め込まれ
ていることから、金属配線形成前の基板表面が平坦なも
のとなり、金属配線の微細加工が可能である。
またこの実施例では第１図（ａ）に示すように、ビット
線はフォールデッド・ビット線構成としており、従って
センスアンプＳＡにより微細化が妨げられることはない
。
本発明は上記実施例に限られない。例えば上記実施例で
は、マスク工程を用いることなく第２層多結晶シリコン
膜の側壁残しの技術により一方向に連続したゲート電極
を形成している。これは第１図（ａ）において縦方向に
隣接する島状半導体層の間隔を横方向に隣接する島状半
導体層の間隔より小さくすることにより、可能であった
。これに対して、各島状半導体層の間隔がいずれの方向
にも等しくなるように格子縞状溝を一定幅で形成した場
合には、ゲート電極を一方向に連続的に配設するために
マスク工程を用いることが必要になる。その場合の工程
は次のようにすればよい。即ち第２図（ｅ）の状態を形
成する際に第２層多結晶シリコン膜を必要な厚みより厚
＜１＃積する。そして、隣接する島状半導体層間のゲー
ト電極をつなげて形成する部分をマスクで覆って所定厚
み多結晶シリコン膜エツチングを行い、次いで上記マス
クを除去して上記実施例と同様に側壁残しの多結晶シリ
コン膜エツチングを行なう。
その池水発明はその趣旨を逸脱しない範囲で種々変形し
て実施することができる。
【図面の簡単な説明】
第１図（ａ）〜（Ｃ）は本発明の一実施例のｄＲＡＭの
構成を示す平面図とそのＡ−Ａ−’。 Ｂ−８−断面図、第２図（ａ）〜（ｈ）はその製造工程
を示す断面図、第３図は従来のｄＲＡＭの一例の構成を
示す断面図である。 １１・・・ｐ＋型Ｓ１基板、１２・・・格子縞状溝、１
３・・・島状ｐ−型層、１４・・・キャパシタ電極、１
５・・・キャパシタ電極（第１層多結晶シリコン膜）、
１６・・・ｎ−型層、１７・・・ゲート絶縁膜、１８・
・・ゲート電極（第２層多結晶シリコン膜）、１９　・
ｌ）−型層、２０　・ｎ＋型層、２１−ＣＶ　Ｄ酸化膜
、２２．２２′・・・Ａり配線。 出願人代理人　弁理士　鈴江武彦　　　　　　　　　′
□、第２図 第２図 １５゜ 第２図 第２図

Claims (2)

    【特許請求の範囲】
  1. （１）基板上に格子縞状の溝により分離された複数の島
    状半導体層が配列形成され、各島状半導体層にそれぞれ
    １トランジスタ／１キャパシタ構成のメモリセルが形成
    された半導体記憶装置であって、ＭＯＳキャパシタは前
    記格子縞状の溝の途中までキャパシタ電極が埋め込まれ
    た状態で溝側壁を利用して形成され、ＭＯＳトランジス
    は前記溝にキャパシタ電極上に重ねてゲート電極が埋め
    込まれた状態で溝側壁を利用して形成されていることを
    特徴とする半導体記憶装置。
  2. （２）前記島状半導体層は、高不純物濃度の半導体基板
    にこれと同導電型の低不純物濃度の半導体層を成長させ
    、この半導体層を前記基板に達する深さにエッチングし
    て格子縞状の溝を形成して得られたものである特許請求
    の範囲第１項記載の半導体記憶装置。
JP60080619A 1985-04-16 1985-04-16 半導体記憶装置 Expired - Lifetime JPH0682800B2 (ja)

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JP60080619A JPH0682800B2 (ja) 1985-04-16 1985-04-16 半導体記憶装置
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EP (1) EP0198590B1 (ja)
JP (1) JPH0682800B2 (ja)
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DE (1) DE3685361D1 (ja)

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