JP2604705B2 - Ｍｏｓキヤパシタの製造方法 - Google Patents
Ｍｏｓキヤパシタの製造方法Info
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L29/92—Capacitors having potential barriers
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はMOSキャパシタの製造方法、特にMOSダイナミ
ックRAM（以後DRAMと記す）の製作に好適なMOSキャパシ
タの製造方法に関するものである。
ックRAM（以後DRAMと記す）の製作に好適なMOSキャパシ
タの製造方法に関するものである。
従来の技術 近年、DRAMの集積度の向上に対する取り組みが進み数
メガビットの大容量のものが報告されるに至ってきてい
るが、記憶容量を大きくするに伴いチップサイズが大き
くなる傾向にあり、実用化するにはメモリセルをさらに
小形にして高密度化を図る必要がある。
メガビットの大容量のものが報告されるに至ってきてい
るが、記憶容量を大きくするに伴いチップサイズが大き
くなる傾向にあり、実用化するにはメモリセルをさらに
小形にして高密度化を図る必要がある。
１ビット当りのメモリセル面積は、256キロビットのD
RAMでは50〜70μm2であるが、１メガビットでは20〜30
μm2以下にしなければならない。しかし、ソフトエラー
やノイズマージンなどを考慮するとメモリセルを構成す
るキャパシタ容量を256キロビットのDRAMとほぼ等しく
する必要がある。
RAMでは50〜70μm2であるが、１メガビットでは20〜30
μm2以下にしなければならない。しかし、ソフトエラー
やノイズマージンなどを考慮するとメモリセルを構成す
るキャパシタ容量を256キロビットのDRAMとほぼ等しく
する必要がある。
メモリセル面積を小さくしながらもメモリセルキャパ
シタの容量を256キロビットのDRAMとほぼ等しく保つに
は、キャパシタの構成要素である絶縁膜（以後キャパシ
タ絶縁膜と記す）の実効膜厚を薄くする方法や実効面積
を大きくする方法などがある。
シタの容量を256キロビットのDRAMとほぼ等しく保つに
は、キャパシタの構成要素である絶縁膜（以後キャパシ
タ絶縁膜と記す）の実効膜厚を薄くする方法や実効面積
を大きくする方法などがある。
ところで、前者の方法には、二酸化珪素膜を10〜15nm
より薄くすることがピンホール等の観点から困難である
から限界がある。
より薄くすることがピンホール等の観点から困難である
から限界がある。
一方、このような不都合を除くため半導体基板に数μ
ｍの深さの溝を堀り、この内壁にキャパシタを形成する
ことによりキャパシタの実効面積を大きくする溝形キャ
パシタの製造方法については知られている。
ｍの深さの溝を堀り、この内壁にキャパシタを形成する
ことによりキャパシタの実効面積を大きくする溝形キャ
パシタの製造方法については知られている。
以下、この方法により製作されたDRAMメモリセルの構
造断面図を示した第２図を参照しながら製造方法につい
て説明する。なお、図は素子分離領域の様子がわかりや
すいように分離領域を挾んだ２ビットのメモリセルが配
置された部分を表している。
造断面図を示した第２図を参照しながら製造方法につい
て説明する。なお、図は素子分離領域の様子がわかりや
すいように分離領域を挾んだ２ビットのメモリセルが配
置された部分を表している。
まず、ｐ形シリコン基板１に選択酸化法により素子分
離領域２を形成した後、素子分離領域２の接し、かつ、
これを挾むシリコン基板１の領域に反応性イオンエッチ
ングなどの異方性エッチングにより深さ約４μｍの溝３
を形成する。この溝３の内壁にMOSキャパシタ用の絶縁
膜４を形成した後、この絶縁膜４上に多結晶シリコン膜
５を形成し、さらに多結晶シリコン膜６により溝３を埋
め表面を平坦化した後、前記多結晶シリコン膜５と６を
選択的に除去し、キャパシタ電極パターンを形成する。
離領域２を形成した後、素子分離領域２の接し、かつ、
これを挾むシリコン基板１の領域に反応性イオンエッチ
ングなどの異方性エッチングにより深さ約４μｍの溝３
を形成する。この溝３の内壁にMOSキャパシタ用の絶縁
膜４を形成した後、この絶縁膜４上に多結晶シリコン膜
５を形成し、さらに多結晶シリコン膜６により溝３を埋
め表面を平坦化した後、前記多結晶シリコン膜５と６を
選択的に除去し、キャパシタ電極パターンを形成する。
次に、MOSキャパシタの電極とワードラインとを絶縁
するための層間絶縁膜７を形成した後、アクセス用MOS
トランジスタのゲート絶縁膜８を形成し、このゲート絶
縁膜上に低抵抗の金属からなるゲート電極９およびこれ
につながるワードライン91を形成し、さらにアクセス用
MOSトランジスタのソースならびにドレイン領域となる
ｎ形の拡散領域10と101を形成する。なお、この拡散領
域10と101はメモリの読み込みと読み出しにより、ソー
ス領域になったりドレイン領域になったりする。
するための層間絶縁膜７を形成した後、アクセス用MOS
トランジスタのゲート絶縁膜８を形成し、このゲート絶
縁膜上に低抵抗の金属からなるゲート電極９およびこれ
につながるワードライン91を形成し、さらにアクセス用
MOSトランジスタのソースならびにドレイン領域となる
ｎ形の拡散領域10と101を形成する。なお、この拡散領
域10と101はメモリの読み込みと読み出しにより、ソー
ス領域になったりドレイン領域になったりする。
次に、層間絶縁膜11を形成した後、拡散領域10とこの
拡散領域内に形成された開口12を通して接続されるアル
ミニウム配線からなるビットライン13を形成することに
よりメモリセルが形成される。
拡散領域内に形成された開口12を通して接続されるアル
ミニウム配線からなるビットライン13を形成することに
よりメモリセルが形成される。
この製造方法では、シリコン基板に溝を堀ることによ
り３次元的にMOSキャパシタを形成して約60fFの容量を
得、しかも素子面積の縮小を図ることができる。
り３次元的にMOSキャパシタを形成して約60fFの容量を
得、しかも素子面積の縮小を図ることができる。
第３図は上記の製造方法により形成されたメモリセル
の１ビットの等価回路を示す図であり、アクセス用MOS
トランジスタ14のソースあるいはドレインとなる一方の
電極がビットライン13に、他方の電極がキャパシタ15に
接続され、ゲート電極９がワードライン91に接続された
回路構成となっている。
の１ビットの等価回路を示す図であり、アクセス用MOS
トランジスタ14のソースあるいはドレインとなる一方の
電極がビットライン13に、他方の電極がキャパシタ15に
接続され、ゲート電極９がワードライン91に接続された
回路構成となっている。
発明が解決しようとする問題点 従来の方法では、シリコン基板に溝を堀り、この内壁
にキャパシタを形成することによりメモリセルの面積の
縮小を図っている。しかし、溝形キャパシタを選択酸化
法により形成した素子分離領域の両側に接して形成した
場合、隣接するキャパシタ間でパンチスルーが起こり分
離幅を小さくすることが困難となる。例えば、（100）
結晶面をもつ比抵抗が４Ωcmのｐ形シリコン基板を用
い、溝間距離を2.5μｍに設定して溝形キャパシタを形
成し、基板バイアスが−3Vの条件でパンチスルー電圧を
測定すると約20Vのパンチスルー電圧が得られたが、溝
間距離を2.0μｍとした場合には同様の測定条件でパン
チスルー電圧は約2Vまで急激に低下する。なお、パンチ
スルー電圧は基板濃度を高くすることにより向上する
が、比抵抗が１Ωcmの基板を用いても溝間距離を1.5μ
ｍとするとパンチスルー電圧は１〜2Vまで低下するため
溝間距離を２μｍ以下の小さな値とすることは殆ど不可
能である。このため素子間耐圧の面で高集積化に限界が
ある。また、素子分離に選択酸化法が採用されているた
めバーズビークの発生が避けられず高集積化が図れない
問題点もある。
にキャパシタを形成することによりメモリセルの面積の
縮小を図っている。しかし、溝形キャパシタを選択酸化
法により形成した素子分離領域の両側に接して形成した
場合、隣接するキャパシタ間でパンチスルーが起こり分
離幅を小さくすることが困難となる。例えば、（100）
結晶面をもつ比抵抗が４Ωcmのｐ形シリコン基板を用
い、溝間距離を2.5μｍに設定して溝形キャパシタを形
成し、基板バイアスが−3Vの条件でパンチスルー電圧を
測定すると約20Vのパンチスルー電圧が得られたが、溝
間距離を2.0μｍとした場合には同様の測定条件でパン
チスルー電圧は約2Vまで急激に低下する。なお、パンチ
スルー電圧は基板濃度を高くすることにより向上する
が、比抵抗が１Ωcmの基板を用いても溝間距離を1.5μ
ｍとするとパンチスルー電圧は１〜2Vまで低下するため
溝間距離を２μｍ以下の小さな値とすることは殆ど不可
能である。このため素子間耐圧の面で高集積化に限界が
ある。また、素子分離に選択酸化法が採用されているた
めバーズビークの発生が避けられず高集積化が図れない
問題点もある。
さらに、溝堀り工程および熱処理工程でシリコン基板
に発生する結晶欠陥などが、基板リークやキャパシタ絶
縁膜の欠陥を引き起こす。これらの問題が大容量メモリ
の製造の大きな障害となっている。
に発生する結晶欠陥などが、基板リークやキャパシタ絶
縁膜の欠陥を引き起こす。これらの問題が大容量メモリ
の製造の大きな障害となっている。
問題点を解決するための手段 本発明の製造方法は、一導電形の半導体基板の主面に
第１の溝を形成し、その溝の内壁を第１の絶縁膜で覆っ
た後、第１の絶縁膜を第１の溝内部にだけ残したまま、
絶縁体あるいは半導体材料で前記第１の溝内部を埋める
ことによって基板表面が平坦化された素子分離領域を形
成する工程と、前記の素子分離領域の側面に接し、かつ
素子分離領域を挟んで対向する２つ以上の第２の溝を半
導体基板に形成し、その溝の内壁表面全面に半導体基板
とは逆導電形の第１の多結晶シリコン膜を形成する工程
と、第１の多結晶シリコン膜全表面上に第２の絶縁膜を
形成する工程と、さらのその絶縁膜上に導電性を有する
第２の多結晶シリコン膜を形成し前記第２の溝を埋める
工程とを経て、MOSキャパシタを形成するものである。
第１の溝を形成し、その溝の内壁を第１の絶縁膜で覆っ
た後、第１の絶縁膜を第１の溝内部にだけ残したまま、
絶縁体あるいは半導体材料で前記第１の溝内部を埋める
ことによって基板表面が平坦化された素子分離領域を形
成する工程と、前記の素子分離領域の側面に接し、かつ
素子分離領域を挟んで対向する２つ以上の第２の溝を半
導体基板に形成し、その溝の内壁表面全面に半導体基板
とは逆導電形の第１の多結晶シリコン膜を形成する工程
と、第１の多結晶シリコン膜全表面上に第２の絶縁膜を
形成する工程と、さらのその絶縁膜上に導電性を有する
第２の多結晶シリコン膜を形成し前記第２の溝を埋める
工程とを経て、MOSキャパシタを形成するものである。
作用 本発明の製造方法によれば、素子分離を分離耐圧が高
く、かつ幅が縮小された溝形にすることができる。さら
に、溝形キャパシタの内壁に多結晶シリコン膜を形成
し、この上にキャパシタの絶縁膜を形成するので、基板
に発生した結晶欠陥の影響を受けることのない領域にキ
ャパシタ絶縁膜を形成することができる。
く、かつ幅が縮小された溝形にすることができる。さら
に、溝形キャパシタの内壁に多結晶シリコン膜を形成
し、この上にキャパシタの絶縁膜を形成するので、基板
に発生した結晶欠陥の影響を受けることのない領域にキ
ャパシタ絶縁膜を形成することができる。
実施例 本発明を適用したDRAMの製造方法の実施例を第１図の
工程フローチャートを参照しながら説明する。
工程フローチャートを参照しながら説明する。
まず、ｐ形シリコン基板16の表面上に、二酸化珪素膜
17を形成し、写真食刻法により素子分離領域となる部分
に幅１μｍの開口18を形成する（第１図ａ）。
17を形成し、写真食刻法により素子分離領域となる部分
に幅１μｍの開口18を形成する（第１図ａ）。
次に、二酸化珪素膜17をマスクとしてCCl4およびO2な
どを用いた反応性イオンエッチングを施し、シリコン基
板16に深さ５μｍ、幅１μｍの溝19を形成する。つづい
て、ボロンをイオン注入し溝19の底部にチャンネルスト
ッパ領域20を形成する（第１図ｂ）。
どを用いた反応性イオンエッチングを施し、シリコン基
板16に深さ５μｍ、幅１μｍの溝19を形成する。つづい
て、ボロンをイオン注入し溝19の底部にチャンネルスト
ッパ領域20を形成する（第１図ｂ）。
次に、溝19の内壁とシリコン基板16の表面を熱酸化し
た後、CVD法により二酸化珪素を被着して溝19を二酸化
珪素21で埋め素子分離領域22を形成する（第１図ｃ）。
た後、CVD法により二酸化珪素を被着して溝19を二酸化
珪素21で埋め素子分離領域22を形成する（第１図ｃ）。
なお、溝19を埋める方法として溝19の内壁に二酸化珪
素を形成した後、CVD法により多結晶シリコン層を形成
し、この多結晶シリコン層で溝19を埋める方法もある。
つづいて、シリコン基板16の主面上に形成された二酸化
珪素膜17と21をエッチングにより全面除去する（第１図
ｄ）。
素を形成した後、CVD法により多結晶シリコン層を形成
し、この多結晶シリコン層で溝19を埋める方法もある。
つづいて、シリコン基板16の主面上に形成された二酸化
珪素膜17と21をエッチングにより全面除去する（第１図
ｄ）。
次に、シリコン基板16の表面に新たに二酸化珪素23を
形成し、さらに写真食刻法により素子分離領域22の両側
に位置し、しかも素子分離領域に接する領域に溝形キャ
パシタ形成用の開口を設ける。この後、この開口の内部
に露出するシリコン基板部分に反応性イオンエッチング
を施し、シリコン基板16に深さ４μｍ、幅１μｍの溝24
を形成する。この溝24は素子分離領域22の両側に位置
し、しかも素子分離領域22に接する構造となる（第１図
ｅ）。
形成し、さらに写真食刻法により素子分離領域22の両側
に位置し、しかも素子分離領域に接する領域に溝形キャ
パシタ形成用の開口を設ける。この後、この開口の内部
に露出するシリコン基板部分に反応性イオンエッチング
を施し、シリコン基板16に深さ４μｍ、幅１μｍの溝24
を形成する。この溝24は素子分離領域22の両側に位置
し、しかも素子分離領域22に接する構造となる（第１図
ｅ）。
次に、リン（Ｐ）を含んだ多結晶シリコン膜25を溝24
の内壁に膜厚200nm程成長させた後、この多結晶シリコ
ン膜25に含ませたリンをシリコン基板16に拡散させてｎ
形拡散層26を形成し、シリコン基板16と多結晶シリコン
膜25を電気的に接続する（第１図ｆ）。
の内壁に膜厚200nm程成長させた後、この多結晶シリコ
ン膜25に含ませたリンをシリコン基板16に拡散させてｎ
形拡散層26を形成し、シリコン基板16と多結晶シリコン
膜25を電気的に接続する（第１図ｆ）。
次に、レジスト（図示せず）を全面に塗布して溝24を
レジストで埋めた後、表面のレジスト膜を酸素ガスを用
いた反応性イオンエッチングにより除去し、溝24の内部
にのみレジストを残す。この状態で表面の多結晶シリコ
ン膜25と二酸化珪素膜23を順次除去する。この後、溝24
の内部にあるレジストを除去する（第１図ｇ）。
レジストで埋めた後、表面のレジスト膜を酸素ガスを用
いた反応性イオンエッチングにより除去し、溝24の内部
にのみレジストを残す。この状態で表面の多結晶シリコ
ン膜25と二酸化珪素膜23を順次除去する。この後、溝24
の内部にあるレジストを除去する（第１図ｇ）。
次に、キャパシタ絶縁膜として実効酸化膜厚が15nmと
なるように二酸化珪素膜27を形成する。この上にキャパ
シタの他方の電極となるリン含有の多結晶シリコン膜28
を500nmの厚さに形成し、１μｍ幅の溝を埋め表面を平
坦化する（第１図ｈ）。
なるように二酸化珪素膜27を形成する。この上にキャパ
シタの他方の電極となるリン含有の多結晶シリコン膜28
を500nmの厚さに形成し、１μｍ幅の溝を埋め表面を平
坦化する（第１図ｈ）。
次に、表面の多結晶シリコン膜28を選択的に除去し、
キャパシタの電極パターンを形成する。その後、アクセ
スMOSトランジスタのゲート酸化膜29を形成し、つづい
てキャパシタ電極とワードラインとを絶縁する層間絶縁
膜30を形成し、タングステンあるいはアルミニウムによ
るゲート電極31およびこれにつながるワードライン32を
形成した後、ソースあるいはドレイン領域となるｎ形の
拡散領域33と34を形成する（第１図ｉ）。
キャパシタの電極パターンを形成する。その後、アクセ
スMOSトランジスタのゲート酸化膜29を形成し、つづい
てキャパシタ電極とワードラインとを絶縁する層間絶縁
膜30を形成し、タングステンあるいはアルミニウムによ
るゲート電極31およびこれにつながるワードライン32を
形成した後、ソースあるいはドレイン領域となるｎ形の
拡散領域33と34を形成する（第１図ｉ）。
つづいて、ワードライン32とビットラインとを絶縁す
る層間絶縁膜35を形成し、その後、ｎ形の拡散領域33内
に電極形成用の開口を形成し、ビットライン36の一端が
この開口に接続されるようにアルミニウム配線を選択的
に形成する。
る層間絶縁膜35を形成し、その後、ｎ形の拡散領域33内
に電極形成用の開口を形成し、ビットライン36の一端が
この開口に接続されるようにアルミニウム配線を選択的
に形成する。
最後に、保護膜（図示せず）を形成することによりDR
AMのメモリが完成する（第１図ｊ）。
AMのメモリが完成する（第１図ｊ）。
なお、実施例に示される溝24の内壁の基板側に形成さ
れたｍ形拡散層26を省略してもよく、この場合には、キ
ャパシタ容量が約10％減少するが、メモリセル面積の縮
小効果は変わらない。
れたｍ形拡散層26を省略してもよく、この場合には、キ
ャパシタ容量が約10％減少するが、メモリセル面積の縮
小効果は変わらない。
このように本発明のMOSキャパシタの製造方法により
形成されたDRAMのメモリセルは、素子分離幅およびキャ
パシタ溝幅を１μｍと縮小しながらも容量は60fF得られ
る。
形成されたDRAMのメモリセルは、素子分離幅およびキャ
パシタ溝幅を１μｍと縮小しながらも容量は60fF得られ
る。
しかも、素子分離溝幅を１μｍにしても基板比抵抗が
４〜５Ωcmで素子間耐圧は20Vも得ることができる。
４〜５Ωcmで素子間耐圧は20Vも得ることができる。
発明の効果 本発明のMOSキャパシタの製造方法によれば、溝構造
の素子分離領域の側面に接して溝構造のキャパシタを形
成し、分離溝幅を１μｍ程度にまで縮小しながらも分離
耐圧を向上することができる効果が奏される。
の素子分離領域の側面に接して溝構造のキャパシタを形
成し、分離溝幅を１μｍ程度にまで縮小しながらも分離
耐圧を向上することができる効果が奏される。
さらに、この製造方法をDRAMに使用すれば、キャパシ
タ形成用の溝内壁に多結晶シリコン膜を形成した後に、
この上に絶縁膜を形成するので、DRAM用キャパシタ絶縁
膜はシリコン基板に発生した加工歪等による欠陥の影響
を受けることなく、絶縁耐圧が高く、しかも、キャパシ
タに蓄積された電荷がリークにより自然消滅する時間
（ポーズタイム）の特性も改善されたものが得られる。
タ形成用の溝内壁に多結晶シリコン膜を形成した後に、
この上に絶縁膜を形成するので、DRAM用キャパシタ絶縁
膜はシリコン基板に発生した加工歪等による欠陥の影響
を受けることなく、絶縁耐圧が高く、しかも、キャパシ
タに蓄積された電荷がリークにより自然消滅する時間
（ポーズタイム）の特性も改善されたものが得られる。
第１図は本発明のMOSキャパシタの製造方法を適用したD
RAMの製造方法の工程断面図によるフローチャート、第
２図は溝形キャパシタ構造によるDRAMのメモリセルの断
面図、第３図は１メモリセルによるDRAMの等価回路図で
ある。 16……ｐ形シリコン基板、22……素子分離領域、24……
溝、25,28……多結晶シリコン膜、26……ｎ形拡散領
域、27……絶縁膜、29……ゲート絶縁膜、30,35……層
間絶縁膜、31……ゲート電極、32……ワードライン、3
3,34……ｎ形拡散領域、36……ビットライン。
RAMの製造方法の工程断面図によるフローチャート、第
２図は溝形キャパシタ構造によるDRAMのメモリセルの断
面図、第３図は１メモリセルによるDRAMの等価回路図で
ある。 16……ｐ形シリコン基板、22……素子分離領域、24……
溝、25,28……多結晶シリコン膜、26……ｎ形拡散領
域、27……絶縁膜、29……ゲート絶縁膜、30,35……層
間絶縁膜、31……ゲート電極、32……ワードライン、3
3,34……ｎ形拡散領域、36……ビットライン。
Claims (2)
- 【請求項１】一導電形の半導体基板の主面に第１の溝を
形成し、前記第１の溝の内壁を第１の絶縁膜で覆った
後、前記第１の絶縁膜を前記第１の溝内部だけに残しつ
つ、絶縁体あるいは半導体材料で前記第１の溝内部を埋
め、基板表面が平坦化された素子分離領域を形成する工
程と、前記素子分離領域の側面に接し、かつ前記素子分
離領域を挟んで対向する２つ以上の第２の溝を前記半導
体基板に形成する工程と、前記第２の溝内壁全面と、前
記素子分離領域の表面と、前記第２の溝周辺の前記半導
体基板表面領域とを覆うように前記半導体基板とは逆導
電形の第１の多結晶シリコン膜を形成した後、前記素子
分離領域の表面上および前記第２の溝周辺の前記半導体
基板表面領域に存在する前記第１の多結晶シリコン膜を
選択的に除去する工程と、前記第１の多結晶シリコン膜
の表面が露出しないように、前記第１の多結晶シリコン
膜の全表面に第２の絶縁膜を形成、被覆する工程と、第
２の絶縁膜上に導電性を有する第２の多結晶シリコン膜
を形成し前記第２の溝を埋める工程とを有することを特
徴とするMOSキャパシタの製造方法。 - 【請求項２】第２の溝の内壁面となっている半導体基板
の部分に、これと逆導電形を有する拡散領域を形成する
ことを特徴とする特許請求の範囲第１項記載のMOSキャ
パシタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070278A JP2604705B2 (ja) | 1985-04-03 | 1985-04-03 | Ｍｏｓキヤパシタの製造方法 |
| DE8686302450T DE3679698D1 (de) | 1985-04-03 | 1986-04-02 | Mos-kondensator und verfahren zu seiner herstellung. |
| EP86302450A EP0197762B1 (en) | 1985-04-03 | 1986-04-02 | Mos capacitor and method of manufacturing the same |
| US07/171,177 US4797719A (en) | 1985-04-03 | 1988-03-21 | MOS capacitor with direct polycrystalline contact to grooved substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070278A JP2604705B2 (ja) | 1985-04-03 | 1985-04-03 | Ｍｏｓキヤパシタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61229349A JPS61229349A (ja) | 1986-10-13 |
| JP2604705B2 true JP2604705B2 (ja) | 1997-04-30 |
Family
ID=13426872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60070278A Expired - Lifetime JP2604705B2 (ja) | 1985-04-03 | 1985-04-03 | Ｍｏｓキヤパシタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4797719A (ja) |
| EP (1) | EP0197762B1 (ja) |
| JP (1) | JP2604705B2 (ja) |
| DE (1) | DE3679698D1 (ja) |
Families Citing this family (13)
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| JPH01287956A (ja) * | 1987-07-10 | 1989-11-20 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JPH01128559A (ja) * | 1987-11-13 | 1989-05-22 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US4896293A (en) * | 1988-06-09 | 1990-01-23 | Texas Instruments Incorporated | Dynamic ram cell with isolated trench capacitors |
| US4958318A (en) * | 1988-07-08 | 1990-09-18 | Eliyahou Harari | Sidewall capacitor DRAM cell |
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| KR920004028B1 (ko) * | 1989-11-20 | 1992-05-22 | 삼성전자 주식회사 | 반도체 장치 및 그 제조방법 |
| US5256588A (en) * | 1992-03-23 | 1993-10-26 | Motorola, Inc. | Method for forming a transistor and a capacitor for use in a vertically stacked dynamic random access memory cell |
| US5429978A (en) * | 1994-06-22 | 1995-07-04 | Industrial Technology Research Institute | Method of forming a high density self-aligned stack in trench |
| US6222218B1 (en) | 1998-09-14 | 2001-04-24 | International Business Machines Corporation | DRAM trench |
| EP0996149A1 (en) * | 1998-10-23 | 2000-04-26 | STMicroelectronics S.r.l. | Manufacturing method for an oxide layer having high thickness |
| JP3580719B2 (ja) * | 1999-03-03 | 2004-10-27 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| KR20070105710A (ko) * | 2006-04-27 | 2007-10-31 | 윤욱현 | 모스 커패시터 및 그 제조 방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58137245A (ja) * | 1982-02-10 | 1983-08-15 | Hitachi Ltd | 大規模半導体メモリ |
| JPS5982761A (ja) * | 1982-11-04 | 1984-05-12 | Hitachi Ltd | 半導体メモリ |
| JPS59106146A (ja) * | 1982-12-10 | 1984-06-19 | Hitachi Ltd | 半導体メモリ |
| JPS59161860A (ja) * | 1983-03-07 | 1984-09-12 | Hitachi Ltd | 半導体メモリ装置 |
| JPH0666436B2 (ja) * | 1983-04-15 | 1994-08-24 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS59191374A (ja) * | 1983-04-15 | 1984-10-30 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6038855A (ja) * | 1983-08-12 | 1985-02-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS6023506B2 (ja) * | 1983-11-21 | 1985-06-07 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH0665225B2 (ja) * | 1984-01-13 | 1994-08-22 | 株式会社東芝 | 半導体記憶装置の製造方法 |
-
1985
- 1985-04-03 JP JP60070278A patent/JP2604705B2/ja not_active Expired - Lifetime
-
1986
- 1986-04-02 EP EP86302450A patent/EP0197762B1/en not_active Expired
- 1986-04-02 DE DE8686302450T patent/DE3679698D1/de not_active Expired - Lifetime
-
1988
- 1988-03-21 US US07/171,177 patent/US4797719A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0197762A2 (en) | 1986-10-15 |
| EP0197762A3 (en) | 1987-08-19 |
| EP0197762B1 (en) | 1991-06-12 |
| DE3679698D1 (de) | 1991-07-18 |
| JPS61229349A (ja) | 1986-10-13 |
| US4797719A (en) | 1989-01-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |