JPS6350056A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6350056A JPS6350056A JP61194572A JP19457286A JPS6350056A JP S6350056 A JPS6350056 A JP S6350056A JP 61194572 A JP61194572 A JP 61194572A JP 19457286 A JP19457286 A JP 19457286A JP S6350056 A JPS6350056 A JP S6350056A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、−個のＭＯＳトランジスタと一個のキャパシ
タによりメモリセルを構成するダイナミック型半導体記
憶装置（ｄＲＡＭ）に関する。
タによりメモリセルを構成するダイナミック型半導体記
憶装置（ｄＲＡＭ）に関する。
（従来の技術）
ＭＯ８型ｄＲＡＭは高集積化、素子の微細化が著しく進
んで、いる。一つのメモリセル面積の縮小はキャパシタ
容量の低下をもたらし、これがｄＲＡＭの信頼性を損う
大きい原因となる。そこで最近は、キャパシタ容」を小
さくすることなくメモリセル占有面積を縮小するために
種々のメモリセル構造が提案されている。代表的なもの
は、基板表面に溝を掘り、この溝の側壁を利用してキャ
パシタを形成する、というものである。キャパシタのみ
ならず、ＭＯＳトランジスタも溝側壁を利用して縦型に
構成することより、ｄＲＡＭの一層の高集積化を図ると
いう提案もなされている。
んで、いる。一つのメモリセル面積の縮小はキャパシタ
容量の低下をもたらし、これがｄＲＡＭの信頼性を損う
大きい原因となる。そこで最近は、キャパシタ容」を小
さくすることなくメモリセル占有面積を縮小するために
種々のメモリセル構造が提案されている。代表的なもの
は、基板表面に溝を掘り、この溝の側壁を利用してキャ
パシタを形成する、というものである。キャパシタのみ
ならず、ＭＯＳトランジスタも溝側壁を利用して縦型に
構成することより、ｄＲＡＭの一層の高集積化を図ると
いう提案もなされている。
しかしながら、従来の高集積化ｄＲＡＭの提案は、その
殆どがメモリセル領域の占有面積を如何に縮小するかと
いう点に主眼がおかれている。実際微細なメモリセルを
多数配列形成した場合、素子分離領域の面積が無視でき
ない大きいものであるが、この点は余り考慮されていな
い。また熱酸化等による厚い素子分離膜形成は基板結晶
の欠陥発生の大きい原因になっている。
殆どがメモリセル領域の占有面積を如何に縮小するかと
いう点に主眼がおかれている。実際微細なメモリセルを
多数配列形成した場合、素子分離領域の面積が無視でき
ない大きいものであるが、この点は余り考慮されていな
い。また熱酸化等による厚い素子分離膜形成は基板結晶
の欠陥発生の大きい原因になっている。
（発明が解決しようとする問題点）
以上のように高集積化ｄＲＡＭでは、素子分離領域が更
なる高密度集積化と信頼性向上を図る上で大きい障害に
なっている。
なる高密度集積化と信頼性向上を図る上で大きい障害に
なっている。
本発明はこの様な問題を解決した、高集積化ｄＲＡＭを
提供することを目的とする。
提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明にかかるｄＲＡＭでは、ＭＯＳトランジスタが半
導体基板に形成された複数の溝の側壁を利用して縦型に
構成される。この場合、ＭＯＳトランジスタのソース領
域は基板表面に全メモリセルに共通に形成され、溝はこ
のソース領域を貫通する形で形成されてドレイン領域は
この溝底部にそれぞれ独立に形成される。一方、溝を覆
いその一部がゲート電極と電気的に絶縁されて溝内に埋
め込まれて各ドレイン領域にコンタクトするように第１
のキャパシタ電極が各メモリセル毎に独立に形成され、
この第１のキャパシタ電極上に絶縁膜を介して対向する
第２のキャパシタ電極が配設される。この場合好ましく
は、ＭＯＳトランジスタのゲート電極は一方向に連続的
に配設してワード線を構成し、第２のキャパシタ電極は
このワード線とは交差する方向に連続的に配設してビッ
ト線を構成する。
導体基板に形成された複数の溝の側壁を利用して縦型に
構成される。この場合、ＭＯＳトランジスタのソース領
域は基板表面に全メモリセルに共通に形成され、溝はこ
のソース領域を貫通する形で形成されてドレイン領域は
この溝底部にそれぞれ独立に形成される。一方、溝を覆
いその一部がゲート電極と電気的に絶縁されて溝内に埋
め込まれて各ドレイン領域にコンタクトするように第１
のキャパシタ電極が各メモリセル毎に独立に形成され、
この第１のキャパシタ電極上に絶縁膜を介して対向する
第２のキャパシタ電極が配設される。この場合好ましく
は、ＭＯＳトランジスタのゲート電極は一方向に連続的
に配設してワード線を構成し、第２のキャパシタ電極は
このワード線とは交差する方向に連続的に配設してビッ
ト線を構成する。
（作用）
本発明によるｄＲＡＭでは、ＭＯＳトランジスタが溝の
側壁を利用して縦型に形成され、このＭＯＳ ｔ−ラン
ジスタ領域を覆う形でキャパシタが形成される。しかも
基板表面は全メモリセルに共通のソース領域となってお
り、従来のように厚い素子分離絶縁膜等を有しない。従
って本発明によれば、メモリセル面積が小さくしかも、
格別の素子分離領域を必要としないため、ｄＲＡＭの大
幅な高集積化が図られる。また素子分離絶縁膜形成のた
めの高温、長時間の熱酸化等を必要としないため、結晶
欠陥の発生が抑制され、メモリセルのリーク電流が小さ
く抑えられる。
側壁を利用して縦型に形成され、このＭＯＳ ｔ−ラン
ジスタ領域を覆う形でキャパシタが形成される。しかも
基板表面は全メモリセルに共通のソース領域となってお
り、従来のように厚い素子分離絶縁膜等を有しない。従
って本発明によれば、メモリセル面積が小さくしかも、
格別の素子分離領域を必要としないため、ｄＲＡＭの大
幅な高集積化が図られる。また素子分離絶縁膜形成のた
めの高温、長時間の熱酸化等を必要としないため、結晶
欠陥の発生が抑制され、メモリセルのリーク電流が小さ
く抑えられる。
（実施例）
以下、本発明の実施例を図面を参照して説明する。
第１図は一実施例のｄＲＡＭの平面図であり、第２図（
ａ）（ｂ）はそれぞれ第１図のＡ−Ａ’ 。
ａ）（ｂ）はそれぞれ第１図のＡ−Ａ’ 。
Ｂ−Ｂ’断面図である。ｐ型Ｓｉ基板１の表面には、メ
モリセルアレイ領域全面に全メモリセルの共通ソース領
域となるｎ＋型層２が形成されている。この基板１の各
メモリセル領域にｎ＋型層２を貫通するような溝３が形
成され、この溝３の底部に各メモリセル毎に独立のドレ
イン領域となるｎ＋型層４が形成されている。合溝３の
内壁部をチャネル領域としてここにゲート絶縁膜５を介
してゲート電極６が形成されている。即ち各ＭＯＳトラ
ンジスタは、基板内部にトレイン領域２表面にソース領
域をもつ縦型構造として構成されている。ゲート電極６
は第１層多結晶シリコン膜であり、一方向の複数のメモ
リセルに共通に連続的に配設されて、これがワード線と
なっている。ゲート電極６上には絶縁膜を介して第１の
キャパシタ電極８が各メモリセル毎に独立に形成されて
いる。
モリセルアレイ領域全面に全メモリセルの共通ソース領
域となるｎ＋型層２が形成されている。この基板１の各
メモリセル領域にｎ＋型層２を貫通するような溝３が形
成され、この溝３の底部に各メモリセル毎に独立のドレ
イン領域となるｎ＋型層４が形成されている。合溝３の
内壁部をチャネル領域としてここにゲート絶縁膜５を介
してゲート電極６が形成されている。即ち各ＭＯＳトラ
ンジスタは、基板内部にトレイン領域２表面にソース領
域をもつ縦型構造として構成されている。ゲート電極６
は第１層多結晶シリコン膜であり、一方向の複数のメモ
リセルに共通に連続的に配設されて、これがワード線と
なっている。ゲート電極６上には絶縁膜を介して第１の
キャパシタ電極８が各メモリセル毎に独立に形成されて
いる。
第１のキャパシタ電極８は第２層多結晶シリコン膜であ
り、全体として溝３を覆うように、即ちトランジスタ領
域を覆うようにパターン形成され、溝３の中央部で底部
のｎ＋型層４とコンタクトしている。第１のキャパシタ
電極８上にはキャパシタ絶縁膜９を介して第２のキャパ
シタ電極１０が形成されている。第２のキャパシタ電極
１０はこの実施例ではＡｎ膜であり、ワード線とは交差
す６一 る方向の複数のメモリセルについて連続的に配設され、
これがビット線となっている。
り、全体として溝３を覆うように、即ちトランジスタ領
域を覆うようにパターン形成され、溝３の中央部で底部
のｎ＋型層４とコンタクトしている。第１のキャパシタ
電極８上にはキャパシタ絶縁膜９を介して第２のキャパ
シタ電極１０が形成されている。第２のキャパシタ電極
１０はこの実施例ではＡｎ膜であり、ワード線とは交差
す６一 る方向の複数のメモリセルについて連続的に配設され、
これがビット線となっている。
この実施例のメモリセルは、等何回路で示すと第４図（
ａ）のようになる。通常のメモリセルが第４図＜ｂ）に
示すようにＭＯＳトランジスタＱのソース側にキャパシ
タＣを設け、ドレインをビット線ＢＬに接続しているの
に対し、この実施例ではＭＯＳトランジスタＱとキャパ
シタＣの位置関係が従来と異なっている。
ａ）のようになる。通常のメモリセルが第４図＜ｂ）に
示すようにＭＯＳトランジスタＱのソース側にキャパシ
タＣを設け、ドレインをビット線ＢＬに接続しているの
に対し、この実施例ではＭＯＳトランジスタＱとキャパ
シタＣの位置関係が従来と異なっている。
この様なｄＲＡＭの製造工程を次に第３図（ａ）〜（ｅ
）を用いて説明する。第３図（ａ）〜（ｅ）は第２図（
ａ）の断面に対応する。先ず第３図（ａ）に示すように
、ｐ型Ｓｔ基板１のメモリセルアレイ領域全面に不純物
をイオン注入し、ＭＯＳ トランジスタのソース領域と
なるｎ＋型層２を形成する。次いで第３図（ｂ）に示す
ように、基板表面に比較的厚いＳｉＯ２膜１１膜形１し
、これを所定形状にパターン形成して耐エツチングマス
クとして用い、反応性イオンエツチングにより基板１を
エツチングして、各メモリセル領域に溝３を形成する。
）を用いて説明する。第３図（ａ）〜（ｅ）は第２図（
ａ）の断面に対応する。先ず第３図（ａ）に示すように
、ｐ型Ｓｔ基板１のメモリセルアレイ領域全面に不純物
をイオン注入し、ＭＯＳ トランジスタのソース領域と
なるｎ＋型層２を形成する。次いで第３図（ｂ）に示す
ように、基板表面に比較的厚いＳｉＯ２膜１１膜形１し
、これを所定形状にパターン形成して耐エツチングマス
クとして用い、反応性イオンエツチングにより基板１を
エツチングして、各メモリセル領域に溝３を形成する。
溝３の底部には不純物のイオン注入によりドレイン領域
となるｎ＋型層４を形成する。この後第３図（Ｃ）に示
すように、熱酸化により溝３の内壁にゲート絶縁膜５を
形成し、リンを含んだ第１層多結晶シリコン膜を堆積し
てパターン形成することにより、ＭＯＳトランジスタの
ゲート電極６を形成する。ゲート電極６は溝３の内壁全
面を覆い、かつ基板の一方向にワード線として連続する
ようにストライプ状に形成する。
となるｎ＋型層４を形成する。この後第３図（Ｃ）に示
すように、熱酸化により溝３の内壁にゲート絶縁膜５を
形成し、リンを含んだ第１層多結晶シリコン膜を堆積し
てパターン形成することにより、ＭＯＳトランジスタの
ゲート電極６を形成する。ゲート電極６は溝３の内壁全
面を覆い、かつ基板の一方向にワード線として連続する
ようにストライプ状に形成する。
またゲート電極６は溝３の中央部には開口を有する形と
する。この後第３図（ｄ）に示すように、ゲート電極６
表面に分離用絶縁膜７を形成し、溝３の中央部にｎ＋型
層４に対するコンタクト孔を設けて、第２層多結晶シリ
コン膜を堆積しパターン形成して、キャパシタの下部電
極である第１のキャパシタ電極７を形成する。第１のキ
ャパシタ電極８は、溝３の領域を覆うようにメモリセル
毎に独立にパターン形成され、それぞれ溝３の底部でｎ
＋型層４とコンタクトさせている。このとき第１のキャ
パシタ電極８とｎ１型層４とのコンタクト孔は、熱酸化
とウェット・エツチングの組合わせによりセルファライ
ンで形成される。すなわちゲート電極６形成後の絶縁膜
７を熱酸化で形成すれば、多結晶シリコン膜上では単結
晶シリコン上より厚い酸化膜が形成されるから、これを
全面ウェット・エツチングすることにより、ゲート電極
６表面には絶縁膜７を残して溝３の底部にコンタクト孔
を自動的に開けることができる。この後第３図（ｅ）に
示すように、第１のキャパシタ電極８表面を熱酸化して
キャパシタ絶縁膜９を形成し、第１のキャパシタ電極８
に対向する第２のキャパシタ電極１０を形成する。第２
のキャパシタ電極１０はこの実施例ではＡＩ膜をスパッ
タしパターン形成したもので、ワード線と交差する方向
には連続的に配設して、これをビット線としている。
する。この後第３図（ｄ）に示すように、ゲート電極６
表面に分離用絶縁膜７を形成し、溝３の中央部にｎ＋型
層４に対するコンタクト孔を設けて、第２層多結晶シリ
コン膜を堆積しパターン形成して、キャパシタの下部電
極である第１のキャパシタ電極７を形成する。第１のキ
ャパシタ電極８は、溝３の領域を覆うようにメモリセル
毎に独立にパターン形成され、それぞれ溝３の底部でｎ
＋型層４とコンタクトさせている。このとき第１のキャ
パシタ電極８とｎ１型層４とのコンタクト孔は、熱酸化
とウェット・エツチングの組合わせによりセルファライ
ンで形成される。すなわちゲート電極６形成後の絶縁膜
７を熱酸化で形成すれば、多結晶シリコン膜上では単結
晶シリコン上より厚い酸化膜が形成されるから、これを
全面ウェット・エツチングすることにより、ゲート電極
６表面には絶縁膜７を残して溝３の底部にコンタクト孔
を自動的に開けることができる。この後第３図（ｅ）に
示すように、第１のキャパシタ電極８表面を熱酸化して
キャパシタ絶縁膜９を形成し、第１のキャパシタ電極８
に対向する第２のキャパシタ電極１０を形成する。第２
のキャパシタ電極１０はこの実施例ではＡＩ膜をスパッ
タしパターン形成したもので、ワード線と交差する方向
には連続的に配設して、これをビット線としている。
以上のようにこの実施例のｄＲＡＭでは、メモリセルア
レイ領域内には従来のように格別な素子分離絶縁膜を設
けていない。しかもＭｏＳトランジスタは溝の側壁を利
用して縦型に形成され、キャパシタはこのＭＯＳトラン
ジスタ領域を覆うように形成されている。従ってｄＲＡ
Ｍの素子の微細化、高集積化が図られる。また素子分離
絶縁膜の形成を必要としないため、素子分離膜形成に伴
う結晶欠陥の発生がなくなり、メモリセルのリーク電流
が小さくなる等、ｄＲＡＭの信頼性が向上する。
レイ領域内には従来のように格別な素子分離絶縁膜を設
けていない。しかもＭｏＳトランジスタは溝の側壁を利
用して縦型に形成され、キャパシタはこのＭＯＳトラン
ジスタ領域を覆うように形成されている。従ってｄＲＡ
Ｍの素子の微細化、高集積化が図られる。また素子分離
絶縁膜の形成を必要としないため、素子分離膜形成に伴
う結晶欠陥の発生がなくなり、メモリセルのリーク電流
が小さくなる等、ｄＲＡＭの信頼性が向上する。
なお本発明は上記実施例に限られるものではない。例え
ば実施例では、３層の電極を第１．第２層多結晶シリコ
ン膜及びＡβ膜の組合わせにより形成したが、高融点金
属あるいはそのシリサイド等を適宜組合わせて用いるこ
とが可能である。また溝底部のドレイン領域となる不純
物層は例えば、イオン注入に代わって不純物ドープ多結
晶シリコン膜からの固相拡散を利用して形成することも
できる。
ば実施例では、３層の電極を第１．第２層多結晶シリコ
ン膜及びＡβ膜の組合わせにより形成したが、高融点金
属あるいはそのシリサイド等を適宜組合わせて用いるこ
とが可能である。また溝底部のドレイン領域となる不純
物層は例えば、イオン注入に代わって不純物ドープ多結
晶シリコン膜からの固相拡散を利用して形成することも
できる。
［発明の効果］
以上述べたように本発明によれば、ＭＯＳトランジスタ
を縦型とし、かつ格別な素子分離領域をなくした構造と
して、従来にない高密度化と信頼性向上を図ったｄＲＡ
Ｍを提供することができる。
を縦型とし、かつ格別な素子分離領域をなくした構造と
して、従来にない高密度化と信頼性向上を図ったｄＲＡ
Ｍを提供することができる。
第１図は本発明の一実施例のｄＲＡＭを示す平面図、第
２図（ａ）、（ｂ）は第１図のそれぞれＡ−Ａ’ 、Ｂ
−Ｂ’断面図、第３図（ａ）〜（ｅ）は製造工程を示す
断面図、第４図（ａ）、（ｂ）はメモリセルの等価回路
図である。 １・・・ｐ型Ｓ１基板、２・・・ｎ＋型層（ソース領域
）、３・・・溝、４・・・ｎ１型層（ドレイン領域）、
５・・・ゲート絶縁膜、６・・・ゲート電極（ワード線
）、７・・・絶縁膜、８・・・第１のキャパシタ電極、
９・・・キャパシタ絶縁膜、１０・・・第２のキャパシ
タ電極（ビット線）。 出願人代理人 弁理士 鈴江武彦 （ａ） 箪 ＷＪ
２図（ａ）、（ｂ）は第１図のそれぞれＡ−Ａ’ 、Ｂ
−Ｂ’断面図、第３図（ａ）〜（ｅ）は製造工程を示す
断面図、第４図（ａ）、（ｂ）はメモリセルの等価回路
図である。 １・・・ｐ型Ｓ１基板、２・・・ｎ＋型層（ソース領域
）、３・・・溝、４・・・ｎ１型層（ドレイン領域）、
５・・・ゲート絶縁膜、６・・・ゲート電極（ワード線
）、７・・・絶縁膜、８・・・第１のキャパシタ電極、
９・・・キャパシタ絶縁膜、１０・・・第２のキャパシ
タ電極（ビット線）。 出願人代理人 弁理士 鈴江武彦 （ａ） 箪 ＷＪ
Claims (2)
- （１）半導体基板に一個のＭＯＳトランジスタと一個の
キャパシタからなるメモリセルを集積形成して構成され
る半導体記憶装置において、前記ＭＯＳトランジスタは
、前記基板表面に全メモリセルに共通に形成されたソー
ス領域と、このソース領域を貫通するように基板の各メ
モリセル領域に形成された溝の底部にそれぞれ形成され
たドレイン領域と、前記各溝の側壁にゲート絶縁膜を介
して形成されたゲート電極とから構成され、前記キャパ
シタは、各メモリセル毎に独立に前記溝を覆うように形
成され、その一部が前記溝内に前記ゲート電極とは絶縁
されて埋め込まれて前記ドレイン領域にコンタクトする
第１のキャパシタ電極と、この第１のキャパシタ電極上
に絶縁膜を介して形成された第２のキャパシタ電極とか
ら構成されていることを特徴とする半導体記憶装置。 - （２）前記ゲート電極は一方向に並ぶ複数のメモリセル
について連続的に配設されてワード線を構成し、前記第
２のキャパシタ電極はワード線と交差する方向に並ぶ複
数のメモリセルについて連続的に配設されてビット線を
構成する特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61194572A JP2519216B2 (ja) | 1986-08-20 | 1986-08-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61194572A JP2519216B2 (ja) | 1986-08-20 | 1986-08-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6350056A true JPS6350056A (ja) | 1988-03-02 |
| JP2519216B2 JP2519216B2 (ja) | 1996-07-31 |
Family
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Citations (4)
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1986
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Patent Citations (4)
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