JPS61245718A - デイジタル−アナログ変換器 - Google Patents
デイジタル−アナログ変換器Info
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- JPS61245718A JPS61245718A JP60087849A JP8784985A JPS61245718A JP S61245718 A JPS61245718 A JP S61245718A JP 60087849 A JP60087849 A JP 60087849A JP 8784985 A JP8784985 A JP 8784985A JP S61245718 A JPS61245718 A JP S61245718A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
- H03M1/0863—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches
- H03M1/0881—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches by forcing a gradual change from one output level to the next, e.g. soft-start
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、入力ディジタル僅の変化に基づく出力アナロ
グ値の過渡的なスパイクやオーバシュート即ちグリッチ
（ｇｌｉｔｃｈ ）の発生を防止したディジタル−アナ
ログ変換器に関するものである。
グ値の過渡的なスパイクやオーバシュート即ちグリッチ
（ｇｌｉｔｃｈ ）の発生を防止したディジタル−アナ
ログ変換器に関するものである。
高速のディジタル−アナログ変換器（以下Ｄ／ＡＲ換器
と呼ぶ］を、第３図に示す如く、電流スイッチとはしご
形抵抗回路網とで構成することは既に知られている。従
来の４ビツトＡ／Ｄ変換器を示す第３図にお−ゝて、
（１） （２） （３） （４）は４ビツトのディジタ
ル信号を入力させるための第１〜第４の入力端子、（５
）はディジタル信号に応じて電流スイッチヲオン・オフ
する制御回路、 （６１（７） （８１（９）は第１〜
第４の定電流酋、（１１（Ｉｌｌα２１Ｑ３１は第１〜
第４の電流スイッチ、α４はＲ−２Ｈのはしご形抵抗回
路網Ｊ？［ｌちラダー回路、 （１５１はアナログ出力
端子、ｔｔｂｌａη（１８１（１９は浮遊容量である。
と呼ぶ］を、第３図に示す如く、電流スイッチとはしご
形抵抗回路網とで構成することは既に知られている。従
来の４ビツトＡ／Ｄ変換器を示す第３図にお−ゝて、
（１） （２） （３） （４）は４ビツトのディジタ
ル信号を入力させるための第１〜第４の入力端子、（５
）はディジタル信号に応じて電流スイッチヲオン・オフ
する制御回路、 （６１（７） （８１（９）は第１〜
第４の定電流酋、（１１（Ｉｌｌα２１Ｑ３１は第１〜
第４の電流スイッチ、α４はＲ−２Ｈのはしご形抵抗回
路網Ｊ？［ｌちラダー回路、 （１５１はアナログ出力
端子、ｔｔｂｌａη（１８１（１９は浮遊容量である。
このＤ／Ａ変換器を更に詳しく説明すると。
＋ＶＣＣで示す直流電源ライン■にＮ個（この例では４
個）の定電流源（６）〜（９）が接続され、ここから定
電流Ｉが供給される。第１番目から第４番目までの１個
の電流スイッチＣＩＩ〜ａ３は各定電流源（６）〜（９
）と抵抗回路網■との間に接続され、入力端子（１）〜
（４）に入力するディジタル信号の各ビットの値に対応
してオン・オフする。即ち、入力端子（υ〜（４）が第
１の電圧レベル（論理の］）の時には、電流スイッチα
Ｑ″−（１３がオンにな夛、定電流源（６）〜（９）の
電流が出力端子（１０ａ）〜（１３ａＪに流れる。逆に
。
個）の定電流源（６）〜（９）が接続され、ここから定
電流Ｉが供給される。第１番目から第４番目までの１個
の電流スイッチＣＩＩ〜ａ３は各定電流源（６）〜（９
）と抵抗回路網■との間に接続され、入力端子（１）〜
（４）に入力するディジタル信号の各ビットの値に対応
してオン・オフする。即ち、入力端子（υ〜（４）が第
１の電圧レベル（論理の］）の時には、電流スイッチα
Ｑ″−（１３がオンにな夛、定電流源（６）〜（９）の
電流が出力端子（１０ａ）〜（１３ａＪに流れる。逆に
。
入力端子（ＩＩ〜（４１がＪＩ２の電圧レベル（論理の
Ｏ）の時には、電流スイッチα１〜ａ３がオフにな〕、
定電流源（６）〜（９）の電流はグランドに流れる。
Ｏ）の時には、電流スイッチα１〜ａ３がオフにな〕、
定電流源（６）〜（９）の電流はグランドに流れる。
ｊＩ３図では電流スイッチａＱ〜ａ３が原理的に示され
ているが、実際にはバイポーラトランジスタ又はＦＥＴ
等の電子スイッチによって構成される。
ているが、実際にはバイポーラトランジスタ又はＦＥＴ
等の電子スイッチによって構成される。
第６図は電流スイッチＱｌを詳しく示すものであシ。
定電流源（６）と抵抗回路網α４との間ＩＩ続さｊた第
１のトランジスタＱ１と、定電流源（６）とグランドと
の間に接続された第２のトランジスタＱ、とから成る。
１のトランジスタＱ１と、定電流源（６）とグランドと
の間に接続された第２のトランジスタＱ、とから成る。
第１のトランジスタＱ、のベースはこの電流スィツチの
オン・オフを決定スるスレッショルド電圧源に接続さａ
、＠２のトランジスタＱ、のベースには第３図の入力端
子（υにおけるディジタル信号に対応した制御信号が供
給されるので、ディジタル信号が論理＠］”の時には第
２のトランジスタＱ。
オン・オフを決定スるスレッショルド電圧源に接続さａ
、＠２のトランジスタＱ、のベースには第３図の入力端
子（υにおけるディジタル信号に対応した制御信号が供
給されるので、ディジタル信号が論理＠］”の時には第
２のトランジスタＱ。
がオフになシ、定亀流Ｉが第１のトランジスタｑを通っ
て抵抗回路網Ｉに流れ込む。一方、ディジタル信号が論
理＠０′の時には第２のトランジスタＱ、がオンになり
、定電流源（６）の定電流Ｉはグランドに流れ、第１の
トランジスタＱはオフになる。
て抵抗回路網Ｉに流れ込む。一方、ディジタル信号が論
理＠０′の時には第２のトランジスタＱ、がオンになり
、定電流源（６）の定電流Ｉはグランドに流れ、第１の
トランジスタＱはオフになる。
第３図の第２〜第４の電流スイッチ（ｌｉｔ〜（１３１
４第６図の第１の電流スイッチα１と全く同様に構成さ
れている。
４第６図の第１の電流スイッチα１と全く同様に構成さ
れている。
抵抗回路網α滲は、第１〜第４の電流スイッチＱｌ〜ａ
３の出力端子（１ｏａ）〜（１３Ｂ ）の相互間に接続
されたＮ−１個（この例では３個］の抵抗−Ｆ２２Ｑ３
と各出力端子（１０ａ）〜Ｂ３ａ）とアナログ出力のグ
ランドとして働く共通接続導体■との間に接続されたＮ
個（この例では４個］の抵抗（２４１四ｃ！６１節とか
ら成る。なお、各電流スイッチ（１（１〜α３の出力端
子（ｌｏｇ） ％ （１３ａ）が接続されている各節点
ａ、ｂ、ｃ。
３の出力端子（１ｏａ）〜（１３Ｂ ）の相互間に接続
されたＮ−１個（この例では３個］の抵抗−Ｆ２２Ｑ３
と各出力端子（１０ａ）〜Ｂ３ａ）とアナログ出力のグ
ランドとして働く共通接続導体■との間に接続されたＮ
個（この例では４個］の抵抗（２４１四ｃ！６１節とか
ら成る。なお、各電流スイッチ（１（１〜α３の出力端
子（ｌｏｇ） ％ （１３ａ）が接続されている各節点
ａ、ｂ、ｃ。
６間の抵抗ＱＤ■のは第１の抵抗値Ｈにそれぞれ設定さ
れ、ディジタル信号の最小桁（ＬＳＢ）に対応する第１
の電流スイッチα〔の出力端子（１０ａ）とグランドと
の間の抵抗＠及びディジタル信号の最大桁（ＭＳＢ）に
対応する第４の電流源スイッチ俣３の出力端子（１３ａ
）とグランドとの間の抵抗開も第１の抵抗値Ｒに設定さ
れている。一方、第２及び第３の電流スイッチｎ１ｌ（
１ｔ！Ｊの出力端子（ｌｌａ）（１２ａ）とグランドと
の間の抵抗１２５１■は第１の抵抗値Ｒの２倍の第２の
抵抗値２Ｒに設定さｔている。アナログ出力端子αシは
最高桁ビット（ＭＳＢ）に対応する電流スイッチａ３の
出力端子（１３ａ）に接続されているので、第４の電流
スイッチ日の出力電流に最も大きな重みが付けられ、桁
が低くなるに従って菖２が小さくなる。これにより、出
力端子（１５１に入力端子（１）〜（４）のディジタル
信号の値に対応したアナログ出力が得られる。なお、出
力端子αシに接続される負荷の抵抗が小さい場合には、
抵抗Ωと負荷抵抗との合成値がＲになるように設定する
ことが望ましい。
れ、ディジタル信号の最小桁（ＬＳＢ）に対応する第１
の電流スイッチα〔の出力端子（１０ａ）とグランドと
の間の抵抗＠及びディジタル信号の最大桁（ＭＳＢ）に
対応する第４の電流源スイッチ俣３の出力端子（１３ａ
）とグランドとの間の抵抗開も第１の抵抗値Ｒに設定さ
れている。一方、第２及び第３の電流スイッチｎ１ｌ（
１ｔ！Ｊの出力端子（ｌｌａ）（１２ａ）とグランドと
の間の抵抗１２５１■は第１の抵抗値Ｒの２倍の第２の
抵抗値２Ｒに設定さｔている。アナログ出力端子αシは
最高桁ビット（ＭＳＢ）に対応する電流スイッチａ３の
出力端子（１３ａ）に接続されているので、第４の電流
スイッチ日の出力電流に最も大きな重みが付けられ、桁
が低くなるに従って菖２が小さくなる。これにより、出
力端子（１５１に入力端子（１）〜（４）のディジタル
信号の値に対応したアナログ出力が得られる。なお、出
力端子αシに接続される負荷の抵抗が小さい場合には、
抵抗Ωと負荷抵抗との合成値がＲになるように設定する
ことが望ましい。
ところで、各電流スイッチａ〔〜ａ３の出力端子（１０
ａ）〜（１ｓａ）とグランドとの間に主としてトランジ
スタのコレクタ・ベース間の寄生容量に基づく浮遊容量
σｅ″−（１９があるために、アナログ出力にグリッチ
が発生する。次に、このグリッチの発生を第４図及び第
５図によって説明する。今、入力端子（１）〜（４）が
（００００）の状態から（］０００１に変化したとすれ
ば、第３図に示す如く第１の電流スイッチαＱのみがオ
フからオンに切換えろ４．。
ａ）〜（１ｓａ）とグランドとの間に主としてトランジ
スタのコレクタ・ベース間の寄生容量に基づく浮遊容量
σｅ″−（１９があるために、アナログ出力にグリッチ
が発生する。次に、このグリッチの発生を第４図及び第
５図によって説明する。今、入力端子（１）〜（４）が
（００００）の状態から（］０００１に変化したとすれ
ば、第３図に示す如く第１の電流スイッチαＱのみがオ
フからオンに切換えろ４．。
他の電流スイッチαυ〜（１３はオフの１まに保たれる
。
。
もし、浮遊容量αυ〜α９が無いと仮定すれば、電流ス
イッチ（１Ｇのオンに応答して各節点ａ〜ｄの電圧ｖａ
〜ｖｄが直ちに所定値になる。しかし、実際には浮遊容
Ｊｌｉｌｔｌｂ１〜鵠が有るので、積分回路のごとき動
作となり、第４図に示す如く遅ｊ、を万して各節点ａ〜
ｄの電圧ｖａ″−ｖｄが立上る。第１の節点ａの電圧ｖ
ａは、浮遊容：１ｉ（ｌｂｌの影響を最も大きく受け。
イッチ（１Ｇのオンに応答して各節点ａ〜ｄの電圧ｖａ
〜ｖｄが直ちに所定値になる。しかし、実際には浮遊容
Ｊｌｉｌｔｌｂ１〜鵠が有るので、積分回路のごとき動
作となり、第４図に示す如く遅ｊ、を万して各節点ａ〜
ｄの電圧ｖａ″−ｖｄが立上る。第１の節点ａの電圧ｖ
ａは、浮遊容：１ｉ（ｌｂｌの影響を最も大きく受け。
更に順次影響は少なくなるが浮遊容量ａｎ Ｑ８１ Ｈ
の影響も受けて最終的にＩｘ−Ｈの値になる。抵抗口路
網αルは】段当り１／２ずつ減衰させる様に構成されて
いるので、各節点ａ、ｂ、ｃ、ｄの電圧ｖａ。
の影響も受けて最終的にＩｘ−Ｈの値になる。抵抗口路
網αルは】段当り１／２ずつ減衰させる様に構成されて
いるので、各節点ａ、ｂ、ｃ、ｄの電圧ｖａ。
Ｖ、、 ＶＣ，Ｖｄは第４図に示す関係になり、出カ端
子ａシに第４の節点ｄの電圧ｖｄが得らｎ、る。この時
。
子ａシに第４の節点ｄの電圧ｖｄが得らｎ、る。この時
。
各段に浮遊容量が有るので、抵抗減衰器として働く他に
積分回路としての働きも生じる。
積分回路としての働きも生じる。
一方、入力端子（１？〜（４）が［００００）の状態か
ら（０００１）に変化した場合には、８４の電流スイッ
チ０がオンになり、第４の節点ｄに第４図のｖａと同一
の波形が得られる。従って、同じ１ビツトの変化であっ
ても、第１の電流スイッチα〔がオンになった場合と、
第４の電流スイッチ０がオンになった場合とで連れ時間
に差が生じる。
ら（０００１）に変化した場合には、８４の電流スイッ
チ０がオンになり、第４の節点ｄに第４図のｖａと同一
の波形が得られる。従って、同じ１ビツトの変化であっ
ても、第１の電流スイッチα〔がオンになった場合と、
第４の電流スイッチ０がオンになった場合とで連れ時間
に差が生じる。
上述の如く、ビット毎に連れ時間が相違すると。
例えば第５図に示す様なグリッチが生じる。第５図の電
圧波形Ｖｓハ、 入力端子ｔｌｌ〜（４）２＞” （］
］ ］ Ｏ〕から（０００１）に変化した時の出力端
子αシの電圧変化を示すものであり、最終的電圧ＩＸ−
Ｒよりも突出した部分（グリッチ）を有する。なお、電
圧波形Ｖ、は真４の電流スイッチα３がオンになること
による出力端子αシの電圧変化を示し、電圧波形Ｖ、は
電流スイッチａＱ〜ａｚがオフになることによる出力端
子αシの電圧変化を示す。従って、電圧波形ｖ１はｖｌ
とＶ、との合成波形である。
圧波形Ｖｓハ、 入力端子ｔｌｌ〜（４）２＞” （］
］ ］ Ｏ〕から（０００１）に変化した時の出力端
子αシの電圧変化を示すものであり、最終的電圧ＩＸ−
Ｒよりも突出した部分（グリッチ）を有する。なお、電
圧波形Ｖ、は真４の電流スイッチα３がオンになること
による出力端子αシの電圧変化を示し、電圧波形Ｖ、は
電流スイッチａＱ〜ａｚがオフになることによる出力端
子αシの電圧変化を示す。従って、電圧波形ｖ１はｖｌ
とＶ、との合成波形である。
上述の如（グリッチが発生すれば、Ｄ／Ａ変換によって
アナログ信号を正確に再現させることが出来ない。
アナログ信号を正確に再現させることが出来ない。
上述の如き問題点を解決するための本発明は。
Ｎ（但しＮは２以上の任意の整数）ビットのディジタル
信号を入力させるＮ個の入力端子と、前記ＮビットＫ対
応して設けられたＮ個の定電流源と。
信号を入力させるＮ個の入力端子と、前記ＮビットＫ対
応して設けられたＮ個の定電流源と。
前記Ｎ個の定電流源にそ九ぞれ接続され且つ前記Ｎ個の
入力端子の前記ディジタル信号に応答して前記ディジタ
ル信号の各ビットの値に対応したオン・オフ状態をとる
ように構成されたＮ個の電流スイッチと、前記Ｎ個の電
流スイッチに接続されたはしご形抵抗回路網とを有して
Ｎビットのディジタル信号ンアナログ信号に変換するも
のであり。
入力端子の前記ディジタル信号に応答して前記ディジタ
ル信号の各ビットの値に対応したオン・オフ状態をとる
ように構成されたＮ個の電流スイッチと、前記Ｎ個の電
流スイッチに接続されたはしご形抵抗回路網とを有して
Ｎビットのディジタル信号ンアナログ信号に変換するも
のであり。
前記抵抗回路網が、前記Ｎ個の電流スイッチの内の前記
ディジタル信号の最低術ビット（ＬＳＢ）に対応する第
１番目の電流スイッチの出力端子から前記ディジタル信
号の最高桁ビット（ＭＳＢ）に対応する第Ｎ番目の電流
スイッチの出力端子までの相互間に接続されたＮ−１個
の抵抗と、前記Ｎ個の電流スイッチの出力端子と共通接
続導体（グランド）との間にそれぞれ接続されたＮ個の
抵抗とで構成され％前記Ｎ個の電流スイッチの出力端子
の相互間に接続されたＮ−１個の抵抗が第１の抵抗値Ｒ
に設定され、前記Ｎ個の電流スイッチの出力端子と前記
共通接続導体との間に接続されたＮ個の抵抗の内で前記
ディジタル信号の最低術ビット（ＬＳＢ）及び最高桁ビ
ットＣＭＳＢ）に対応する第１番目及び第Ｎ番目の前記
電流スイッチと前記共通接続導体との間の抵抗が前記第
１の抵抗値Ｒに設定され、゛その他の抵抗は前記第１の
抵抗値Ｈの２倍の第２の抵抗値２Ｒに設定され。
ディジタル信号の最低術ビット（ＬＳＢ）に対応する第
１番目の電流スイッチの出力端子から前記ディジタル信
号の最高桁ビット（ＭＳＢ）に対応する第Ｎ番目の電流
スイッチの出力端子までの相互間に接続されたＮ−１個
の抵抗と、前記Ｎ個の電流スイッチの出力端子と共通接
続導体（グランド）との間にそれぞれ接続されたＮ個の
抵抗とで構成され％前記Ｎ個の電流スイッチの出力端子
の相互間に接続されたＮ−１個の抵抗が第１の抵抗値Ｒ
に設定され、前記Ｎ個の電流スイッチの出力端子と前記
共通接続導体との間に接続されたＮ個の抵抗の内で前記
ディジタル信号の最低術ビット（ＬＳＢ）及び最高桁ビ
ットＣＭＳＢ）に対応する第１番目及び第Ｎ番目の前記
電流スイッチと前記共通接続導体との間の抵抗が前記第
１の抵抗値Ｒに設定され、゛その他の抵抗は前記第１の
抵抗値Ｈの２倍の第２の抵抗値２Ｒに設定され。
前記Ｎ番目の電流スイッチの出力端子にアナログ出力端
子が接続されているアナログーディジタル変換器におい
℃１ｍ記第１〜第Ｎ番目の電流スイッチの出力端子と前
記共通接続導体との間に生じるそれぞれの浮遊容量の値
Ｃと同一値のコンデンサを前記第１番目及び第Ｎ番目の
電流スイッチの出力端子と前記共通接続導体との間に接
続し、前記浮遊容量の値Ｃの２倍の値２Ｃのコンデンサ
を前記第１番目の電流スイッチの出力端子から第Ｎ番目
の電流スイッチの出力端子１での相互間にそれぞれ接続
したことを特徴とするディジタル−アナログ変換器に係
わるものである。なお、上記発明において、第Ｎ番目の
電流スイッチと共通接続導体との間に接続される抵抗及
びコンデンサは。
子が接続されているアナログーディジタル変換器におい
℃１ｍ記第１〜第Ｎ番目の電流スイッチの出力端子と前
記共通接続導体との間に生じるそれぞれの浮遊容量の値
Ｃと同一値のコンデンサを前記第１番目及び第Ｎ番目の
電流スイッチの出力端子と前記共通接続導体との間に接
続し、前記浮遊容量の値Ｃの２倍の値２Ｃのコンデンサ
を前記第１番目の電流スイッチの出力端子から第Ｎ番目
の電流スイッチの出力端子１での相互間にそれぞれ接続
したことを特徴とするディジタル−アナログ変換器に係
わるものである。なお、上記発明において、第Ｎ番目の
電流スイッチと共通接続導体との間に接続される抵抗及
びコンデンサは。
アナログ出力端子に接続される負荷の抵抗及びコンデン
サを含めたものであってもよいし、含めないものであっ
てもよい。
サを含めたものであってもよいし、含めないものであっ
てもよい。
本発明に従って上述の如くコンデンサを接続すると、Ｎ
個の電流スイッチの出力段におけるインピーダンス回路
網が、Ｒ−２Ｒ形はしご形抵抗回路網と等価な回路構成
となシ、ディジタル信号のどのビットを変化させても、
電流スイッチの出力端子における電圧変化をアナログ出
力端子に出力させるまでの遅延時間が同一となる。従っ
て、グリッチの発生を防止することが出来る。
個の電流スイッチの出力段におけるインピーダンス回路
網が、Ｒ−２Ｒ形はしご形抵抗回路網と等価な回路構成
となシ、ディジタル信号のどのビットを変化させても、
電流スイッチの出力端子における電圧変化をアナログ出
力端子に出力させるまでの遅延時間が同一となる。従っ
て、グリッチの発生を防止することが出来る。
次に、ＪＩＩ図及び第２図を参照して本発明の１＊施例
に係わるＤ／Ａ変換器について説明する。
に係わるＤ／Ａ変換器について説明する。
但し、第１図で符号（１）〜（２）で示すものは、第３
図で同一符号で示すものと実質的に同一であるので。
図で同一符号で示すものと実質的に同一であるので。
その説明を省略する。
第１図のＤ／Ａ変換器においては、はしご形抵抗回路網
α市の抵抗ｃ！４）＠に並列に補償用コンデンサ（２！
Ｊ（ト）が接続され、抵抗Ｑ１１ののに並列に補償用コ
ンデンサ（３ｏｌｃ＋υ３２１が接続されている。各電
流スイッチＱＱ＋ −（１３１は第６図に示すトランジ
スタスイッチにより実質的に同一に構成されているので
、浮遊容量ｕｂｌαη側四の容量値は実質的に同一であ
る。そこでこの値を第１の容量値Ｃとすれば、補償用コ
ンデンサ＋２９Ｃ（３＋は第］の容量値Ｃに設定され、
補償用コンデンサｃｌｏ１６１１ノは第１の容量値Ｃの
２倍の第２の容量値２Ｃに設定されている。従って、抵
抗（２）と補償用コンデンサーと浮遊容量α□□□との
合成インビーダ７ ｘ ＺはＺ＝Ｒ／（］＋２ｊａ＋ｃ
Ｒ）となＶ、第２図のインピーダンス６ｎで示すことが
出来る。同様に、抵抗ＣＩ！Ｄとコンデンサ■との合成
インピーダンス関、抵抗のとコンデンサ６υとの合成イ
ンピーダンスＣ（５１，抵抗のとコンデンサｃ１３との
合成インピーダンス田、及び抵抗器とコンデンサー口と
浮遊容量α９との合成インピーダンスｔ４Ｑがそれぞれ
Ｚとなる。また、抵抗器と浮遊容量σ力との合成インピ
ーダンス關は２Ｒ／（１＋２ｊωＣＲ）＝２Ｚとなり。
α市の抵抗ｃ！４）＠に並列に補償用コンデンサ（２！
Ｊ（ト）が接続され、抵抗Ｑ１１ののに並列に補償用コ
ンデンサ（３ｏｌｃ＋υ３２１が接続されている。各電
流スイッチＱＱ＋ −（１３１は第６図に示すトランジ
スタスイッチにより実質的に同一に構成されているので
、浮遊容量ｕｂｌαη側四の容量値は実質的に同一であ
る。そこでこの値を第１の容量値Ｃとすれば、補償用コ
ンデンサ＋２９Ｃ（３＋は第］の容量値Ｃに設定され、
補償用コンデンサｃｌｏ１６１１ノは第１の容量値Ｃの
２倍の第２の容量値２Ｃに設定されている。従って、抵
抗（２）と補償用コンデンサーと浮遊容量α□□□との
合成インビーダ７ ｘ ＺはＺ＝Ｒ／（］＋２ｊａ＋ｃ
Ｒ）となＶ、第２図のインピーダンス６ｎで示すことが
出来る。同様に、抵抗ＣＩ！Ｄとコンデンサ■との合成
インピーダンス関、抵抗のとコンデンサ６υとの合成イ
ンピーダンスＣ（５１，抵抗のとコンデンサｃ１３との
合成インピーダンス田、及び抵抗器とコンデンサー口と
浮遊容量α９との合成インピーダンスｔ４Ｑがそれぞれ
Ｚとなる。また、抵抗器と浮遊容量σ力との合成インピ
ーダンス關は２Ｒ／（１＋２ｊωＣＲ）＝２Ｚとなり。
同様に、抵抗■と浮遊容１ｉＱ８）との合成インピーダ
ンスｃ３９も２Ｚとなる。第２図のはしご形インピーダ
ンス回路網のインピーダンス関〜（４（Ｊの分布は。
ンスｃ３９も２Ｚとなる。第２図のはしご形インピーダ
ンス回路網のインピーダンス関〜（４（Ｊの分布は。
帛１図のはしご形抵抗回路網の抵抗ｒ２１１〜口の分布
と同一であり、を流スイッチαω〜σＪの出力段の各節
点ａ〜ｄから負荷側（出力側）を見たときに。
と同一であり、を流スイッチαω〜σＪの出力段の各節
点ａ〜ｄから負荷側（出力側）を見たときに。
どの節点でも２Ｚ／３となる。従って、入力端子１１７
〜（４）のディジタル信号のビットの変化によって電流
スイッチαＱ〜（１３＋のいずれをオンにして定電流Ｉ
Ｙ流しても、対応する節点に発生する電圧ｆｌ影は同一
になる。
〜（４）のディジタル信号のビットの変化によって電流
スイッチαＱ〜（１３＋のいずれをオンにして定電流Ｉ
Ｙ流しても、対応する節点に発生する電圧ｆｌ影は同一
になる。
また、各節点ａ〜ｄに発生した電圧は、２及び２ｚのイ
ンピーダンスのみにより分割さｊ、るため相互の位相遅
延が発生せず、１段＠’）’／２ずっ減衰されてアナロ
グ出力端子（１５）Ｋ出力される。
ンピーダンスのみにより分割さｊ、るため相互の位相遅
延が発生せず、１段＠’）’／２ずっ減衰されてアナロ
グ出力端子（１５）Ｋ出力される。
この結果、ディジタル信号のどのビットヶ変化させても
、ＩＩ流スイッチ（１０１−（１３１の切換えに基づく
この出力端子の電圧変化がアナログ出力端子ｆｉ９にお
ける電圧変化として表わｊ、る１での遅延時間が同一に
なシ、ディジタル信号の複数ビットを同時に変化させて
もグＩＪツチは発生しない。なお、第３図の回路では、
入力端子１１１〜（４）のディジタル信号を［３３３０
３から（ＯＯＯＩＩＫ変化させた時に、第５図のＩＸ−
Ｒ＝２Ｖとした場合には約３００ｍ％’のグリッチが発
生したが、第１図の回路では約５０ｍＶのグリッチが発
生したの入であった。
、ＩＩ流スイッチ（１０１−（１３１の切換えに基づく
この出力端子の電圧変化がアナログ出力端子ｆｉ９にお
ける電圧変化として表わｊ、る１での遅延時間が同一に
なシ、ディジタル信号の複数ビットを同時に変化させて
もグＩＪツチは発生しない。なお、第３図の回路では、
入力端子１１１〜（４）のディジタル信号を［３３３０
３から（ＯＯＯＩＩＫ変化させた時に、第５図のＩＸ−
Ｒ＝２Ｖとした場合には約３００ｍ％’のグリッチが発
生したが、第１図の回路では約５０ｍＶのグリッチが発
生したの入であった。
本発明は上述の実施例に限定さｎるものでなく。
変形可能なものである。例えば、コンデンサ■〜［有］
ン可変コンデンサとし、浮遊容ｌｉｔ （１１−（１９
を補償するために最適な値に調整するよう圧してもよい
。
ン可変コンデンサとし、浮遊容ｌｉｔ （１１−（１９
を補償するために最適な値に調整するよう圧してもよい
。
また、アナログ出力端子Ｑ５１に接続される負荷の抵抗
及び容量を無視することが出来ない場合には。
及び容量を無視することが出来ない場合には。
抵抗のの値’ｔ−Ｒとせずに、負荷の抵抗弁ン″３ｊ；
慮した値に設定し、同様にコンデンサ口の値をＣとせず
に、負荷の容量分を考慮した値に設定してもよ−１゜要
するに、１１に抗菌路網（１４１で接続する抵抗勃と負
荷の抵抗との合成値がＲとなり、同様にコンデンサ（ト
）と負荷の容量との合成値がＣとなる様に設定子ればよ
い。
慮した値に設定し、同様にコンデンサ口の値をＣとせず
に、負荷の容量分を考慮した値に設定してもよ−１゜要
するに、１１に抗菌路網（１４１で接続する抵抗勃と負
荷の抵抗との合成値がＲとなり、同様にコンデンサ（ト
）と負荷の容量との合成値がＣとなる様に設定子ればよ
い。
筐だ、電流スイッチαＩ〜ｕ３ン第６図のバイポーラト
ランジスタで構成せずに、ＦＥＴ等の別のアナコクスイ
ッチで構成する場合にも勿論適用可能である。
ランジスタで構成せずに、ＦＥＴ等の別のアナコクスイ
ッチで構成する場合にも勿論適用可能である。
以上説明したように１本発明によれは抵抗回路網に補償
用コンデンサを付加するといった簡単な回路によってＤ
／Ａ変換器自体のグリッチ発生を防ぐことが出来る。従
って、Ｄ／Ａ変換器の後段にグリッチ抑制回路を設けな
くとも、実用上問題のないアナログ出方を得ることが出
来る。
用コンデンサを付加するといった簡単な回路によってＤ
／Ａ変換器自体のグリッチ発生を防ぐことが出来る。従
って、Ｄ／Ａ変換器の後段にグリッチ抑制回路を設けな
くとも、実用上問題のないアナログ出方を得ることが出
来る。
第１図は本発明の１実施例に係わるＤ／Ａ変換器を示す
回路図、 第２図は第１図の一部の等価回路図。 第３図は従来のＤ／Ａｆ換器を示す回路図。 第４図は第３図の回路における各節点の電圧変化を示す
波形図。 第５図はＭ３図の回路でのグリッチ発生ン示す波形図。 ｍ６図は第１図及び第３図の電流スイッチを例示する回
路図である。 （１） （２） （３）（４）・・・入力端子、 （６
１（７）（８７（９Ｊ−・・定電流源、 ＱＯ）（Ｉｌ
ｌ （１２１ｕ３１・・・電流スイッチ、 （１４１・
・・はしご形抵抗回路網。 （１５１−・・アナログ出力端子、ｃＸｌ■（１１Ｃ１
２１Ｃ１３・・・補償用コンデンサ。 代 理 人 高 野 則 次第１図 第２ｒｌＡ 第６図
回路図、 第２図は第１図の一部の等価回路図。 第３図は従来のＤ／Ａｆ換器を示す回路図。 第４図は第３図の回路における各節点の電圧変化を示す
波形図。 第５図はＭ３図の回路でのグリッチ発生ン示す波形図。 ｍ６図は第１図及び第３図の電流スイッチを例示する回
路図である。 （１） （２） （３）（４）・・・入力端子、 （６
１（７）（８７（９Ｊ−・・定電流源、 ＱＯ）（Ｉｌ
ｌ （１２１ｕ３１・・・電流スイッチ、 （１４１・
・・はしご形抵抗回路網。 （１５１−・・アナログ出力端子、ｃＸｌ■（１１Ｃ１
２１Ｃ１３・・・補償用コンデンサ。 代 理 人 高 野 則 次第１図 第２ｒｌＡ 第６図
Claims (1)
- （１）Ｎ（但しＮは２以上の任意の整数）ビットのディ
ジタル信号を入力させるＮ個の入力端子と、前記Ｎビッ
トに対応して設けられたＮ個の定電流源と、 前記Ｎ個の定電流源にそれぞれ接続され且つ前記Ｎ個の
入力端子の前記ディジタル信号に応答して前記ディジタ
ル信号の各ビットの値に対応したオン・オフ状態をとる
ように構成されたＮ個の電流スイッチと、 前記Ｎ個の電流スイッチに接続されたはしご形抵抗回路
網と を有してＮビットのディジタル信号をアナログ信号に変
換するものであり、 前記抵抗回路網が、前記Ｎ個の電流スイッチの内の前記
ディジタル信号の最低桁ビット（ＬＳＢ）に対応する第
１番目の電流スイッチの出力端子から前記ディジタル信
号の最高桁ビット（ＭＳＢ）に対応する第Ｎ番目の電流
スイッチの出力端子までの相互間に接続されたＮ−１個
の抵抗と、前記Ｎ個の電流スイッチの出力端子と共通接
続導体（グランド）との間にそれぞれ接続されたＮ個の
抵抗とで構成され、 前記Ｎ個の電流スイッチの出力端子の相互間に接続され
たＮ−１個の抵抗が第１の抵抗値（Ｒ）に設定され、前
記Ｎ個の電流スイッチの出力端子と前記共通接続導体と
の間に接続されたＮ個の抵抗の内で前記ディジタル信号
の最低桁ビット（ＬＳＢ）及び最高桁ビット（ＭＳＢ）
に対応する第１番目及び第Ｎ番目の前記電流スイッチと
前記共通接続導体との間の抵抗が前記第１の抵抗値（Ｒ
）に設定され、その他の抵抗は前記第１の抵抗値（Ｒ）
の２倍の第２の抵抗値（２Ｒ）に設定され、前記第Ｎ番
目の電流スイッチの出力端子にアナログ出力端子が接続
されているアナログ−ディジタル変換器において、 前記第１〜第Ｎ番目の電流スイッチの出力端子と前記共
通接続導体との間に生じるそれぞれの浮遊容量の値（Ｃ
）と同一値のコンデンサを前記第１番目及び第Ｎ番目の
電流スイッチの出力端子と前記共通接続導体との間に接
続し、 前記浮遊容量の値（Ｃ）の２倍の値（２Ｃ）のコンデン
サを前記第１番目の電流スイッチの出力端子から第Ｎ番
目の電流スイッチの出力端子までの相互間にそれぞれ接
続したことを特徴とするディジタル−アナログ変換器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087849A JPS61245718A (ja) | 1985-04-24 | 1985-04-24 | デイジタル−アナログ変換器 |
| US06/853,688 US4751497A (en) | 1985-04-24 | 1986-04-18 | Digital to analog converter with high output compliance |
| DE19863613895 DE3613895A1 (de) | 1985-04-24 | 1986-04-24 | Digital/analog-umsetzer mit hoher ausgangs-compliance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087849A JPS61245718A (ja) | 1985-04-24 | 1985-04-24 | デイジタル−アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61245718A true JPS61245718A (ja) | 1986-11-01 |
Family
ID=13926331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60087849A Pending JPS61245718A (ja) | 1985-04-24 | 1985-04-24 | デイジタル−アナログ変換器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4751497A (ja) |
| JP (1) | JPS61245718A (ja) |
| DE (1) | DE3613895A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017520172A (ja) * | 2014-05-27 | 2017-07-20 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 低グリッチノイズのセグメント型ｄａｃ用のハイブリッドｒ−２ｒ構造 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3729390A1 (de) * | 1987-09-03 | 1989-03-16 | Messerschmitt Boelkow Blohm | Wellenlaengenunabhaengiger optischer digital-analog-wandler |
| US5008671A (en) * | 1988-06-27 | 1991-04-16 | Analog Devices, Incorporated | High-speed digital-to-analog converter with BiMOS cell structure |
| JPH04251389A (ja) * | 1991-01-08 | 1992-09-07 | Canon Inc | 演算装置 |
| JP3169884B2 (ja) * | 1998-02-26 | 2001-05-28 | 日本電気アイシーマイコンシステム株式会社 | ディジタル・アナログ変換器及びそのテスト方法 |
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| US7307569B2 (en) | 2001-03-29 | 2007-12-11 | Quellan, Inc. | Increasing data throughput in optical fiber transmission systems |
| US7149256B2 (en) | 2001-03-29 | 2006-12-12 | Quellan, Inc. | Multilevel pulse position modulation for efficient fiber optic communication |
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| JP2004013681A (ja) * | 2002-06-10 | 2004-01-15 | Bosu & K Consulting Kk | 名刺情報管理システム |
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| US7804760B2 (en) | 2003-08-07 | 2010-09-28 | Quellan, Inc. | Method and system for signal emulation |
| JP4510832B2 (ja) | 2003-11-17 | 2010-07-28 | ケラン インコーポレイテッド | アンテナ干渉消去のための方法およびシステム |
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-
1985
- 1985-04-24 JP JP60087849A patent/JPS61245718A/ja active Pending
-
1986
- 1986-04-18 US US06/853,688 patent/US4751497A/en not_active Expired - Fee Related
- 1986-04-24 DE DE19863613895 patent/DE3613895A1/de active Granted
Patent Citations (1)
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Also Published As
| Publication number | Publication date |
|---|---|
| DE3613895C2 (ja) | 1990-05-17 |
| US4751497A (en) | 1988-06-14 |
| DE3613895A1 (de) | 1986-10-30 |
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