CN105210298B

CN105210298B - 多串数模转换器

Info

Publication number: CN105210298B
Application number: CN201480014625.1A
Authority: CN
Inventors: D·A·登普西
Original assignee: Analog Devices Technology
Current assignee: Analog Devices Global ULC; Analog Devices International ULC
Priority date: 2013-03-15
Filing date: 2014-03-14
Publication date: 2019-11-05
Anticipated expiration: 2034-03-14
Also published as: US9100045B2; WO2014140307A3; US20140285369A1; US9077376B2; US20140266838A1; CN105210298A; DE112014001378B4; US20140313066A1; DE112014001378T5; US9065479B2; WO2014140307A2

Abstract

描述了多串DAC，该多串DAC包括至少两个DAC级。每个DAC级包括一串阻抗元件和开关网络。在一种配置中，DAC包括第一开关网络和第二开关网络，第二开关网络提供多个开关路径，多个开关路径补偿第二串的阻抗效应且在DAC的输出节点提供多个状态变化。

Description

多串数模转换器

技术领域

本申请涉及数模转换器(DAC)，尤其涉及使用多个开关串实现的 DAG。这种构造尤其适合于使用例如MOS技术的集成电路制造。

背景技术

数模转换器或DAC是本领域公知的，用来将数字输入信号解码成对应的输出模拟信号。这种DAC的实施例描述于共同受让的美国专利US 5,969,657中，该专利的内容通过引用合并于本文中。

其他已知的DAG构造描述于共同受让的美国专利7,136,002中，也是通过引用合并于本文中，该专利描述了一种利用高阻抗中间状态实现的双串DAG构造。

这些类型的DAG构造已广泛使用和应用。虽然它们有优势，但是总是需要改进布置。

发明内容

根据本教导的一个方面，提供了多串DAC，其利用通过第二阻抗串的低阻抗电流路径和电路元件的明智配置来产生DAC输出级，否则DAC输出级会由于与2^nd串阻抗相关联的负载而不能实现。根据本教导的该方面，在DAC的第一工作模式和第二工作模式下提供了通过第二阻抗串的第一、低阻抗电流路径，第二电流路径具有不造成大的额外电噪声的较高阻抗负载。

根据本教导的该方面，提供一种电路，减小这种多级数模转换器的输出阻抗以减小热噪声、稳定时间、DAC转变毛刺以及电路面积和成本。这避免了在多级DAC体系结构中对缓冲器的需要。

根据本教导的一个方面，能够减小在各DAC串中使用的电阻器的尺寸，在一些配置中，可以选择在第二串中使用的电阻器的值R2以使其比在第一串中使用的电阻器的值R1小得多。

在本教导的一些方面中，可以提供第一串处的电压变化与跨载流串内开关的电压降的分离。这使得能够使用较大值的Ron开关网络，而不会不利地影响总体的DAC传递函数性能。这反过来允许较小的MOS器件开关最终在较低电容、泄漏、毛刺和稳定时间方面得以改善。与现有技术的多串DAC配置的教导相比，根据本教导的布置不限于通过两个总体电阻R2-R1之间的电阻差确定Ron，其中R1是第一串中的元件的电阻，R2是第二串中的元件的电阻。

因此，本申请的第一实施方案提供了如按照独立权利要求所提供的 DAC。在从属权利要求中提供了有益的实施方案。

附图说明

现在将参考附图来描述本申请，在附图中：

图1A是示出根据本教导提供的DAC电路的体系结构示意框图；

图1B是示出根据本教导提供的DAC电路的体系结构示意框图；

图1C是示出图1B的电路的细节的体系结构示意框图；

图1D是示出图1B的电路的细节的体系结构示意框图；

图2是示出根据本教导提供的示例性的使用情况的体系结构示意框图；

图3示出了根据本教导实现的理想电路的模拟结果；

图4是示出根据本教导的修正电路的细节的体系结构示意框图；

图5示出了根据本教导实现的理想电路的模拟结果；

图6是示出根据本教导的修正电路的细节的体系结构示意框图；

图7示出了按照图6的体系结构根据本教导实现的理想电路的模拟结果；

图8是示出根据本教导的修正电路的细节的体系结构示意框图；

图9是示出根据本教导的修正电路的细节的体系结构示意框图；

图10A是示出根据本教导的修正电路的细节的体系结构示意框图；

图10B是示出根据本教导的修正电路的细节的体系结构示意框图；

图10C是示出按照图10A的教导的负载电路的示例性的并联实现的示意图；

图10D是示出按照图10B的教导的负载电路的示例性的串联实现的示意图；

图10E是示出负载电路的示例性的串联实现的示意图；

图10F示出了能够与按照图10B的教导的电路一起使用的示例性的电路***；

图10G示出了能够与按照图10C的教导的电路一起使用的示例性的电路***；

图11示出了依照本教导实现的理想电路的模拟结果；

图12是示出依照本教导的电路的细节的体系结构示意框图；

图13A 和13B是可以根据本教导提供的三阻抗串级设计的实施例的部分示意图，强调了靠近阻抗串末端的更复杂的开关；

图14是示出根据参考图12所描述的一般性原理的可选电路的细节的示意图。

图15示出了图1A的电路扩展成多级的实施例，其中阻抗串的数量大于2。

图16示出了图1A的电路扩展成多级的实施例，其中阻抗串的数量大于2。

图17A 和17B 示出了控制环如何与DAC开关网络耦合以补偿开关网络的误差的实施例。

图18A-E 示出了如何可以实现该控制环的各个实施例。

图19是示出根据本教导控制电路如何可用于控制开关阻抗的示意性框图。

图20是图10的示意图的变型例。

图21示出了可用于提供开关网络的Ron控制的包含串联阻抗的框图形式。

具体实施方式

现在将参考以多串数模转换器DAC的形式实现的示例性布置来描述本教导。数模转换器用来将输入的数字信号转换成对应的模拟输出。根据本教导的DAC不需要缓冲体系结构。常规的DAC是利用二进制转变来实现的，但是根据本教导，对于这种二进制转变没有限制性要求，但是将在该背景下描述电路。因此，在本公开中提到通常在反映数字输入代码的具体细节的二进制状态变化的背景下解释的MSB和LSB转变的情况下，在本教导的背景下，这些应当更一般地解释为不一定代表二进制转变的状态变化。

将理解的是，多串DAC还可以视为多级DAC，其中每级包括一串阻抗元件。在该多串转换器中，第一级使用用于转换N位数字字的一组较高阶位的第一串，第二级使用用于对其余的较低阶位进行解码的第二串。在以下提供用来辅助技术人员理解根据本教导的布置的特征和益处的背景下，将参考使用电阻器的示例性实现方式来描述各个串。将理解的是，电阻器是可以使用的类型的阻抗元件的实施例，不意在将本教导局限于电阻器排他地用作阻抗元件的实现方式。在这点上，将理解的是，电阻器是优选类型的阻抗元件，尤其是在跨串的电压高，例如与转换器的基准端子耦合的串的方案中。在其他的电压相对小的串中，还可以使用诸如有源MOS 器件的其他元件。因此，本教导不应解释为局限于多电阻器串DAC。

基准端子通常与第一串耦合，下面的实施例图示出电压源的具体实施例。如本领域技术人员将理解的，术语电压源意在限定且包括与其他电路元件耦合且配置为提供目标电压的有源电源电压、电压缓冲器或者电流源。在该一般定义内，将理解本教导不应局限于任何一个具体配置以及因此术语基准端子的使用。

图1A和图1B示出了依照本公开提供的多串数模转换器DAC 100的框图示意形式的实施例。DAC包括第一DAC串110，其具有多个阻抗元件(在图1C的示意图中显示为阻抗元件R1)。第一串110与基准端子或节点耦合，在该具体实施例中，是由第一基准节点111和第二基准节点112 处的电压源提供的基准端子。

在图1A-D 的示意图中，这些基准节点被图示为正的和负的电压基准节点，但是将理解的是可以根据需要来提供不同的电位。第一串配置为转换数字输入信号的最高有效位(MSB)，因此可视为MSB DAC串。从下面将理解的是，在一些配置中，所选的LSB代码还可以由第1串阻抗元件的选择性和明智的开关来提供，并且本教导不应解释为仅局限于从第一串提供 MSB开关。因此，从下面将理解到，根据本教导，该第一串的至少一个阻抗元件的明智开关可用来在DAC的输出处提供LSB转变。这样，第一级不应视为排他地提供数字输入字的MSB的转换。

DAC 100还包括第二组电路组件，其被配置为转换数字输入信号的最低有效位(LSB)且因此能够视为LSB DAC块120。该LSB DAC块120 包括如图1D所示的DAC的第二串160，第二串160包括多个阻抗元件 R2。将理解的是，第二串中单独的阻抗元件的数量将根据总体DAC配置而变化，该示例性的三个单独电阻器的布置应当视为纯粹示例可以形成实际电路的阻抗元件的数量。该LSB DAC块120与DAC的输出节点130耦合。如上所述，第二块配置为转换数字输入信号的最低有效位(LSB)且因此能够视为LSB DAC串，还有，从下面将理解的是，本教导不应解释为仅局限于从该第二串提供LSB开关。

DAC 100还包括第一开关网络140，其适于响应于数字输入信号而跨第二串160耦合跨第一串110中的选定的一个或至少一个阻抗元件所产生的电压。数字信号包括数字位流，第二串中的阻抗元件配置为响应于从第一串、穿过第一开关网络到第二串而产生电压从而向输出节点130产生对应于所述数字输入信号的模拟信号。从下面将领会到，该第一开关网络140 的选定开关可以被视为与第二串160共享的串内元件。将理解的是，术语“串内”反映了这些开关形成了第一开关网络和第二串的部分且在两个块内或内部的事实。

图1A-D 的DAC还提供了第二开关网络150，其包括非载流开关，该非载流开关被配置为响应于数字输入信号而在输出节点处提供至少一个最低有效位LSB转变。将领会到，当将这些开关称为非载流开关时：

1)这指的是在DC意义上对开关的使用，因为它们在转变或改变期间传递电流；以及

2)可能存在某低水平的泄漏，但是该泄漏足够低而使得DAC对这些开关的Ron基本不敏感。

如图1D所示，阻抗元件的第二串160与DAC 100的第三开关网络170 耦合。第三开关网络170允许第二串160中的选定一个与输出130耦合。

第二开关网络150可以与第三开关网络170相结合使用以感测第一开关网络140的任一侧，即在第一串110近侧的那侧，或者在第二串160近侧的那侧。该感测可以在第二串160与第一串110的选定的阻抗元件并联耦合时的状态期间或者实际上在第二串不耦合时的状态期间来实现。

因此，将领会的是，第一串110的端子与两个块耦合，第一块140为第一DAC串与第二DAC串中的每一个之间的串内多路复用器，第二块150 为直接将第一DAC串端子电压与输出130耦合的感测网络。第一块140 和第二块150中的每一个均包括开关，因此可以块的格式视为开关网络。在图1A-D 的示意图以及类似地图4和图6的示意图中，第一串与第二块150 的耦合是通过单线的形式显示的。将领会的是，这仅为了便于呈现，不意在表达所有电阻器均共同地与第二块150耦合的印象。普通技术人员将领会到，每个电阻器均可以借助明智的开关而单独地与块150耦合。

第一开关网络或串内多路复用器包括形成第一级体系结构和第二级体系结构的部分的开关。在图1C和图1D的示意图中，第一块140以虚线轮廓显示，因为其包括可从传统意义上视为分别形成第一或第二DAC级的部分的开关。在本教导的背景下，这可视为共享的多路复用器。这样，第一开关网络的一些选定的开关具有双重操作或用途，因为它们由DAC100的MSB DAC串和LSB DAC串部分所共享。因此，将领会的是，这些开关形成了两个级的部分，并且因此可视为串内多路复用器。共享开关中的单独的开关可配置为将第一串的阻抗元件与第二串选择性地耦合，或者直接在输出节点130处提供至少一个LSB转变。

通过选择性地切换DAC 100的开关，能够将来自第一或MSB DAC串 110的端子经由非载流开关直接与DAC 100的输出节点130耦合。这样，能够分别针对跨第二电阻器串中的阻抗元件的任何电压降而在输出节点提供LSB转变。这还能够在第二或LSB DAC串160被启动时的情况下完成。将领会的是，DAC电流I_DAC码无关的。

如上文所论述的以及如图1D所示的，第二或LSB DAC块120还包括总体DAC体系结构的第三开关网络170，其包括将第二串160的端子与输出节点130直接耦合的开关。这些开关优选地设置为实质上的非载流开关，或者在一些配置中可以与负载耦合以有效地提供载流开关。在任一方案中，第二或LSB DAC块120与输出节点130耦合。

在第一工作模式下，第一开关网络140能够响应于与所述第一串耦合的所述数字输入信号的最高有效位MSB，并且所述数字输入信号的最低有效位LSB与第二电阻器串耦合。在另一模式中，第一开关网络能够响应于与所述第一串耦合的所述数字输入信号的最高有效位MSB并且进一步能够响应于在第一串的转变状态处或附近提供的最低有效位LSB。将领会的是，术语转变状态是指DAC代码需要将第二或顺序阻抗串中的阻抗元件的耦合从DAC的第一串中的标识的阻抗元件变成该第一DAC串中的第二相邻阻抗元件的那些方案。这将理解为与传统的顺着阻抗串上下迁移不同。

通过通过诸如上述的配置，能够在DAC的输出处提供多个LSB转变，取决于跨第一串的阻抗元件所选定的开关布置。图2示出了在高级体系结构中的多个实施例，相同的附图标记用于已经参考图1A-D 描述的组件。

如图2所示，第二或LSB DAC 120串以块形式显示出，第一MSB DAC 串110包括多个阻抗元件111，此处显示为单独的电阻器200。该串被布置成允许电阻器200中的单独的电阻器的选择性开关。根据本领域技术人员将领会到的技术，通过明智地选择哪一个电阻器被开关，能够改变在DAC 的输出处提供的模拟输出信号。

在案例1的方案中，如图2所示，块120的第二串160配置为跨第一开关网络140和第一串110的至少一个电阻器200来提供负载效应。这在输出130处提供了第一LSB转变。在另一配置中，显示为图2中的案例5，通过改变开关布置，可以提供第二LSB转变。这样，将领会的是，DAC 配置为使得使用第一开关网络对由第二串提供的负载效应的开关限定了第一LSB转变和第二LSB转变。以此方式，能够集成LSB DAC负载效应，使得子DAC负载变化能够在LSB DAC基准端子处实现多个LSB阶，多个LSB阶集成到DAC传递函数中，而不是误差。

在案例2和案例4所示的另一配置中，第二串和第一开关网络配置为在第一串上提供负载效应，该负载效应是利用第二开关网络150感测到的且在输出节点130处限定了第一LSB转变和第二LSB转变。这样，根据所选的开关配置，由第二串提供的负载效应的开关在第一开关网络的第一电阻器串端子处被感测到且在输出节点130处限定了第一LSB转变和第二 LSB转变。

通过考察图2所示的各状态变化将领会到，单个开关可用于为第一串中的相邻阻抗元件提供开关，从而根据开关耦合到第一串中的哪一个电阻器而在输出处提供LSB的多种变化。

在案例3所示的进一步的开关配置中，第一开关网络的开关被配置为提供当与所述第二串120相关联的最低有效位(LSB)阻抗元件和与所述第一串110相关联的所述DAC的最高有效位(MSB)阻抗元件之间的电流路径被去除时所产生的无载高阻抗状态。在该布置中，利用第二开关网络150来感测第一串110的电压从而在输出处提供LSB转变。将领会的是，虽然在案例3的实施例中示出了一个断开的开关，但是提供处于断开状态的第一开关网络的一个或两个开关使得负载效应基本上与第一串解耦。

将领会的是，在上述的实施例中，第一开关网络能够响应于与所述第一串110耦合的所述数字输入信号的最高有效位(MSB)，所述数字信号的最低有效位(LSB)与所述第二串120耦合，所述第二串120包括多个阻抗元件，通常是电阻器。第一开关网络也能够响应于与所述第一串耦合的所述数字输入信号的最高有效位(MSB)之间的转变。在图2的实施例中，第一串110的相邻阻抗元件200之间的节点可以与所述输出耦合。

使用诸如参考图2所描述的各种开关配置，允许多种状态转变被各自提供共享这样的共同特征：MSB DAC串中的负载效应现在单独地用于 LSB DAC串所提供的贡献。这些转变可以概述如下：

步骤1：第一开关网络140中的第一选定开关的输出上的电压；

步骤2：在LSB DAC串中的LSB转换之前第一开关网络140中的选定

开关的i/p侧上的电压；

步骤3：在LSB DAC串设为高阻抗状态的情况下第一开关网络140中

的选定开关的i/p侧上的电压；

步骤4：在LSB DAC串中的LSB转换之后第一开关网络140中的选定

开关的i/p侧上的电压；

步骤5：第一开关网络140中的第二选定开关的输出上的电压。

要进一步优化该布置，与所述第一串相关联的开关网络的开关可以被定尺寸使得在无载状态的任一侧上的两个状态对应于输出节点处的LSB 阶。

将领会的是，DAC不必配置为提供全部五种状态转变，可以配置为省略步骤3的高阻抗实施例。以此方式，DAC可以在输出节点处提供四种状态LSB转变，第一状态由第一开关网络的输出处的电压来提供(案例1)，第二状态由在第二电阻器串所提供的LSB转变之前第一开关网络的输入侧上的电压来提供(案例2)，第三状态在由第二串提供的LSB转变之后在第一开关网络的输入侧上提供(案例4)，以及第四状态在第二开关网络的输出上提供(案例5)。

在该4状态实现方式中，第二串中提供N2个状态(其中N2＝2ⁿ²)所需的n2位LSB DAC电阻器的数量可以从现有技术的实现方式减至值 2ⁿ²-3。将领会的是，类似于共同受让的美国专利5,969,657中所描述的， Idac基本是代码无关的。此外，第一开关网络的导通电阻Ron可增大而具有与第一串和第二串的电阻R2和R1中的每一个相当的值。通过使 R2＝R1＝Ron，可以提供第一串和第二串中的匹配的器件和电阻器能够用作彼此的伪体。通过减小第二串的总电阻，能够以较小面积实现方式来实现这点，具有自电容、成本、减小毛刺、改进稳定时间等相关的有益效果。较大的Ron的益处在于，可以使用较小的开关，这也是有利的，这是本领域普通技术人员所能领会的。

图3示出了实现这种4状态转变的示例性的电路的模拟结果。将直到，总未调节误差(TUE)、差分非线性(DNL)和积分非线性(INL)响应在该理想模拟中非常好，如将领会的，理想模拟受模拟公差限制。

如上文所述的，附加的状态转变可以通过在第二串的端子处配置高阻抗来提供，使得可以通过在该高阻抗配置期间感测第一开关网络的输入侧的电压而在输出节点处提供第五状态LSB转变。该高阻抗状态能够以多种不同的方式来提供。例如，在第一实现方式中，第二DAC串的两个端子在无载状态下断开连接。通过这种方式，通过处于无载状态下的LSB DAC 来提供无载，MSB到LSB DAC电流路径基本上是开路的。处于该状态的 LSB DAC基准端子能够进入高阻抗状态。无载状态可以视为DC状态或静态，其中LSB DAC基本上不对MSB DAC加载。

在另一配置中，仅一个LSB基准端子与MSB端子断开连接，虽然在 MSB DAC与LSBDAC之间会存在电流路径，但是LSB DAC基本不向 MSB DAC提供DC负载，使得LSB DAC和输出节点130的电压由MSB DAC来驱动。

通过明智的开关布置来提供第五状态，能够再次减少第二串中的电阻器的数量。在该五状态转变中，为了提供N2个状态，第二串包括2ⁿ²-4个阻抗元件。

在该五状态配置中，虽然理想的导通电阻Ron仍由Ron＝R2来确定。类似于如上所述的，第一开关网络具有导通电阻Ron，第一串包括具有电阻R1的阻抗元件，第二串包括具有电阻R2的阻抗元件。不同于上述的第一个四状态配置，在该布置中，第一串和第二串的相对电阻可由如下来确定：

其中：

k＝LSB负载效应目标，范围为0<k<2ⁿ²,

n2是第二阻抗串的二进制分辨率，以及

N2(状态数量)为N2＝2ⁿ²。

在n2趋向于无限大和/或k＝2的方案中，上述的等式将缩减为 R2＝R1/k。这样，将领会的是，R2将趋向于比在之前的多串DAC体系结构上更低。

在k＝2，即，对于中点转变而言理想的2LSB阶的方案中，第一串在第一串的基准端子处与电压源耦合，使得根据第一串的中点和DAC传递函数的中点来确定理想解，R2＝1/2R1。

然而，在基准电压，k＝1是目标，Ron，R2＝(2ⁿ²-1)/(2ⁿ²-2)*R1，例如对于3位LSBDAC，为7/6。虽然该配置显示出R2可以按比例缩小为低于R1(R2<R1)并且比现有技术的实现提供更高的Ron值，但是这种配置会遇到问题，因为R2，Ron对于R1的解是信号相关的，理想上R2/Ron 应当对于处理MSB代码而变化。然而，将领会的是，如果LSB DAC(第二串)具有更高的分辨率，例如五位或六位分辨率，则可实现的R2减小会是更加显著。

虽然所提供的DAC具有非理想的线性表现，但是其他所述的益处可足以满足预期应用的要求。额外的分辨率还可以添加以降低LSB电压，因此作为满标的一部分减小误差贡献，因为多串DAC体系结构的一个优势在于能够通过比基于单串的转换器更少的组件来实现更高的分辨率。

然而，如之前所说明的，由于对DAC基准端子的源阻抗的相依性线性‘阶’设计是代码相关的，优选地在中串、中阻抗条件下进行优化。基准电压源与DAC的基准端子之间的源阻抗的添加如此能够修正并减弱 DAC中的非线性。根据这种理解，为了解决指向第一电阻器串末尾的潜在问题，本教导可以在相对于R1成比例的至少一个基准端子处提供源阻抗。在图4中显示了这种布置，由此在两个基准端子111、112中的每一个处提供第一和第二源阻抗400。根据该源阻抗的位置，即，其是否位于串基准端子111、112的第一或第二(通常分别为正或负)两端，能够减小或按比例所选在DAC传递函数的正和负满标端中的一个或两个处的误差。将理解的是，可以根据第一串中的阻抗的值来选择该源阻抗的值。还将理解的是，这可以利用控制环和/或附加电流的有源注入来改变。由于源阻抗400 可以相对于该第一串的阻抗而改变(以及两个出口之间的大致线性关系)，可以修正非线性的效果。该电阻可以被更改以改变输出范围。这可以通过可调整电阻或者通过例如并入电阻器DAC函数来完成。在任一情况下，将领会的是，通过相对于第一串的阻抗来增大基准源阻抗400，能够减弱DAC非线性，在一些配置中，这能够有利地用来调整或以其他方式修正 DAC范围。

将领会的是，在图4的实施例中，源阻抗400设置在MSB DAC串110 的上端和下端处并且能够用来减小/按比例缩减DAC传递函数的正和负满标端处的误差。这是具体的实施例，将领会的是不一定在两端处提供这种源阻抗。

通过按比例缩减这些源阻抗，还能够减小线性误差，如图5的模拟结果所支持的。

进一步领会的是，在上述的配置中，在第一串的下端，会存在关于较低值代码的潜在问题。将理解的是，较低基准电压应当期望地提供零输出代码。该期望的实现方式可以与至此所显示的体系结构相冲突，因为第一串的下端不能提供该零输出，其可配置以提供1个LSB。为补偿这点，本教导在一些配置中提供了与较低基准端子耦合的开关600，如图6中所示的实施例，其配置为将基准端子与DAC的输出130直接可开关地耦合。除了开关600之外，这种配置提供了作为第一串110的扩展的附加的阻抗元件620。然而，该阻抗元件通常不具有等于该第一串中的其他阻抗元件的阻抗的值的值。期望地，选择其值R620以在串的末端提供1个LSB，这在一些配置中可以根据等式R620＝R1/2ⁿ²来确定。

该开关600可视为非载流开关网络150的部分。这样，开关600附加可选配置开关以为DAC传递函数提供零输出。

该如图7所示的电路的模拟结果图示出这种开关的并入如何可用来解决零标度问题，而不引入任何新的非线性。

然而，如图8所示，上述的电路的另一变型例可以提供与第二串120 耦合的控制环800。该控制环800还可以与基准阻抗元件810耦合。利用该控制环，能够针对MSB代码调整或改变第二串的阻抗以补偿MSB代码和/或模拟信号电平相关性。

图8的布置显示出基于基准目标电阻的阻抗调整方案。将领会的是， R2和Ron的理想上代码相关的变化将被调整或控制，但是利用的是由于用于合理的第二串DAC分辨率的第二串DAC的阻抗元件可足以仅调整 Ron而不是R2和Ron两者所以电阻R2占优势的理解。

将领会的是，所需的阻抗元件的选择不是特定的，可以使用诸如多晶硅电阻器、薄膜电阻器、扩散电阻器、MOS器件等实施例。此外，第二串阻抗元件可以由MOS器件制成，其中调整栅极驱动电压以产生目标共同级的可变的、期望的导通阻抗(或Ron)。如果跨第二串的电压范围低，例如第一电阻器串的分辨率合理地高和/或基准范围低的情况，则这种情况非常适用。

可以基于数字或者模拟输入820来提供调整。例如，可以有益地采用通过与MSBDAC端子或LSB DAC网络实现的MSB DAC代码输入(数字输入控制基础)或模拟信号电平输入。这样，控制环可配置为参考MSB 代码来调整或改变第二串阻抗以补偿MSB代码或者参考MSB代码调整或改变第二串阻抗以补偿模拟信号电平相关性或实际上补偿两者。

图9示出了另一个变型例，由此第二串与提供补偿以调制MSB转变基准的补偿电流源900或电流吸收器耦合。这样，能够重新对齐MSB以校正TUE以及其他非线性误差。将领会的是，这可以设在第二DAC串的一个或多个基准端子处，图9仅示出了与较低端子905耦合。该布置允许较低代码中的电流吸收以去除TUE。该布置还可用来通过在需要补偿时供应或吸收电流来减小或基本上消除TUE误差。

将理解的是，上文参考图8和图9所述的配置涉及到使用有源电路来补偿适用于第二串的负载效应，或者LSB DAC以使该负载适用于处于hi-z 模式下的MSB DAC转变。

在参考图10A和图10B描述的另一配置中，能够使用无源方案来改变 MSB转变(从四状态或五状态实现方式中的hi阻抗配置)，使得MSB DAC 转变将期望的较低阻抗的第二串160与R2＝R1/2特性匹配。

在图10A的该配置中，第一串的输出端子与第二开关网络150、第二 DAC块120和负载电路1000耦合。该负载电路1000配置为使得其阻抗可以随所选的输入代码而变化从而补偿代码相关性，Rload 1000可设为取决于代码的可变负载。负载1000可与开关网络140耦合，从而允许MSB串 110的阻抗元件中的单独的阻抗元件的选择性开关。这样，可以在MSB串110上提供负载降，以产生多个LSB转变。为这些新的负载状态提供单独的负载电路1000使得能够在使用时降低跨第二串的电压。这具有积极的影响，包括成比例地减少第二串状态的数量，在一些方案中，还可以降低目标第二串单位电阻。

将明白的是，第二开关网络150和负载电路1000中的每一个提供了与第一串中的阻抗元件耦合的第二开关网络，第一开关网络由块140的开关元件来提供。第一开关网络和第二开关网络的选择性开关提供了来自第一串的各个阻抗元件的第一和第二开关的电流路径，从而在输出节点处提供多种状态变化。

虽然这提供了能够利用无源方案而不需要有源源实现的布置且不需要DAC级之间的缓冲，还将理解的是，该无源方案能够利用控制环和/或附加电流的有源注入俩补充。这样，将领会到附加电流的注入能够影响输出的变化。

这样，将理解的是，提供了一种第二开关网络，其提供了多个开关路径，该多个开关路径补偿第二串的阻抗效应且在输出节点处提供多种状态变化。在第一配置中，开关路径与第一串中的阻抗元件耦合，第一开关网络和第二开关网络的选择性开关提供来自第一串的单独的阻抗元件的第一和第二开关电流路径。在另一配置中，第二开关网络将电流源耦合到 DAC中，DAC可以对由第二串提供的阻抗效应具有补偿效应且提供多个 LSB转变。

该第二开关网络能够与第一开关网络的使用相结合地使用，或者在第二开关网络工作期间，第一开关网络可以与第一阻抗串解耦。

在第一配置中提供的情况下，可期望地，该负载阻抗可以实现为如下并联负载电路的形式：该并联负载电路的阻抗随着作为通过具有可忽略的源阻抗的电压源来驱动电压端子的中间标度的第一串中串上或周围的选定第一串110(或代码)而变化。负载电路配置为在DAC传递函数的中间标度点处提供高阻抗负载且在该布置中与第一串的位于提供比中间标度点大的代码的MSB节点下方的阻抗元件并联地耦合，并且与第一串的位于提供比中间标度点小的代码的MSB节点的阻抗元件并联地耦合。将领会的是，该负载电路1000可以用来，当第二DAC级120与第一串110解耦时，将负载输送到中间标度上或周围，可以为正的负载或负的负载。

这样，将领会的是，在该配置中，利用块150，但是在每个MSB DAC 转变处不使用hi阻抗节点，来感测跨开关网络的LSB，配置为提供围绕高阻抗中心的+/-电阻的负载电路1000与选定的MSB DAC电阻器并联地使用，用于阻抗中心处零负载对应于高阻抗模式的特殊情况。这样，提供了无源方案以与低阻抗第二串负载相结合地改变第一串电平。

将领会的是，在另一布置中，能够提供与LSB DAC串联地使用的可配置负载电阻器，其可允许在第二串中提供的电阻器的再次使用。因此，将领会到可以考虑并联或串联电路的设置。

然而，虽然提供串联的负载电路是可能的，但是由于多种原因并联设置的电路是优选的，原因包括：

LSB DAC的电阻相对于目标负载较低，因此贡献将不是非常显著，因此该负载电路***与LSB DAC结合或者结合在LSB DAC内会存在缺点；

并联的方案对于LSB DAC设计基本无影响或破坏；

并联的隔离开关是优选的；

没有附加的电路***放缓LSB DAC操作，这不会从一般提供高速 DAC的电路的整体优势中减除；

负载电路***不具有高的线性匹配要求(不同于LSB DAC)，因为不要求最高精度；

负载电阻能够由不同尺寸的电阻器制成，因为不要求最大精度，所以不要求所有最佳实践匹配设计。

然而，独立于提供负载电路的方式的方式，负载电路可配置为在第二串与第一电阻器串解耦期间围绕DAC传递函数的中标度点的正的或负的负载。负载电路的负载可由下式来确定

Rload＝(2ⁿ²-2)*R_DAC1，

其中：

Rload是负载电路的负载；

N2是由第二串160提供的状态的数量；

N2-2＝2ⁿ²-2是第二串160中的n2位LSB DAC阻抗元件的数量；

R_DAC1是第一电阻串110的电阻与第一开关网络140的导通电阻之和。

将理解的是，无论如何确定负载电路的负载，Rload开关的Ron是DAC 阻抗网络的部分。这样，将领会的是，根据按比例缩减的理解，期望使用较小的开关来减小Rload面积和开关的泄漏贡献，同时还提供能够在Rload 电路***中提供开关的Rload所期望的更高电阻可以具有例如MSB DAC 开关的1/2或1/4的尺寸，这提供了2倍或4倍的电阻。此外，与LSBDAC 块的要求相比，负载电路***不具有高的线性度匹配要求，使得负载电阻可由不同尺寸的电阻器来制成，并且不要求全部最佳实践匹配设计。然而，将领会的是，虽然没有这些要求，期望采用合理的设计和布局实践来确保工艺和布局相关的效果对性能不具有显著影响。

在图10A的电路的变型例中，如图10B所示，负载电路1000与再补偿电路1001耦合。开关网络可以包括不同开关类型的多个开关，再补偿电路1001可配置为补偿各种不同开关类型的响应特性的差异。

图10C示出了这些电路的实现方式，由此Rload 1000可以与MSB串选择性地切换，从而提供由MSB DAC串110来提供第一并联子DAC 500 和第二并联子DAC 510。该块510实际上是数字控制的阻抗，因此可以视为根据所选的阻抗级别来提供作为总体DAC体系结构的部分的可变DAC 转变状态。第一500子DAC包括之前所述的LSB串，通过将第二子DAC 510分别与MSB DAC串耦合，第一子DAC 500和第二子DAC 510中的每一个都能够分别与MSB DAC串一起工作，但是提供LSB DAC函数的互补的子部分。通过提供Rload作为附加的子DAC，能够提高相对于进入的数字字生成LSB转变的自由度。此外，用来将该Rload与MSB DAC串耦合的开关501的尺寸可以缩减。还将领会的是，到Rload以及那些开关DAC 函数的开关具有类似的共模工作特性(可以有益于匹配目的)，因此能够类似地定尺寸且能够提供彼此的伪体开关。

Rload 1000的使用允许用户设定Rdac1与Rdac2之间的缩放比例，这样则设定了子DAC 501所要求的状态数和分辨率。

例如，使用两个LSB状态的具体实施例产生标量值的一半，因此可以将由第二DAC串所提供的R2的大小减小至近似R1的1/2的值。将领会的是，这是实施例，本教导不应局限于这些实现方式。

在图10D的示意图中，Rload 1000设置为与第二串串联。这样，可以从第一DAC串110提供多个负载迁移。在第一迁移中，第二串120与第一串直接耦合并且能够任选地用于中间LSB转变。在第二开关配置中， Rload可以接通以提供LSB DAC范围转变的末尾。在该后者的配置中，LSB 输出是从Rload和第二DAC串120两者的贡献来获得的。

将领会的是，可以对图10D描述的电路进行变型。如图10E所示， Rload可以与第一串的任意节点可开关地耦合。通过在级500的上级和下级处提供单独的Rload，能够分别对这些进行开关，与要求多个开关不同。还将领会的是，通过提供单独的Rload，当Rload不耦合时遍及DAC网络的节点电压类似，在最终的DAC传递函数精度方面优选的转变状态期间电压逐渐地变化。

在另一配置中，Rload可以与至少一个基准端子串联地设置。可以用于图10A-G 或图11的实现的另一配置是提供用于将两个负载元件(Rload和由第二DAC串提供的负载)同时耦合在一起的主开关。这种配置可以有益地用于一些方案中，因为其使能(1)再使用LSBDAC阻抗，减小了电路***的尺寸/面积/成本，以及(2)在附加负载模式期间使用LSB DAC确保了LSB DAC的自电容保持在要求的共模电压处/附近且能够在LSB DAC与MSB DAC电阻器直接并联地重新连接时，例如在沿DAC代码斜向上和斜向下时减少毛刺。

虽然无意将本教导限制为如何可实现Rload的任意一个具体的实现方式，但是图10F和图10G提供了可考虑的两个实施例。图10F的实施例最佳地用于图10D的串联实现，而图10G的实施例最佳地用于图10C的并联实现。将理解和领会的是，许多已知的配置或变型例能够根据需要与并联/串联网络以及具有电阻器和有源组件的梯形网络组合一起使用。根据设计约束，由于对称的或串联由于较小的面积而优选，所以并联选项对于串联实现是优选的。

低分辨率Rload可用于许多情况，因此，可以有利地实现简单的构造。将理解的是，应当在设计开关网络时考虑并优化开关阻抗和跟踪阻抗，这是本领域技术人员所公知的。将领会的是，可以串联地设置无源阻抗元件。为了完整性的原因，可有利地配置在本教导背景下的数字可变电阻器的以下实施例通过引用方式合并于本文中：US5495245、US6414616、US6567026 和US7956786。

图11示出了这种电路的模拟数据的实施例，由此可清楚得知，利用该配置，能够将***MSB转变非线性误差降至可接受的水平。将领会的是，虽然误差未完全降至零，给定变得更加明显且源自于例如器件失配和MOS 开关泄漏的其他***的和非***的器件贡献，该降低是足够的。还将领会的是，通过增大DAC的分辨率，误差按比例缩放。

上述的布置已经参考了第一DAC级和第二DAC级。在另一变型例中，参考图12描述了其实施例，本教导可以提供包括M个DAC级的电路1200，其中M大于2。通常的理解是，通过使多个级级联，结果是负载效应的相加。然而，通过实现如上述布置，能够避免这种由于用于耦合各个单个级的级间开关的误差贡献的总和(Ron+Rpar)引起的传统构思的限制。在图12的实施例中，为方便的原因，使用了与之前描述的组件相同的附图标记，在这种构造中，每个DAC级120、1201包括阻抗元件串和开关网络。如从之前对第二DAC级120的描述中领会的，该级可以包括与开关网络170 耦合的串160。

将进一步领会的是，类似于之前所述的，相邻DAC级之间的开关网络140可以提供其可开关地耦合的各DAC级的共享开关，图13A示出了开关网络140、1300的元件的实施例，开关网络如上所述可以为两个级110 和160中的每一个提供单独的开关。将领会的是，这些元件构成了较大的开关网络的部分。相邻的DAC级之间的开关网络能够用来耦合从第一串110、传递通过开关网络140到第二串160的电流，或者从第二串160、穿过开关网络1300到第三串1302的电流。

在上述的变型例中，在该配置中，可以提供DAC电路的多个输出130、 1301。例如，在第一配置中，图13A 所示，电路的输出可以从最终DAC 级130切换到中间DAC级之间的节点1301。在另一配置中，图13B 所示，电路的输出可以从最终DAC级130切换且从中间DAC级之间的节点1301 切换。在图14的布置中，另一开关1400可设置为穿过各级之间，这可允许在级之间使用各种开关选择。

相邻DAC级之间的每个开关网络的阻抗期望地定大小为，当在输出于与之前级耦合时或者在输出处与前一级解耦时产生1个LSB阶。

通过提供多个DAC级，能够减少设置在DAC中的通常为电阻器的阻抗元件的数量。如之前，每个DAC级均包括包含有用于每个接连级的多个阻抗元件的串，所以能够减少在每个接连级中所需的实际的阻抗元件的数量。相比于现有技术的实现方式，根据本教导的布置不需要阻抗元件的开关来对DAC传递函数提供唯一的贡献，并且这提供了可以根据要求使用的附加的任选状态。将领会和理解的是，由DAC提供的状态数量可期望地大于或至少等于在DAC工作期间所需的状态数量。通过提供附加的状态而实际上不需要构成多串DAC网络的各个串的阻抗元件的开关，根据本教导的DAC实现了该操作标准。通过在端点处提供附加的状态，能够以可忽略的误差贡献来提供该操作标准。

作为可以根据本教导提供的布置的类型的实施例，使用三个阻抗串的 12位DAC可以设计如下。值得注意的是，在该布置中，用于级2和3的 7位DAC功能根据因子分解方便地设计出。利用这种开关产生了所需的状态数为128-7＝121个状态。该121数字有效地因子分解为11*11，对于该7 位DAC功能，仅需要18个电阻器。该7位第二级和第三级分辨率能够与5位二进制第一级串(32个电阻器)一起使用以给出仅通过50个电阻器实现的总体12位DAC。

如果可视为任选状态的一个状态不以相同的方式用于MSB电阻器转变的两侧，则该转变状态数从7个载体降为5个状态，从所得到的状态数更适合于因子分解方面看，这是期望的。

将领会的是，可以在多级DAC网络的各级之间提供不同的配置。例如，在三级网络中，第一配置可以设在第一级与第二级之间，不同的配置位于第二级与第三级之间，另一配置位于第三级的输出处。在需要提供N 个状态的一个实施例中，这可以由提供N1个状态的第一级、提供N2个状态的第二级、提供N3个状态的第三级和由非具体的串布置N4提供的第四状态数来提供。将领会的是，具有其电阻器串的第一级通常将用来提供期望分辨率的最大比例。一旦将计算出该期望分辨率的最大比例，则可以确定从各个接连的级中需要多少分辨率。通过提供非具体的串布置，能够使用该贡献元件来提供用于总体DAC转换的精度要求的细微调整。将领会的是，该精度通常将通过相对于DAC的其他组件提供小的N4布置来提供，这在总体体系结构中提供了减小的复杂度。

在这种方案中：

N＝N1*N2*N3+(N1-1)*N4

N1是通过响应于数字输入信号而跨第二串切换跨第一串中的至少一个阻抗元件所产生的电压来提供的，

N2是通过第二串中的元件的开关来产生的，

N3是通过提供除了响应于数字输入信号而跨第三串耦合跨第二串中的至少一个阻抗元件产生的电压的开关网络之外的从第二串到输出的非载流开关网络而产生的；

N4是通过提供多个开关路径的开关网络来提供的，多个开关路径补偿第二串的阻抗效应，在输出节点处提供多种状态变化。

使用上文参考图10A-G 所描述的第一级的元件与输出之间的第二开关路径的实施例，N4可以由Rload组件来提供，或者实际上可通过将电流注入 DAC体系结构中来提供，虽然该后者方法为有源的，这不同于无源的方法。

将理解的是，主要的比例大致由N1与N2和N3的乘积来提供，N4 提供的贡献较小。

在本教导的背景下，理想地，由N1/N4提供的贡献可以为二进制数，因为这将允许代码之间的滑动转变。

将理解的是，在这种多级DAC体系结构中，能够提供“跳步”(有时也称为“两热点”)开关方法来确保在从一级切换到另一级时线性度偏差保持不变。这能够用于确保单调性。

图15和图16示出了如何能够提供这种多级的实现方式的实施例。构建于最初显示在图1A中的体系结构之上，这种多级DAC通常将并入以上述方式配置的第一串和第二串。对于各个接连的级，能够并入其他的DAC 串布置，包括例如与如图15所示的阻抗元件串耦合的开关网络140n。在另一布置中，每个接连的DAC块可以类似于上述的第二DAC块，因为其包括与阻抗元件串耦合的共享开关网络140n，还包括如图16所示的一组非载流开关150n。在另一未示出的变型例中，第一级和第二级可以类似于常规的双串DAC体系结构，可以利用在虚线框1500或1600内突出显示的组件来提供接连的串。

将领会的是，根据所提供的实际配置，通过阻抗元件的开关提供所需的附加转变数量将是不同的，图15要求的数量多于图16中要求的数量。

将领会的是，在图16的实施例中，每个接连的DAC级都包括类似的构建块。在该实施例中，它们显示为共享的串内多路复用器140n、阻抗元件串160n以及非载流开关网络150n，下标n是指级数。例如，在该示意图中，n＝3，因为这是第三级，但是可以根据需要为附加的级对此进行复制，取决于所实现的实际DAC的设计特性。

如上所述，由于每个附加的级添加到网络中，可以减少接连串中的阻抗元件的数量。由于第一串主导了功耗并且提供了DAC精度的关键部分，所以通常与接连级相比将包括较大数量的阻抗元件。最终，如果添加了充足数量的级，则你使得阻抗元件的数量最小化。在该配置中，由该最后一级限定的LSB转变可以由串内多路复用器140n的开关来得到。由于每个附加的级添加到串内开关的输入侧和输出侧上的负载的组合中，所以阻抗被定大小以在输出处由跨载流级间开关的IR降产生1LSB阶。

将领会的是，上述的示例性的布置已经在宽泛的方面进行了描述，示例了参考图1A-D 、图2和图3所描述的四状态转变布置以及参考图2和图4 至图12所描述的五状态转变布置。

关于四状态转变配置，在第二串中提供的n2位LSB DAC电阻器的数量可以减少至等于2ⁿ²-3的数量。将进一步理解的是，类似于在US 5969, 657中所描述的，DAC电流(Idac)基本上是代码无关的。此外，由于开关网络的有效电阻(Ron)能够增大而使得Ron有效地等同于第二LSB串中的电阻器的电阻(R2)和第一MSB电阻器串中的电阻器的电阻，所以其对于第一DAC输出开关接近目标配置，其中Ron＝R2＝R1。这样，由于 R2＝R1，所以能够在第二串和第二串中提供匹配的器件。此外，第一串和第二串中的电阻器(R1和R2)能够在布局设计中用作彼此的伪体。

在五状态转变布置中，在第二串中提供N2个状态(其中N2＝2ⁿ²)所需的n2位LSBDAC电阻器的数量能够进一步根据等式＝2ⁿ²-4来减少。在这些五状态转变配置中，其中每个DC转变提供LSB变化，各个开关的电阻Ron以及第二电阻器R2能够选择为使得：

Ron，R2＝(2ⁿ²-1)/(2ⁿ²-2)*R1

其中n2为LSB DAC分辨率。

将理解的是，由于N2→∞,R2/R1→1，并且变得类似于上述的四状态形式，其中R2＝R1＝Ron。每个布置的有利之处在于，理想地，R2具有极接近R1的值的值。根据本教导，它们对于高分辨率配置可以保持相同，因为标量趋向于统一。

通过具有Ron的值增加且还可以利用4状态实现方式具有大于可能的值的配置，这允许所使用的实际开关的尺寸减小，还有益于高温以及低电源范围应用以及宽的共模操作。关于两个后述的方案，将领会的是开关电阻作为共模或偏压的函数而变化，较高的Ron能够变换成有益的更宽的共模工作范围。关于对电源范围的益处，将理解的是MOS开关电阻趋向于在较低电源电平下高得多，具有降低的栅极过激励电压Vgs-Vth。一般地，根据当前的和更新的技术降低CMOS电源电压。低的关断泄漏期望使用更高的Vth MOS器件，这是当前CMOS设计的挑战所在。与较低泄漏、较高Ron电阻兼容的体系结构/解决方案可期望符合该晶片制造技术趋势，这些能够根据本教导来实现。

在上述的进一步的变型例中，如图17A所示，控制环1700可以与开关网络耦合。该控制环1700可用来改变用于开关电路的“接通”栅极驱动基准电平以独立于DAC代码、共模以及其他变差源来输送与基准阻抗匹配的阻抗。这样，控制环可以对由于代码相关性引起的一个或多个差异、开关网络的各个开关的响应特性的差异、基准阻抗的差异的基准补偿提供补偿或控制。在该实施例中，基准阻抗可以与DAC内的电阻器串的阻抗元件匹配。将理解的是，该控制还可以用来解释由于工艺、电压和温度 (PVT)以及基准电压变化、封装应力以及其他***变量引起的差异。

开关网络可以包括不同开关类型的多个开关，控制环可配置为对各个不同类型的开关的响应特性的差异进行补偿。

将领会的是，通常这种开关网络140的开关由MOS器件来提供，这样能够改变控制信号而使得经由开关共模水平的栅极电压控制的所选 MOS开关的Ron使得总DAC开关电路的阻抗基本上针对基准目标阻抗来进行控制。基准目标可以通过数字输入、模拟输入或基准电阻中的一个或多个提供给该控制块1700的输入来确定。

作为经由调整栅极电压提供这种控制的变型例，可以在本教导的背景下使用控制块来提供MOS Ron特性的体偏压或调整。公知的是，反向栅极偏压或反向体偏压(RBB)尤其有利于较低功率应用。如命名法所暗示的，其类似于前向体偏压(FBB)但是与FBB互补，这是本领域技术人员公知的，通常用于高性能/速度以及高功率数字应用。在本教导的背景下，本发明人已经发现，RBB可以更利于避免导致误差的泄漏路径。在这种 RBB被调制或改变的情况下，其称为自适应体偏压(ABB)且在广义概念上在调整/改变MOS特性方面是类似的。

本领域技术人员将理解的是，常规地，MOS器件通常视为具有三个控制端子，即，源极、漏极和栅极。上述的调整已经参考栅极控制的调整被描述为保持基本上恒定的阻抗水平。但是，MOS器件还包括主体/体/阱端子，栅极通常借助绝缘层与主体分离。本领域技术人员将领会的是，MOS 器件的源极与主体/体/阱之间的电压差贡献于通常所称的主体效应。MOS 器件的主体可视为提供帮助判定器件何时接通和关断的器件的第二栅极，有时在本领域中称为反栅极。按照本教导，RBB/ABB的使用，使能最大程度地利用Vgs的电源范围，利用栅极端子上的额外的控制范围作为DAC 运行中的新的附加的自由度。

将领会的是，一些配置可以使用栅极控制，其他配置可以使用反栅极控制。这两者的组合也是可能的，并且在本教导的背景下，栅极控制将理解为表示MOS器件的常规栅极或反栅极控制的任一者或两者。

如图17A所示，该补偿或控制通常将在那些载流开关网络中具有最大的效果，即，那些提供多串DAC的连续串之间的耦合的开关网络。在两级DAC的实施例中，将有DAC的第一开关网络，即，将MSB DAC级与后续级耦合的开关网络140。在该布置中，其可用来控制该关键的、MSB 开关网络Ron并且因此改善DAC函数的INL和DNL。该DAC无需包括诸如参考图1A-D至图16所描述的而如图17B所示的元件，该控制环可等同地与该电路***相结合使用。

图18A-E 示出了如何可以提供该控制环的不同的实施例。如图18A所示，可以参考匹配的基准电阻Rref来控制DAC开关网络的Ron。基准电阻和开关可以串联的或者并联的组合来实现，根据常规理解，多串联电阻器通常用来增大Vr_ref-Vcm_buf，多个开关还可以与SWRef串联地使用。这样，Iref1和Iref2可以为模拟的DAC电流，或者在总体设计中进行优化。将领会的是，使用基本上匹配的电流源是有利的。虽然所提供的示意图图示出基本核心原理，但是将连接还可以使用关于放大器设计技术和电流镜像的最佳实践设计考量，这些技术包括匹配、校准、微调、斩波、自动调零和重排。此外，当考虑最优设计布局时，将领会的是可以采用具体的方法来最小化以及匹配布局相关效果(LDE)

图18B示出了可有利地用来提供开关阻抗控制的具体的PMOS实现方式。该PMOS实施例使用了与上述基本相同的体系结构。当考虑使用电流源或电流吸收器时，将领会的是，在一些情况下对于NMOS而言，电流吸收器可以替代电流源使用(其中净空高度受限制)。在有充足的净空高度而最小化电路***的情况下，一个极性的电流源/电流吸收器是可用的且可取的。进一步领会的是，运算放大器(opamps)可以在多个基准电路之间共享，因为opamp的两个输入和负载栅极端子均为高阻抗栅极端子。

图18C示出了利用开关网络140中的NMOS器件作为阻抗控制元件如何通过将Ron与基准电阻Rref匹配来控制DAC开关(SW)共模(CM) 处的Ron的实施例。在该实现方式中，设计上仅需要一个阻抗控制元件，因此其代表了最小化所要求的复杂度的有益的实现方式。进一步领会的是，还可以具有其他的变型例，例如与受控的PMOS并联的“导通”NMOS，并且这些以及其他的变型例将能够由本领域普通技术人员所领会，应当视为落在本申请的范围内。在该背景下，将领会的是，本教导不应解释为局限于MOS器件或其具体变型例。

图18D示出了如何使DAC SW共模(CM)处的Ron与基准电阻Rref 和可开关基准开关匹配从而模拟DAC开关选择。在该配置中，Rref和开关可以为串联/并联组合，将领会的是串联的实现是优选的，因为其允许电压范围增大。这样，本领域技术人员将领会到，多个串联的电阻器可用于增大Vr_ref-Vcm_buf。按照类似的方式，多个开关同样还可以在SWRef 中串联地使用。Iref1和Iref2的值可以模拟DAC电流，或者在总体设计中进行优化(通常为优选的)。基本上匹配的电流源是理想的，但是由于信号电平极小，Ron对Ibias的分析表明，在对应于较低的Vds的较低电流电平处，可以使用实质上不同的电流，对于Ron失配具有极小的影响。

对于NMOS配置，将理解的是，在负转变中，在稳定过程中将为较大的Vgs，这提供了暂态条件期间的较低阻抗，这将与总体DAC稳定同时稳定。然而，在上升条件下，Vgs下降，这对提供增加稳定时间的高阻抗具有对应的效果。对于较大的阶，NMOS器件可以在暂态期间基本关断，这会对总的DAC的稳定表现具有不利的影响。

图18E显示出，在NMOS实现方式中，如何可以提供升压以补偿控制环对开关要求的响应性的延迟。升压电路能够对数字输入信号进行响应以提供对电路的响应性不足以及时对输入字的变化做出反映从而实现令人满意的暂态性能的暂态条件的补偿。这在大规模向上转变情况下尤其存在问题。虽然图18E中未示出，附加的电路***可同等设置以允许对负转变进行补偿。

可以提供的各种实现方式包括：

向下转变-运算跨导放大器(OTA)能够直接驱动以及稳定。

向上转变-相对于处理数字开关速度的OTA的有限的、相对受限制的带宽通常将表示OTA过于缓慢而不能匹配所期望的快开关速度，提议暂态的升压，理想地，这种升压可以通过使用在本地选通的全局/共享升压信号、同步更新以及最小化每信道逻辑来提供。

图17A和17B提供了多串DAC如何可以与控制环耦合的实施例，控制环配置为可操作地改变多路复用器(MPX)电路元件的“导通”栅极驱动基准电平。这将参考图19的实施例进行进一步描述，其中提供了两级 DAC，每级包括阻抗元件串。类似的附图标记将用于所描述的相同的元件或组件。例如，在图19中，第一级包括阻抗元件串110，在该实施例中，显示为与开关网络140耦合的值为R1的电阻器。明智的开关有效地改变了由该第一级提供的阻抗。

第二级包括第二阻抗元件串160，在该实施例中还是显示为与开关网络170可开关地耦合的标称值R2的电阻器。

开关网络140是第一级和第二级中的每一个的中间开关网络。在该多串二进制数字转换器中，第一级使用用于转换N位数字字的一组较高阶位的第一串，第二级使用对其余的较低阶位进行译码的第二串。

在下面提供以辅助本领域技术人员理解根据本教导的布置的特征和益处的背景下，将参考使用电阻器的示例性实现方式来描述各个串。将领会的是，电阻器是可以使用的类型的阻抗元件的实施例，不意在将本教导局限于电阻器排他地用作阻抗元件的实现方式。在这方面，将领会的是电阻器是优选类型的阻抗元件，尤其是在跨串的电压高的方案中，例如与转换器的基准端子耦合的串。在电压相对较小的其他串中，还可以使用诸如有源MOS器件的其他元件。将领会的是，MOS器件可尤其有益地用作低 Vds环境工作的阻抗元件。本教导因此不应解释为局限于多电阻器串DAC。

将理解的是，常规的DAC以及对应的模数转换器(ADC)使用具有数字冗余的多级器件，在一些环境中每级具有单独的分辨率。在本教导的背景下，可以使用这种DAC，或者实际上为单独的阶的运算范围可以通过使用共享的多路复用器而重叠的DAC配置。

单独的级的运算范围如何可以通过使用共享的多路复用器而重叠的实施例可以通过使用共享的网络作为DAC体系结构的第一级和第二级的部分。在该配置中，这种共享网络提供了串内多路复用器。该串内多路复用器的元件包括开关，根据开关配置，开关可以分别构成第一或第二DAC 串的部分。在本教导的背景下，这可视为共享多路复用器。这样，第一开关网络的一些选定的开关可以具有双重操作或用途，因为它们由DAC 100 的MSB DAC串和LSB DAC串部分共享。单独的共享开关可配置为将第一串的阻抗元件选择性地与第二串耦合，或者直接在输出节点130处提供至少一个LSB转变。当被选定或启动时，来自串内多路复用器140中的选定开关的第一或主函数构成了第二阻抗串的部分。这样，开关网络140的两侧可选择性地耦合。这与仅开关网络的输出侧与输出耦合的常规理解或实现完全不同。这样，本教导的开关网络140提供了针对第一串和第二串两者的双重功能。

基准端子通常与第一串110耦合，图19示出了电压源的具体实施例。如本领域技术人员将理解的是，术语电压源旨在限定并包括与其他电路元件耦合且配置为提供目标电压的有源电压供应、电压缓冲器或电流源。在该一般性的定义中，将领会的是本教导不应局限于任何一个具体的配置，以及因此术语基准端子的使用。

为了提供数模转换，该DAC电路提供了单独的阻抗元件的明智开关以提供对应输入的数字代码的模拟输出。本领域技术人员显而易见的且公知的是，用来耦合各个阻抗元件的开关网络也对总的DAC网络中的阻抗做出贡献。

图19的实施例是包括第一级块110、第二级块160和中间开关网络140 的DAC的简单的示例性实施例。利用该示例性的电路，将从下文领会到，根据本教导，如何能够相对于输入代码或其他差异机理来保持基本上恒定的总开关阻抗以最小化DC误差，从而最大化电路的精度。在该布置中，控制块101与DAC开关网络140耦合，该控制环用来改变用于开关或多路复用器(MPX)电路的“导通”栅极驱动基准电平以输送与基准阻抗匹配的阻抗，该阻抗独立于DAC代码和共模以及例如供应源、过程、布局相关变化和温度变化的其他差异源头。将领会的是，在操作中，该控制块 101提供了控制环来针对输入代码101a和基准值101b保持开关阻抗常量。这样，控制块或控制电路提供了对于开关网络的响应差异的代码相关补偿或控制。该输入代码101a可以视为DAC 100的数字输入，而基准阻抗101b 提供了模拟输入。

图20示出了图19的布置的变型例，由此可以改变控制信号而使得在开关共模电平(SW CM，显示在图20中)处的MOS开关(经由栅极电压控制)的Ron使得DAC多路复用器(MPX)块140的阻抗基本上针对基准目标阻抗进行控制。这能够用来控制关键的MSB开关Ron并且因此改善了DAC函数的INL和DNL。

在另一配置中，控制环耦合到与开关网络串联设置的阻抗元件上。这可以设为共享元件，如果每个信号都是共享，则这将最小化所要求的电路***。控制环能够用来改变串联的阻抗元件以补偿开关网络阻抗的变化。将领会的是，如果设为共享的新的串联阻抗元件，则能够对开关阻抗的变化进行补偿以及相对于能够预先确定的目标值来控制/稳定该阻抗。

开关网络可以包括不同开关类型的多个开关，控制环可配置为对不同类型的各开关的响应特性的差异进行补偿。控制电路可以与DAC的其他开关耦合以对那些开关的响应的差异进行代码相关的补偿或控制。

将领会的是，通常这些开关网络140的开关由MOS器件来提供，这样可以改变控制信号而使得经由处于开关共模电平的栅极电压来控制 MOS开关的Ron使总体DAC开关电路的阻抗基本上针对基准目标阻抗进行控制。基准目标可通过由数字输入、模拟输入或基准电阻中的一个或多个提供给该控制块1700的输入来确定。

如图17A所示，该补偿或控制通常将对那些载流开关网络具有最大的影响，即，那些提供多串DAC的接连串之间的耦合的开关网络。在两级 DAC的实施例中，这将是DAC的级间开关网络，即，将MSB DAC级与后续级耦合的开关网络140。在该布置中，可以用来控制该关键的、MSB 开关网络Ron并且因此改善DAC函数的INL和DNL。

在图21所示的另一配置中，控制环101耦合到与开关网络140串联设置的阻抗元件102。在图21的示意图中，示出了块140与160之间的串联。将领会的是，这可以同等地设在块110与140之间，虽然在该配置中可能需要多个这样的阻抗元件102来耦合从第一串到第二串的各个路径中的每个。阻抗元件可设为共享元件，如果每个信号进行共享，则该共享元件将最小化所需的电路***。控制环能够用来改变串联阻抗元件以补偿开关网络阻抗的变化。将领会的是，如果设置为共享的新的串联阻抗元件，则可以补偿开关阻抗的变化并且相对于能够预先确定的目标值来控制/稳定该阻抗。将领会的是，每个信号的共享元件的有益使用最小化电路***。

将领会的是，上述示范了多个基准开关电路如何可用来匹配用于DAC 中的特定代码配置的电路***。根据该教导，至少一个MOS器件能够在多串DAC多路复用器中改变以补偿否则将影响DAC传递函数的差异。将领会的是，该控制电路使能在所有情况下控制DAC开关的阻抗。这不需要每个开关类型的基准开关，因为基准开关和电阻器也可以按比例改变，为设计者提供自由度。进一步理解的是，在描述为单个开关的情况下，本教导的开关可以设置为与不同形式的译码器串联的多个器件的组合。将领会的是，那些上述的非载流开关能够根据该设计变化来制作，因为它们对导通电阻不敏感，对器件泄漏和电容更加敏感。

将理解的是，第一串或第二串中的一个或多个的基准端子被描述为由由电压源/缓冲器/跟随器驱动或者与无源或有源网络耦合的情况下，这些可以实现为高级电路的子部分，本教导无意局限于任何一个具体的实现方式。

DAC的优化能够以多种不同的方式来实现；例如，寄生阻抗能够集成到优化中，开关电路可以包括例如与R1和/或R2相同类型的电阻器或电阻材料的串联电阻元件、寄生阻抗。此处还可以使用关于受控阻抗开关设计的任何进一步的发展或发明。

将理解的是，在参考具有电阻的电阻器来描述用来制作DAC的各个串的元件或器件的情况下，这些是各自具有关联阻抗的阻抗元件的具体实施例。本教导不应解释为限制为电阻器和电阻，可以在本教导的总背景下使用阻抗元件的其他实施例。

将领会的是，本教导描述了用于所描述的示例性的电路的运行的MOS 器件。然而，将理解的是，本教导的运行不限于MOS开关，可以采用使用结型场效晶体管(JFET)开关、金属半导体FET(MESFET)或高电子迁移率晶体管(HEMT)或在转换器中使用的任何其他开关方案。此外，将领会到，不使用现代技术中的金属氧化物半导体构造来制造MOS器件，但是这是用来一般地描述现代的“CMOS工艺”的常规术语，包括那些利用多栅极或非氧化物绝缘层实现的工艺。

其他实施例在随附权利要求书的精神和范围内。例如，由于制造公差和二阶非理想条件，可以调节R1、R2和Ron的标称值以给出最优结果。蒙特卡洛分析、其他统计分析或模拟设计优化工具以及方法论可用来实施该优化。此外，可以使用关于开关的各种技术，例如CMOS传输栅极、单 MOS晶体管类型(例如，NMOS或PMOS)、上述任一个在开关的一侧或两侧具有单个或多个串联电阻器。此外，可以使用两个并联电阻器串。

虽然上文参考常规的二进制编号布置的具体实施例描述了本教导，这些代表了惯常的且广泛使用的实现方式。然而，本教导不应解释为局限于这些实现方式，本教导可应用于非二进制基础布置或者诸如例如相对素数的不同编号***。

在本教导的背景内，总DAC分辨率是各个级的各贡献的组合。在提供二进制DAC分辨率的背景下，一个或多个单个的级可以提供非二进制贡献。由依照本公开的DAC体系结构提供的这数可以等于或大于实际上所需要的，这证明利于电路优化。

在本教导参考一个特定的图来描述具体特征或元件的情况下，将理解的是那些特征或元件可以与其他特征或元件一起使用，而不偏离权利要求教导的精神或范围。

当结合本发明在本文中使用时，词语“包括/包括有”以及词语“具有 /包含”用来指定状态特征、整数、步骤或组件的存在，但是不排除其一个或多个其他特征、整数、步骤、组件或群组的存在或添加。

本教导不限于上文描述的实施方案，而是可以在构造和细节上进行改变。

Claims

1.一种多串数模转换器DAC，包括：

第一串，其具有多个阻抗元件；

第二串，其具有多个阻抗元件；

第一开关网络，其适于响应于数字输入信号而跨所述第二串耦合跨所述第一串中的至少一个阻抗元件产生的电压，所述数字输入信号包括数字位流，所述第二串中的阻抗元件构造为响应于从所述第一串经过所述第一开关网络到所述第二串的电流而产生电压从而向输出节点产生对应于所述数字输入信号的模拟信号；

第二开关网络，其提供补偿所述第二串的阻抗效应且在所述输出节点处提供多状态变化的多开关路径；以及

控制电路，所述控制电路与所述DAC的至少一个开关耦合以对所述至少一个开关的响应的差异提供代码相关补偿或控制。

2.如权利要求1所述的DAC，其中所述第二开关网络与所述第一串中的阻抗元件耦合，并且所述第一开关网络和所述第二开关网络的选择性开关提供来自所述第一串的各个阻抗元件的第一开关电流路径和第二开关电流路径。

3.如权利要求1所述的DAC，其中所述第二开关网络将电流源耦合到所述第一串或所述第二串中的一个中。

4.如权利要求1所述的DAC，所述第二开关网络包括非载流开关，所述非载流开关配置为响应于跨所述第一开关网络的感测变化而在所述输出节点处提供至少一个最小状态变化。

5.如权利要求1所述的DAC，包括将所述第二串的端子直接与所述输出节点耦合的第三开关网络。

6.如权利要求1所述的DAC，其中所述第一开关网络能响应于所述数字输入信号的最高有效位MSB和最低有效位LSB。

7.如权利要求1所述的DAC，其中所述第一串与基准端子耦合，所述DAC还包括位于至少一个端子与所述输出节点之间的开关路径。

8.如权利要求1所述的DAC，其中所述第二开关网络构造为分别对于跨所述第二串中的阻抗元件的电压降而在所述输出节点处提供LSB转变。

9.如权利要求1所述的DAC，其中所述第一开关网络的开关与所述第二串共享。

10.如权利要求1所述的DAC，其中所述第二串构造为提供跨所述第一开关网络和所述第一串的至少一个阻抗元件的负载效应。

11.如权利要求1所述的DAC，其中当所述DAC的与所述第一串相关联的最高有效位MSB阻抗元件和所述DAC的与所述第二串相关联的最低有效位LSB阻抗元件之间的电流路径被去除时，所述第一开关网络可操作地产生无载静态。

12.如权利要求11所述的DAC，其中所述第一开关网络能够响应于所述数字输入信号的与所述第一串耦合的最高有效位MSB之间的转变，并且其中所述第一串的相邻阻抗元件之间的节点与所述输出节点耦合。

13.如权利要求1所述的DAC，其配置为在所述输出节点处提供四个LSB状态转变，第一状态由所述第一开关网络的输出处的电压提供，第二状态在由所述第一开关网络和第二串提供的LSB转变之前由所述第一开关网络的输入侧的电压来提供，第三状态在由所述第二串提供的LSB转变之后在所述第一开关网络的输入侧被提供，第四状态在所述第二开关网络的输出上被提供。

14.如权利要求13所述的DAC，其配置为在所述第二串的端子处提供高阻抗，使得能够通过在该高阻抗配置期间感测所述第一开关网络的输入侧的电压而在所述输出节点处提供第五LSB状态转变。

15.如权利要求14所述的DAC，其中所述第一开关网络具有导通电阻R_on，所述第一串包括具有电阻R1的阻抗元件，所述第二串包括具有电阻R2的阻抗元件，并且其中R_on、R2和R1基本相等。

16.如权利要求1所述的DAC，其配置为使得，要提供N2个状态，所述第二串包括N2-4个阻抗元件。

17.如权利要求16所述的DAC，其中所述第一开关网络具有导通电阻R_on，所述第一串包括具有电阻R1的阻抗元件，所述第二串包括具有电阻R2的阻抗元件，并且其中

其中k＝LSB负载效应目标，范围0＜k＜2ⁿ²，

其中n2等于所述第二串的分辨率。

18.如权利要求1所述的DAC，包括串联在第一电阻器串与基准端子之间的源阻抗元件，所述源阻抗元件能够开关以在所述DAC的输出处提供LSB转变。

19.如权利要求1所述的DAC，包括M个DAC级，其中M大于2，并且每个DAC级包括阻抗元件串。

20.如权利要求19所述的DAC，其中所述DAC响应于数字输入信号而提供的状态总数N与如下有关：

N＝N1＊N2＊N3+(N1-1)＊N4，

其中：

N1是通过响应于数字输入信号而跨第二串开关跨第一串中的至少一个阻抗元件产生的电压来提供的，

N2是通过所述第二串中的元件的开关来产生的，

N3是通过提供除了响应于所述数字输入信号而跨第三串耦合跨所述第二串中的至少一个阻抗元件产生的电压的开关网络之外的从所述第二串到所述输出节点的非载流开关网络来产生的；

N4是通过提供多个开关路径的开关网络来提供的，所述多个开关路径补偿所述第二串的阻抗效应并且在所述输出节点处提供多个状态变化。

21.如权利要求1所述的DAC，其中所述第二开关网络与所述第二串可开关地串联设置。

22.如权利要求1所述的DAC，其中所述第二开关网络与所述第二串可开关地并联设置。

23.如权利要求22所述的DAC，其中所述第二开关网络的激活将负载电路与所述第一串耦合。

24.一种将数字输入信号转换成对应的模拟输出的方法，所述方法包括

将数字位流提供给数模转换器DAC，所述DAC至少包括具有多个阻抗元件的第一串和具有多个阻抗元件的第二串，以及与所述第一串和所述第二串中的每一个耦合的第一开关网络；

利用所述第一开关网络响应于所述数字输入信号的所述数字位流而跨所述第二串耦合跨所述第一串中的至少一个阻抗元件产生的电压，

响应于从所述第一串经过所述第一开关网络到所述第二串的电流而利用所述第二串中的所述阻抗元件产生电压从而向所述DAC的输出节点产生对应于所述数字输入信号的模拟信号，

提供第二开关网络，所述第二开关网络提供多个开关路径，所述多个开关路径补偿所述第二串的阻抗效应并且在所述输出节点处提供多个状态变化；以及

提供控制电路，所述控制电路与所述DAC的至少一个开关耦合以对所述至少一个开关的响应的差异提供代码相关补偿或控制。

25.如权利要求24所述的方法，包括在所述第二开关网络工作期间将所述第二串解耦。

26.如权利要求24所述的方法，其中所述第二开关网络与所述第二串串联地设置。

27.如权利要求24所述的方法，其中所述第二开关网络与所述第二串并联地设置。

28.一种多串数模转换器DAC，包括：

第一串，其具有多个阻抗元件；

第二串，其具有多个阻抗元件；

第一开关网络，其适合响应于数字输入信号而跨所述第二串耦合跨所述第一串中的至少一个阻抗元件产生的电压，所述数字输入信号包括数字位流，所述第二串中的阻抗元件配置为响应于从所述第一串经过所述第一开关网络到所述第二串的电流而产生电压从而向输出节点产生对应于所述数字输入信号的模拟信号，

第二开关网络，其包括非载流开关，所述非载流开关配置为响应于跨所述第一开关网络的感测变化而在所述输出节点处提供至少一个最低有效位LSB转变；以及

29.如权利要求28所述的DAC，包括将所述第二串的端子与所述输出节点直接耦合的第三开关网络。

30.如权利要求28所述的DAC，其中所述第一开关网络能够响应于所述数字输入信号的最高有效位MSB和最低有效位LSB。

31.如权利要求28所述的DAC，其中所述第一开关网络能够响应于所述数字输入信号的最高有效位MSB，并且能够进一步响应于所述数字输入信号的最低有效位LSB。

32.如权利要求28所述的DAC，其中所述第二开关网络配置为分别对跨所述第二串中的阻抗元件的电压降在所述输出节点处提供所述LSB转变。

33.如权利要求28所述的DAC，其中所述第一开关网络的开关与所述第二串共享。

34.如权利要求33所述的DAC，其中共享的开关中的各个开关选择性地将所述第一串的阻抗元件与所述第二串耦合，或者直接在所述输出节点处提供至少一个LSB转变。

35.如权利要求28所述的DAC，其中所述第二串配置为提供跨所述第一开关网络和所述第一串的至少一个阻抗元件的负载效应。

36.如权利要求35所述的DAC，其中所述DAC配置为使得利用所述第一开关网络对由所述第二串提供的负载效应的开关限定了第一LSB转变和第二LSB转变。

37.如权利要求35所述的DAC，其中所述第二串配置为在所述第一串上提供负载效应，该负载效应被感测到且在所述输出节点处限定第一LSB转变。

38.如权利要求37所述的DAC，其中感测由所述第二串提供的负载效应的开关从而在所述输出节点处提供第一LSB转变和第二LSB转变。

39.如权利要求28所述的DAC，其中单个开关提供对所述第一串中的相邻阻抗元件的开关，从而取决于所述开关与所述第一串中的哪个阻抗元件耦合而在所述输出节点处提供多个LSB变化。

40.如权利要求28所述的DAC，其中所述第一开关网络配置为提供当所述DAC的与所述第一串相关联的最高有效位MSB阻抗元件和所述DAC的与所述第二串相关联的最低有效位LSB阻抗元件之间的电流路径呈现为高阻抗时所产生的无载静态。

41.如权利要求40所述的DAC，其中所述第一开关网络能够响应于所述数字输入信号的与所述第一串耦合的最高有效位MSB，并且所述数字输入信号的最低有效位LSB与所述第二串耦合。

42.如权利要求40所述的DAC，其中所述第一开关网络能够响应于所述数字输入信号的最高有效位MSB之间的转变。

43.如权利要求40所述的DAC，其中所述第一串的相邻阻抗元件之间的节点与所述输出节点耦合。

44.如权利要求43所述的DAC，其中与所述第一串相关联的开关被定尺寸为使得在无载状态的任一侧上的两个状态对应于所述输出节点处的基本上一个LSB阶。

45.如权利要求40所述的DAC，其中与所述第一串相关联的开关将来自所述第一串的节点直接与所述输出节点耦合。

46.如权利要求40所述的DAC，其中与所述第一串相关联的开关与所述第二串的开关串联地连接以将所述第一串的负载节点与所述输出节点耦合。

47.如权利要求28所述的DAC，其配置为在所述输出节点处提供四个LSB状态转变，第一状态由所述第一开关网络的输出处的电压来提供，第二状态在由所述第一开关网络和第二串提供的LSB转变之前由所述第一开关网络的输入侧的电压来提供，第三状态在由所述第二串提供的LSB转变之后在所述第一开关网络的输入侧被提供，第四状态在所述第二开关网络的输出上被提供。

48.如权利要求47所述的DAC，其配置为在所述第二串的端子处提供高阻抗，使得能够通过在该高阻抗配置期间感测所述第一开关网络的输入侧的电压而在所述输出节点处提供第五LSB状态转变。

49.如权利要求28所述的DAC，其配置为使得，要提供N2个状态，所述第二串包括N2-3个阻抗元件。

50.如权利要求28所述的DAC，包括基准端子，并且其中通过所述基准端子的电流基本上代码无关。

51.如权利要求47所述的DAC，其中所述第一开关网络具有导通电阻R_on，所述第一串包括具有电阻R1的阻抗元件，所述第二串包括具有电阻R2的阻抗元件，并且其中R_on、R2和R1基本相等。

52.如权利要求28所述的DAC，其配置为使得，要提供N2个状态，所述第二串包括N2-4个阻抗元件。

53.如权利要求52所述的DAC，其中所述第一开关网络具有导通电阻R_on，所述第一串包括具有电阻R1的阻抗元件，所述第二串包括具有电阻R2的阻抗元件，并且其中

其中k＝LSB负载效应目标，范围0＜k＜2ⁿ²，并且n2等于所述第二串的分辨率。

54.如权利要求53所述的DAC，其中R2＜R1，或者其中R2基本等于R1。

55.如权利要求54所述的DAC，其中Ron和R2基本相等。

56.如权利要求54所述的DAC，其中所述第一串的基准端子与电压源耦合。

57.如权利要求54所述的DAC，选择R2和R1的值，使得在所述第一串的中点，DAC传递函数的非线性基本可忽略。

58.如权利要求57所述的DAC，其中选择R2和R1的值使得2*R2＝R1。

59.如权利要求54所述的DAC，其中所述第一串在所述第一串的基准端子处与电压源耦合，并且在至少一个所述基准端子处提供源阻抗。

60.如权利要求59所述的DAC，其中相对于DAC串阻抗缩放所述源阻抗。

61.如权利要求60所述的DAC，其中在至少一个所述基准端子处的所述源阻抗减小或缩放DAC传递函数的误差。

62.如权利要求52所述的DAC，包括串联在所述第一串与基准端子之间的源阻抗元件，所述源阻抗元件能够开关以在所述DAC的输出节点处提供LSB转变。

63.如权利要求52所述的DAC，包括配置为将基准端子可开关地耦合到DAC输出从而在所述DAC输出处提供LSB转变的开关。

64.如权利要求62所述的DAC，其中所述源阻抗元件到所述第一串的开关在DAC传递函数中提供了额外代码。

65.如权利要求28所述的DAC，包括具有与开关网络耦合的多个阻抗元件的第三串，所述DAC配置为，响应于在所述DAC的输入处提供的数字输入信号，实现所述阻抗元件中的各个阻抗元件的开关从而在所述DAC的输出节点产生对应的模拟信号。

66.一种将数字输入信号转换成对应的模拟输出的方法，所述方法包括

将数字位流提供给数模转换器DAC，所述DAC包括具有多个阻抗元件的第一串、具有多个阻抗元件的第二串以及第一开关网络；

提供包括非载流开关的第二开关网络；

响应于所述数字位流，利用所述第二串中的阻抗元件来响应于从所述第一串经过所述第一开关网络到所述第二串的电流而产生电压，从而向输出节点产生对应于所述数字输入信号的模拟信号，以及利用所述第二开关网络响应于跨所述第一开关网络的感测变化而在所述输出节点处提供至少一个最低有效位LSB转变；以及

67.如权利要求66所述的方法，包括：通过将所述第二串与所述第一串解耦，直接在所述输出节点处提供至少一个LSB转变。