JP2001244816A - 改善された線形性および整定時間を有するデジタルにスイッチングされる電位差計 - Google Patents
改善された線形性および整定時間を有するデジタルにスイッチングされる電位差計Info
- Publication number
- JP2001244816A JP2001244816A JP2001017697A JP2001017697A JP2001244816A JP 2001244816 A JP2001244816 A JP 2001244816A JP 2001017697 A JP2001017697 A JP 2001017697A JP 2001017697 A JP2001017697 A JP 2001017697A JP 2001244816 A JP2001244816 A JP 2001244816A
- Authority
- JP
- Japan
- Prior art keywords
- resistors
- switches
- string
- series
- digital potentiometer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
- H03M1/682—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Adjustable Resistors (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 抵抗値を切り替える場合に改善された線形性
および減少した整定時間を有する、簡略性および経済性
を保有するデジタル電位差計を提供する。 【解決手段】 第１の入力ノードに接続されている第１
の複数のスイッチと、第２の入力ノードに接続されてい
る第２の複数のスイッチと、出力ノードに接続されてい
る第３の複数のスイッチと、直列に接続されている抵抗
器の第１、第２、第３のストリングを備え第３のストリ
ングが第１のストリングと第２のストリングとの間に接
続され、第１の複数のスイッチが、第１の入力ノードと
抵抗器の第１のストリングとの間に接続され、第２の複
数のスイッチが、第２の入力ノードと抵抗器の第２のス
トリングとの間に接続され、第３の複数のスイッチが、
出力ノードと抵抗器の第３のストリングとの間に接続さ
れている。
および減少した整定時間を有する、簡略性および経済性
を保有するデジタル電位差計を提供する。 【解決手段】 第１の入力ノードに接続されている第１
の複数のスイッチと、第２の入力ノードに接続されてい
る第２の複数のスイッチと、出力ノードに接続されてい
る第３の複数のスイッチと、直列に接続されている抵抗
器の第１、第２、第３のストリングを備え第３のストリ
ングが第１のストリングと第２のストリングとの間に接
続され、第１の複数のスイッチが、第１の入力ノードと
抵抗器の第１のストリングとの間に接続され、第２の複
数のスイッチが、第２の入力ノードと抵抗器の第２のス
トリングとの間に接続され、第３の複数のスイッチが、
出力ノードと抵抗器の第３のストリングとの間に接続さ
れている。
Description
【０００１】
【発明の属する技術分野】本発明は、概して、デジタル
制御される電位差計、より具体的には、高められた線形
性およびより速い整定時間を有する、デジタル電位差計
に関する。
制御される電位差計、より具体的には、高められた線形
性およびより速い整定時間を有する、デジタル電位差計
に関する。
【０００２】
【従来の技術】しばしば「電圧スケーリングデジタル−
アナログ変換器（「ＤＡＣ」）と呼ばれるデジタル電位
差計は、アナログ電位差計と比べて、より小さく、より
容易且つ正確に設定され、遠隔的に制御可能で、コスト
が低くなってきているので、アナログ電位差計の代わり
に用いられるようになってきた。調整の精度、またはデ
ジタル電位差計の「粒度」は、所望の抵抗値の選択に用
いられる「デジタルビット」の数によって決定される。
すなわち、８ビットでは、２５６の異なる抵抗の選択が
可能になり、１０ビットでは１０２４の選択が可能にな
る。より高精度な調整粒度（より多くのデジタルビッ
ト）の問題点として、デジタル電位差計の実現に必要な
構成要素（抵抗器、スイッチ、復号器、および論理回
路）の数が急速に増加することがある。
アナログ変換器（「ＤＡＣ」）と呼ばれるデジタル電位
差計は、アナログ電位差計と比べて、より小さく、より
容易且つ正確に設定され、遠隔的に制御可能で、コスト
が低くなってきているので、アナログ電位差計の代わり
に用いられるようになってきた。調整の精度、またはデ
ジタル電位差計の「粒度」は、所望の抵抗値の選択に用
いられる「デジタルビット」の数によって決定される。
すなわち、８ビットでは、２５６の異なる抵抗の選択が
可能になり、１０ビットでは１０２４の選択が可能にな
る。より高精度な調整粒度（より多くのデジタルビッ
ト）の問題点として、デジタル電位差計の実現に必要な
構成要素（抵抗器、スイッチ、復号器、および論理回
路）の数が急速に増加することがある。
【０００３】
【発明が解決しようとする課題】電圧スケーリングＤＡ
Ｃは、低基準電圧が概して接地されている、高基準電圧
および低基準電圧に接続された、分圧器抵抗器ストリン
グを選択的に分岐させることによって、アナログ出力電
圧を生成する。これらのタイプの変換器は、金属酸化物
半導体（「ＭＯＳ」）アナログ−デジタル変換システム
においてブロックを構築する際に、最も広く用いられて
いる。このようなシステムにおいて、これらのタイプの
変換器は、逐次近似タイプのアナログ−デジタル変換器
のＤＡＣサブセクションとして機能する。Ｎビット電圧
スケーリングＤＡＣについて、抵抗器ストリングは、直
列に接続された２N個の同一の抵抗器からなり、ＤＡＣ
は、逐次の直列接続された抵抗器の間の電圧レベルがバ
イナリスイッチによってサンプリングされる電位差計と
して用いられる。機械的電位差計および可変抵抗器の代
わりを見つけることは、これらの装置にとって、重要で
あり、且つ潜在的に非常に広範囲な用途がある。
Ｃは、低基準電圧が概して接地されている、高基準電圧
および低基準電圧に接続された、分圧器抵抗器ストリン
グを選択的に分岐させることによって、アナログ出力電
圧を生成する。これらのタイプの変換器は、金属酸化物
半導体（「ＭＯＳ」）アナログ−デジタル変換システム
においてブロックを構築する際に、最も広く用いられて
いる。このようなシステムにおいて、これらのタイプの
変換器は、逐次近似タイプのアナログ−デジタル変換器
のＤＡＣサブセクションとして機能する。Ｎビット電圧
スケーリングＤＡＣについて、抵抗器ストリングは、直
列に接続された２N個の同一の抵抗器からなり、ＤＡＣ
は、逐次の直列接続された抵抗器の間の電圧レベルがバ
イナリスイッチによってサンプリングされる電位差計と
して用いられる。機械的電位差計および可変抵抗器の代
わりを見つけることは、これらの装置にとって、重要で
あり、且つ潜在的に非常に広範囲な用途がある。
【０００４】図１は、電圧スケーリング原理で動作する
ＮビットＤＡＣの模式図である。直列に接続された抵抗
器Ｒ１、Ｒ２、Ｒ３、．．．、Ｒ２N-1、Ｒ２Nからなる
抵抗器ストリングは、高基準電圧（ＶＲＥＦ＋）ノード
２と低基準電圧（ＶＲＥＦ−）ノード４との間に接続さ
れる。これらの電圧は、典型的には、それぞれ、５ボル
トおよび接地電位である。各抵抗器での電圧降下は、出
力電圧変化の１つの最下位ビット（ＬＳＢ）と等しい。
出力は、スイッチＳ１、Ｓ２、Ｓ３、．．．、Ｓ２Nと
して示されるスイッチネットワークを復号することによ
って、サンプリングされる。各スイッチは、抵抗器スト
リングの異なる点を分岐させ、特定のスイッチを閉じ、
他のスイッチを開くことにより、各スイッチが接続され
ている共通の出力ライン６に、独自のアナログ電圧を加
える。復号器（図示せず）は、スイッチの動作を制御し
て、電圧が入力デジタル信号の大きさに対応するスイッ
チを閉じる。アナログ出力ライン６の信号は、高インピ
ーダンス緩衝増幅器または電圧ホロワーＡ１によって感
知され得る。電圧ホロワーＡ１の出力は、最終的な出力
アナログ電圧を提供する出力端子８に接続されている。
この変換を正確にするため、緩衝増幅器は、抵抗器スト
リング内の電流と比べてわずかなＤＣバイアス電流を引
かなければならない。高ビットカウントＤ／Ａ変換用の
このタイプの回路の主な欠点として、２N個の抵抗器、
２N個のスイッチ、および２N本の論理ドライブライン
と、必要な構成要素の数が非常に多いことがある。例え
ば、１２ビットの実施例において、このアプローチで
は、４，０９６個の抵抗器、４，０９６個のスイッチ、
４，０９６本の論理ドライブラインを用いる。領域の節
約、製造量の増加、およびコスト削減のために、この多
数の要素を大幅に減少することが望ましい。
ＮビットＤＡＣの模式図である。直列に接続された抵抗
器Ｒ１、Ｒ２、Ｒ３、．．．、Ｒ２N-1、Ｒ２Nからなる
抵抗器ストリングは、高基準電圧（ＶＲＥＦ＋）ノード
２と低基準電圧（ＶＲＥＦ−）ノード４との間に接続さ
れる。これらの電圧は、典型的には、それぞれ、５ボル
トおよび接地電位である。各抵抗器での電圧降下は、出
力電圧変化の１つの最下位ビット（ＬＳＢ）と等しい。
出力は、スイッチＳ１、Ｓ２、Ｓ３、．．．、Ｓ２Nと
して示されるスイッチネットワークを復号することによ
って、サンプリングされる。各スイッチは、抵抗器スト
リングの異なる点を分岐させ、特定のスイッチを閉じ、
他のスイッチを開くことにより、各スイッチが接続され
ている共通の出力ライン６に、独自のアナログ電圧を加
える。復号器（図示せず）は、スイッチの動作を制御し
て、電圧が入力デジタル信号の大きさに対応するスイッ
チを閉じる。アナログ出力ライン６の信号は、高インピ
ーダンス緩衝増幅器または電圧ホロワーＡ１によって感
知され得る。電圧ホロワーＡ１の出力は、最終的な出力
アナログ電圧を提供する出力端子８に接続されている。
この変換を正確にするため、緩衝増幅器は、抵抗器スト
リング内の電流と比べてわずかなＤＣバイアス電流を引
かなければならない。高ビットカウントＤ／Ａ変換用の
このタイプの回路の主な欠点として、２N個の抵抗器、
２N個のスイッチ、および２N本の論理ドライブライン
と、必要な構成要素の数が非常に多いことがある。例え
ば、１２ビットの実施例において、このアプローチで
は、４，０９６個の抵抗器、４，０９６個のスイッチ、
４，０９６本の論理ドライブラインを用いる。領域の節
約、製造量の増加、およびコスト削減のために、この多
数の要素を大幅に減少することが望ましい。
【０００５】入力デジタル信号の最上位ビット（ＭＳ
Ｂ）用の２N/2個の抵抗器からなる１つの抵抗器ストリ
ング、および最下位ビット（ＬＳＢ）用の２N/2個の抵
抗器からなる別の抵抗器ストリングを用いて、抵抗器お
よびスイッチの必要な数を大幅に減少する電圧スケーリ
ングＤＡＣが、現在利用可能である。ＬＳＢストリング
の各抵抗器は、各ＭＳＢ抵抗器の抵抗の１／２N/2と等
しい抵抗値を有する。ＬＳＢストリングの反対の端は、
ＭＳＢ抵抗器のうちの１つと接続されている。ＬＳＢス
トリング接続用に選択されたＭＳＢ抵抗器を変更するこ
と、およびＬＳＢストリングから出力を取ることによっ
て、１つのＬＳＢ増分における出力は、１から２N/2−
１への最大範囲で得られることができる。
Ｂ）用の２N/2個の抵抗器からなる１つの抵抗器ストリ
ング、および最下位ビット（ＬＳＢ）用の２N/2個の抵
抗器からなる別の抵抗器ストリングを用いて、抵抗器お
よびスイッチの必要な数を大幅に減少する電圧スケーリ
ングＤＡＣが、現在利用可能である。ＬＳＢストリング
の各抵抗器は、各ＭＳＢ抵抗器の抵抗の１／２N/2と等
しい抵抗値を有する。ＬＳＢストリングの反対の端は、
ＭＳＢ抵抗器のうちの１つと接続されている。ＬＳＢス
トリング接続用に選択されたＭＳＢ抵抗器を変更するこ
と、およびＬＳＢストリングから出力を取ることによっ
て、１つのＬＳＢ増分における出力は、１から２N/2−
１への最大範囲で得られることができる。
【０００６】デジタル電位差計用の部品数が減少した抵
抗器−スイッチ構成は、ＪａｍｅｓＪ． Ａｓｈｅによ
る米国特許第５，４９５，２４５号に開示されている。
次に、図２を参照すると、Ａｓｈｅによる特許において
開示されているデジタル電位差計は、２本のストリング
１０および１２を用いて、入力デジタル信号のＭＳＢに
対応するアナログ信号を供給する減少された電圧パター
ンを提供し、内部ストリング１４がＬＳＢに対応するア
ナログ信号を提供するか、あるいは、外部ストリングが
ＬＳＢを提供し、内部ストリングがＭＳＢを提供し得
る。２つの外部ストリング１０および１２は、同一であ
り、第１の外部ストリングの高電圧端は高基準電圧ＶＲ
ＥＦ＋に接続され、第２の外部ストリング１２の低電圧
端が低基準電圧ＶＲＥＦ−に接続されている。内部スト
リング１４の反対の端は、復号器（図示せず）によって
動作するそれぞれの外部スイッチネットワークを通じ
て、第１および第２の外部ストリング１０および１２に
接続される。有効な復号器は、内部ストリングの反対の
端を、２つの外部ストリングに沿って「スライド」させ
る。この「スライド」が、外部ストリングが分岐される
場所に関わらず、回路内の外部ストリング抵抗器の数を
一定にする。アクティブな要素は、開示されている回路
が電位差計または可変抵抗器として用いられることを可
能にする、外部ストリングから内部ストリングをバッフ
ァリングする必要がない。出力電圧は、内部ストリング
１４において、所望の位置を分岐させることによって得
られる。Ａｓｈｅの発明において、ＭＳＢ値が内部また
は外部ストリングによって生成されるかどうかに関わら
ず、各ＭＳＢ抵抗器ストリングは、抵抗値がＲである２
N/ 2−１個の抵抗器、および２N/2個のスイッチを含む。
各ＬＳＢストリングは、抵抗値Ｒ／２N/2の２N/2個の抵
抗器、および２N/2個のスイッチを含む。Ａｓｈｅのデ
ジタル電位差計によって、図１の電位差計回路と比較す
ると、抵抗器およびスイッチの数が大幅に減少する。
抗器−スイッチ構成は、ＪａｍｅｓＪ． Ａｓｈｅによ
る米国特許第５，４９５，２４５号に開示されている。
次に、図２を参照すると、Ａｓｈｅによる特許において
開示されているデジタル電位差計は、２本のストリング
１０および１２を用いて、入力デジタル信号のＭＳＢに
対応するアナログ信号を供給する減少された電圧パター
ンを提供し、内部ストリング１４がＬＳＢに対応するア
ナログ信号を提供するか、あるいは、外部ストリングが
ＬＳＢを提供し、内部ストリングがＭＳＢを提供し得
る。２つの外部ストリング１０および１２は、同一であ
り、第１の外部ストリングの高電圧端は高基準電圧ＶＲ
ＥＦ＋に接続され、第２の外部ストリング１２の低電圧
端が低基準電圧ＶＲＥＦ−に接続されている。内部スト
リング１４の反対の端は、復号器（図示せず）によって
動作するそれぞれの外部スイッチネットワークを通じ
て、第１および第２の外部ストリング１０および１２に
接続される。有効な復号器は、内部ストリングの反対の
端を、２つの外部ストリングに沿って「スライド」させ
る。この「スライド」が、外部ストリングが分岐される
場所に関わらず、回路内の外部ストリング抵抗器の数を
一定にする。アクティブな要素は、開示されている回路
が電位差計または可変抵抗器として用いられることを可
能にする、外部ストリングから内部ストリングをバッフ
ァリングする必要がない。出力電圧は、内部ストリング
１４において、所望の位置を分岐させることによって得
られる。Ａｓｈｅの発明において、ＭＳＢ値が内部また
は外部ストリングによって生成されるかどうかに関わら
ず、各ＭＳＢ抵抗器ストリングは、抵抗値がＲである２
N/ 2−１個の抵抗器、および２N/2個のスイッチを含む。
各ＬＳＢストリングは、抵抗値Ｒ／２N/2の２N/2個の抵
抗器、および２N/2個のスイッチを含む。Ａｓｈｅのデ
ジタル電位差計によって、図１の電位差計回路と比較す
ると、抵抗器およびスイッチの数が大幅に減少する。
【０００７】Ａｓｈｅによって開示されたデジタル電位
差計は、抵抗器に起因する固有の非線形性、相互接続お
よびスイッチ抵抗不整合、また、ＭＳＢ抵抗器ストリン
グの出力分岐に位置する並列に接続されたスイッチから
の大きな内部キャパシタンスによって起こる、長いスイ
ッチング整定時間を有する。
差計は、抵抗器に起因する固有の非線形性、相互接続お
よびスイッチ抵抗不整合、また、ＭＳＢ抵抗器ストリン
グの出力分岐に位置する並列に接続されたスイッチから
の大きな内部キャパシタンスによって起こる、長いスイ
ッチング整定時間を有する。
【０００８】従って、主抵抗器ストリングおよび副抵抗
器ストリングならびにスイッチの組合せで、減少された
数の抵抗器およびスイッチを有するが、抵抗値がスイッ
チングされる場合に改善された線形性および減少された
整定時間を有する、簡略性および経済性を保有するデジ
タル電位差計が必要とされている。
器ストリングならびにスイッチの組合せで、減少された
数の抵抗器およびスイッチを有するが、抵抗値がスイッ
チングされる場合に改善された線形性および減少された
整定時間を有する、簡略性および経済性を保有するデジ
タル電位差計が必要とされている。
【０００９】
【課題を解決するための手段】本発明のデジタル電位差
計は、第１の入力ノードに接続されている第１の複数の
スイッチと、第２の入力ノードに接続されている第２の
複数のスイッチと、出力ノードに接続されている第３の
複数のスイッチと、直列に接続されている抵抗器の第１
のストリングと、直列に接続されている抵抗器の第２の
ストリングと、直列に接続されている抵抗器の第３のス
トリングと、を備える、デジタル電位差計であって、該
直列に接続されている抵抗器の第３のストリングが、該
直列に接続されている抵抗器の第１のストリングと該直
列に接続されている抵抗器の第２のストリングとの間に
接続され、該第１の複数のスイッチが、該第１の入力ノ
ードと該直列に接続されている抵抗器の第１のストリン
グとの間に接続され、該第２の複数のスイッチが、該第
２の入力ノードと該直列に接続されている抵抗器の第２
のストリングとの間に接続され、該第３の複数のスイッ
チが、該出力ノードと該直列に接続されている抵抗器の
第３のストリングとの間に接続されている。
計は、第１の入力ノードに接続されている第１の複数の
スイッチと、第２の入力ノードに接続されている第２の
複数のスイッチと、出力ノードに接続されている第３の
複数のスイッチと、直列に接続されている抵抗器の第１
のストリングと、直列に接続されている抵抗器の第２の
ストリングと、直列に接続されている抵抗器の第３のス
トリングと、を備える、デジタル電位差計であって、該
直列に接続されている抵抗器の第３のストリングが、該
直列に接続されている抵抗器の第１のストリングと該直
列に接続されている抵抗器の第２のストリングとの間に
接続され、該第１の複数のスイッチが、該第１の入力ノ
ードと該直列に接続されている抵抗器の第１のストリン
グとの間に接続され、該第２の複数のスイッチが、該第
２の入力ノードと該直列に接続されている抵抗器の第２
のストリングとの間に接続され、該第３の複数のスイッ
チが、該出力ノードと該直列に接続されている抵抗器の
第３のストリングとの間に接続されている。
【００１０】本発明のデジタル電位差計は、前記第１の
複数のスイッチが、２N/2個のスイッチを含み、前記第
２の複数のスイッチが、２N/2個のスイッチを含み、前
記第３の複数のスイッチが、２N/2個のスイッチを含
み、前記直列に接続されている抵抗器の第１のストリン
グが、２N/2−１個の抵抗器を含み、前記直列に接続さ
れている抵抗器の第２のストリングが、２N/2個の抵抗
器を含み、前記直列に接続されている抵抗器の第３のス
トリングが、２N/2−１個の抵抗器を含み、ここで、Ｎ
が正の偶数の整数値からなる群から選択されてもよい。
複数のスイッチが、２N/2個のスイッチを含み、前記第
２の複数のスイッチが、２N/2個のスイッチを含み、前
記第３の複数のスイッチが、２N/2個のスイッチを含
み、前記直列に接続されている抵抗器の第１のストリン
グが、２N/2−１個の抵抗器を含み、前記直列に接続さ
れている抵抗器の第２のストリングが、２N/2個の抵抗
器を含み、前記直列に接続されている抵抗器の第３のス
トリングが、２N/2−１個の抵抗器を含み、ここで、Ｎ
が正の偶数の整数値からなる群から選択されてもよい。
【００１１】本発明のデジタル電位差計は、前記第１の
複数のスイッチが、２N/2個のスイッチを含み、前記第
２の複数のスイッチが、２N/2個のスイッチを含み、前
記第３の複数のスイッチが、２N/2個のスイッチを含
み、前記直列に接続されている抵抗器の第１のストリン
グが、２N/2個の抵抗器を含み、前記直列に接続されて
いる抵抗器の第２のストリングが、２N/2−１個の抵抗
器を含み、前記直列に接続されている抵抗器の第３のス
トリングが、２N/2−１個の抵抗器を含み、ここで、Ｎ
が正の偶数の整数値からなる群から選択されてもよい。
複数のスイッチが、２N/2個のスイッチを含み、前記第
２の複数のスイッチが、２N/2個のスイッチを含み、前
記第３の複数のスイッチが、２N/2個のスイッチを含
み、前記直列に接続されている抵抗器の第１のストリン
グが、２N/2個の抵抗器を含み、前記直列に接続されて
いる抵抗器の第２のストリングが、２N/2−１個の抵抗
器を含み、前記直列に接続されている抵抗器の第３のス
トリングが、２N/2−１個の抵抗器を含み、ここで、Ｎ
が正の偶数の整数値からなる群から選択されてもよい。
【００１２】本発明のデジタル電位差計は、前記第１の
複数のスイッチが、２N/2個のスイッチを含み、前記第
２の複数のスイッチが、２N/2個のスイッチを含み、前
記第３の複数のスイッチが、２N/2個のスイッチを含
み、前記直列に接続されている抵抗器の第１のストリン
グが、２N/2−１個の抵抗器を含み、前記直列に接続さ
れている抵抗器の第２のストリングが、２N/2−１個の
抵抗器を含み、前記直列に接続されている抵抗器の第３
のストリングが、２N/2個の抵抗器を含み、ここで、Ｎ
が正の偶数の整数値からなる群から選択されてもよい。
複数のスイッチが、２N/2個のスイッチを含み、前記第
２の複数のスイッチが、２N/2個のスイッチを含み、前
記第３の複数のスイッチが、２N/2個のスイッチを含
み、前記直列に接続されている抵抗器の第１のストリン
グが、２N/2−１個の抵抗器を含み、前記直列に接続さ
れている抵抗器の第２のストリングが、２N/2−１個の
抵抗器を含み、前記直列に接続されている抵抗器の第３
のストリングが、２N/2個の抵抗器を含み、ここで、Ｎ
が正の偶数の整数値からなる群から選択されてもよい。
【００１３】本発明のデジタル電位差計は、前記直列に
接続されている抵抗器の第１および第２のストリング内
の抵抗器の各々が、実質的に同じ抵抗値を有し、前記直
列に接続されている抵抗器の第３のストリングが、該直
列に接続されている抵抗器の第１および第２のストリン
グ内の抵抗器のうちの１つと実質的に同じ抵抗値を有し
てもよい。
接続されている抵抗器の第１および第２のストリング内
の抵抗器の各々が、実質的に同じ抵抗値を有し、前記直
列に接続されている抵抗器の第３のストリングが、該直
列に接続されている抵抗器の第１および第２のストリン
グ内の抵抗器のうちの１つと実質的に同じ抵抗値を有し
てもよい。
【００１４】本発明のデジタル電位差計は、前記直列に
接続されている抵抗器の第３のストリング内の抵抗器の
各々が、前記直列に接続されている抵抗器の第１および
第２のストリング内の抵抗器のうちの１つの抵抗値の実
質的に２-N/2倍の抵抗値を有してもよい。
接続されている抵抗器の第３のストリング内の抵抗器の
各々が、前記直列に接続されている抵抗器の第１および
第２のストリング内の抵抗器のうちの１つの抵抗値の実
質的に２-N/2倍の抵抗値を有してもよい。
【００１５】本発明のデジタル電位差計は、前記直列に
接続されている抵抗器の第１および第２のストリング内
の抵抗器の各々が、実質的に同じ第１の抵抗値を有し、
前記直列に接続されている抵抗器の第３のストリング内
の抵抗器の各々が、実質的に同じ第２の抵抗値を有して
もよい。
接続されている抵抗器の第１および第２のストリング内
の抵抗器の各々が、実質的に同じ第１の抵抗値を有し、
前記直列に接続されている抵抗器の第３のストリング内
の抵抗器の各々が、実質的に同じ第２の抵抗値を有して
もよい。
【００１６】本発明のデジタル電位差計は、前記直列に
接続されている抵抗器の第１および第２のストリング内
の抵抗器の各々が、前記直列に接続されている抵抗器の
第３のストリング内の抵抗器のうちの１つの抵抗値の実
質的に２-N/2倍の抵抗値を有してもよい。
接続されている抵抗器の第１および第２のストリング内
の抵抗器の各々が、前記直列に接続されている抵抗器の
第３のストリング内の抵抗器のうちの１つの抵抗値の実
質的に２-N/2倍の抵抗値を有してもよい。
【００１７】本発明のデジタル電位差計は、前記直列に
接続されている抵抗器の第１のストリングの各抵抗器
が、前記第１の複数のスイッチのうちの対応するスイッ
チに接続されてもよい。
接続されている抵抗器の第１のストリングの各抵抗器
が、前記第１の複数のスイッチのうちの対応するスイッ
チに接続されてもよい。
【００１８】本発明のデジタル電位差計は、前記直列に
接続されている抵抗器の第２のストリングの各抵抗器
が、前記第２の複数のスイッチのうちの対応するスイッ
チに接続されてもよい。
接続されている抵抗器の第２のストリングの各抵抗器
が、前記第２の複数のスイッチのうちの対応するスイッ
チに接続されてもよい。
【００１９】本発明のデジタル電位差計は、前記直列に
接続されている抵抗器の第３のストリングの各抵抗器
が、前記第３の複数のスイッチのうちの対応するスイッ
チに接続されてもよい。
接続されている抵抗器の第３のストリングの各抵抗器
が、前記第３の複数のスイッチのうちの対応するスイッ
チに接続されてもよい。
【００２０】本発明のデジタル電位差計は、前記第１の
入力ノードが正の電圧電位であり、前記第２の入力ノー
ドが接地電位であってもよい。
入力ノードが正の電圧電位であり、前記第２の入力ノー
ドが接地電位であってもよい。
【００２１】本発明のデジタル電位差計は、前記第１、
第２、および第３の複数のスイッチが、特定用途向け集
積回路で変換されるデジタルワードによって制御されて
もよい。
第２、および第３の複数のスイッチが、特定用途向け集
積回路で変換されるデジタルワードによって制御されて
もよい。
【００２２】本発明のデジタル電位差計は、前記第１、
第２、および第３の複数のスイッチが、プログラマブル
ロジックアレイで変換されるデジタルワードによって制
御されてもよい。
第２、および第３の複数のスイッチが、プログラマブル
ロジックアレイで変換されるデジタルワードによって制
御されてもよい。
【００２３】本発明のデジタル電位差計は、前記第１、
第２、および第３の複数のスイッチが、ソフトウェアプ
ログラム制御マイクロコントローラによって制御されて
もよい。
第２、および第３の複数のスイッチが、ソフトウェアプ
ログラム制御マイクロコントローラによって制御されて
もよい。
【００２４】本発明のデジタル電位差計は、前記第１、
第２、および第３の複数のスイッチが、電界効果トラン
ジスタを含んでもよい。
第２、および第３の複数のスイッチが、電界効果トラン
ジスタを含んでもよい。
【００２５】本発明のデジタル電位差計は、前記電界効
果トランジスタが、ＮチャネルおよびＰチャネルトラン
ジスタを含んでもよい。
果トランジスタが、ＮチャネルおよびＰチャネルトラン
ジスタを含んでもよい。
【００２６】本発明のデジタル電位差計は、前記第１、
第２、および第３の複数のスイッチが、相補型金属酸化
物半導体電界効果トランジスタを含んでもよい。
第２、および第３の複数のスイッチが、相補型金属酸化
物半導体電界効果トランジスタを含んでもよい。
【００２７】本発明のデジタル電位差計は、前記第１、
第２、および第３の複数のスイッチ、ならびに前記直列
に接続されている抵抗器の第１、第２、および第３のス
トリングが、半導体集積回路ダイ上に製造されてもよ
い。
第２、および第３の複数のスイッチ、ならびに前記直列
に接続されている抵抗器の第１、第２、および第３のス
トリングが、半導体集積回路ダイ上に製造されてもよ
い。
【００２８】本発明の方法は、デジタル電位差計によっ
て、抵抗値を調整する方法であって、該デジタル電位差
計は、第１の入力ノードに接続されている第１の複数の
スイッチと、第２の入力ノードに接続されている第２の
複数のスイッチと、出力ノードに接続されている第３の
複数のスイッチと、直列に接続されている抵抗器の第１
のストリングと、直列に接続されている抵抗器の第２の
ストリングと、直列に接続されている抵抗器の第３のス
トリングとを備え、該直列に接続されている抵抗器の第
３のストリングが、該直列に接続されている抵抗器の第
１のストリングと該直列に接続されている抵抗器の第２
のストリングとの間に接続され、該第１の複数のスイッ
チが、該第１の入力ノードと該直列に接続されている抵
抗器の第１のストリングとの間に接続され、該第２の複
数のスイッチが、該第２の入力ノードと該直列に接続さ
れている抵抗器の第２のストリングとの間に接続され、
該第３の複数のスイッチが、該出力ノードと該直列に接
続されている抵抗器の第３のストリングとの間に接続さ
れているデジタル電位差計であって、該方法は、該直列
に接続されている抵抗器の第１のストリングのうちの第
１の所望の抵抗器を、該第１の複数のスイッチのうちの
１つのスイッチで、該第１の入力ノードに接続するステ
ップと、該直列に接続されている抵抗器の第２のストリ
ングのうちの第２の所望の抵抗器を、該第２の複数のス
イッチのうちの１つのスイッチで、該第２の入力ノード
に接続するステップと、該直列に接続されている抵抗器
の第３のストリングのうちの第３の所望の抵抗器を、該
第３の複数のスイッチのうちの１つのスイッチで、該出
力ノードに接続するステップと、を包含する。
て、抵抗値を調整する方法であって、該デジタル電位差
計は、第１の入力ノードに接続されている第１の複数の
スイッチと、第２の入力ノードに接続されている第２の
複数のスイッチと、出力ノードに接続されている第３の
複数のスイッチと、直列に接続されている抵抗器の第１
のストリングと、直列に接続されている抵抗器の第２の
ストリングと、直列に接続されている抵抗器の第３のス
トリングとを備え、該直列に接続されている抵抗器の第
３のストリングが、該直列に接続されている抵抗器の第
１のストリングと該直列に接続されている抵抗器の第２
のストリングとの間に接続され、該第１の複数のスイッ
チが、該第１の入力ノードと該直列に接続されている抵
抗器の第１のストリングとの間に接続され、該第２の複
数のスイッチが、該第２の入力ノードと該直列に接続さ
れている抵抗器の第２のストリングとの間に接続され、
該第３の複数のスイッチが、該出力ノードと該直列に接
続されている抵抗器の第３のストリングとの間に接続さ
れているデジタル電位差計であって、該方法は、該直列
に接続されている抵抗器の第１のストリングのうちの第
１の所望の抵抗器を、該第１の複数のスイッチのうちの
１つのスイッチで、該第１の入力ノードに接続するステ
ップと、該直列に接続されている抵抗器の第２のストリ
ングのうちの第２の所望の抵抗器を、該第２の複数のス
イッチのうちの１つのスイッチで、該第２の入力ノード
に接続するステップと、該直列に接続されている抵抗器
の第３のストリングのうちの第３の所望の抵抗器を、該
第３の複数のスイッチのうちの１つのスイッチで、該出
力ノードに接続するステップと、を包含する。
【００２９】本発明の方法は、前記第１、第２、および
第３の複数のスイッチを、デジタルワードで制御するス
テップをさらに包含してもよい。
第３の複数のスイッチを、デジタルワードで制御するス
テップをさらに包含してもよい。
【００３０】本発明の方法は、前記第１の入力ノードを
電圧に、前記第２の入力ノードをグランドに接続するス
テップと、前記出力ノードを、該電圧とグランドとの間
の電圧値を有する調整可能な電源として用いるステップ
とをさらに包含してもよい。
電圧に、前記第２の入力ノードをグランドに接続するス
テップと、前記出力ノードを、該電圧とグランドとの間
の電圧値を有する調整可能な電源として用いるステップ
とをさらに包含してもよい。
【００３１】本発明の方法は、前記調整可能な電源が、
前記デジタルワードによって決定されてもよい。
前記デジタルワードによって決定されてもよい。
【００３２】本発明の方法は、前記第１の入力ノードを
グランドに、前記第２の入力ノードを電圧に接続するス
テップと、前記出力ノードを、該電圧とグランドとの間
の電圧値を有する調整可能な電源として用いるステップ
とをさらに包含してもよい。
グランドに、前記第２の入力ノードを電圧に接続するス
テップと、前記出力ノードを、該電圧とグランドとの間
の電圧値を有する調整可能な電源として用いるステップ
とをさらに包含してもよい。
【００３３】本発明は、抵抗値がスイッチングされる場
合に改善された線形性および減少された整定時間を有す
るデジタル電位差計を提供することによって、上述の問
題点ならびに現存する技術の欠点および不備を克服す
る。本発明の電位差計の実施形態は、相補型金属酸化物
半導体（ＣＭＯＳ）トランジスタをスイッチとして用い
て、集積回路ダイ上に製造され得る。
合に改善された線形性および減少された整定時間を有す
るデジタル電位差計を提供することによって、上述の問
題点ならびに現存する技術の欠点および不備を克服す
る。本発明の電位差計の実施形態は、相補型金属酸化物
半導体（ＣＭＯＳ）トランジスタをスイッチとして用い
て、集積回路ダイ上に製造され得る。
【００３４】本発明の実施形態においては、２つのスケ
ーリングされた副抵抗器ストリング（ＬＳＢ）が上方ラ
ンクおよび下方ランクとして用いられ、主抵抗器ストリ
ング（ＭＳＢ）が、上方ランクと下方ランクとの間に接
続されたブリッジランクとして用いられる。上方および
下方ランク用のスイッチは、それぞれの基準電圧と、上
方および下方ランクの直列に接続された抵抗器との間に
接続される。さらなるスイッチが、ブリッジランク（Ｍ
ＳＢ）抵抗器から、デジタル電位差計の出力ノード（ワ
イパー）に接続される。デジタル値のＭＳＢ部分がブリ
ッジランクスイッチのうちの１つで選択され、デジタル
値のＬＳＢ部分が上方および下方ランクに接続された一
対のスイッチで選択される。上方および下方ランクの変
動する部分は、ブリッジランクで接続され、利用可能な
分岐点の総数は、ブリッジランクの分岐の数と他の（上
方または下方）ランクのうちの１つの分岐の数との積に
等しい。
ーリングされた副抵抗器ストリング（ＬＳＢ）が上方ラ
ンクおよび下方ランクとして用いられ、主抵抗器ストリ
ング（ＭＳＢ）が、上方ランクと下方ランクとの間に接
続されたブリッジランクとして用いられる。上方および
下方ランク用のスイッチは、それぞれの基準電圧と、上
方および下方ランクの直列に接続された抵抗器との間に
接続される。さらなるスイッチが、ブリッジランク（Ｍ
ＳＢ）抵抗器から、デジタル電位差計の出力ノード（ワ
イパー）に接続される。デジタル値のＭＳＢ部分がブリ
ッジランクスイッチのうちの１つで選択され、デジタル
値のＬＳＢ部分が上方および下方ランクに接続された一
対のスイッチで選択される。上方および下方ランクの変
動する部分は、ブリッジランクで接続され、利用可能な
分岐点の総数は、ブリッジランクの分岐の数と他の（上
方または下方）ランクのうちの１つの分岐の数との積に
等しい。
【００３５】本発明のデジタル電位差計回路の全体の線
形性は、全抵抗の大部分が、常に電位差計の全抵抗値用
に用いられるので、従来技術の電位差計回路と比較し
て、大幅に改善されている。これとは異なり、従来技術
のデジタル電位差計においては、全抵抗の５０％まで
が、抵抗器のスワッピングを含む。上方および下方ラン
クをマッチングさせなければならないという要求は、ス
ケーリングされた抵抗値まで減少され、単調性を保証す
るマッチングレベルが、また、同じ要因によって減少さ
れる。
形性は、全抵抗の大部分が、常に電位差計の全抵抗値用
に用いられるので、従来技術の電位差計回路と比較し
て、大幅に改善されている。これとは異なり、従来技術
のデジタル電位差計においては、全抵抗の５０％まで
が、抵抗器のスワッピングを含む。上方および下方ラン
クをマッチングさせなければならないという要求は、ス
ケーリングされた抵抗値まで減少され、単調性を保証す
るマッチングレベルが、また、同じ要因によって減少さ
れる。
【００３６】また、各スイッチのバイアス電圧がランク
内の位置によって変動する、従来技術とは反対に、上方
ランクの全てのスイッチが、同じ一定のバイアス電圧を
見る（すなわち、それらは同じ一定の抵抗を有する）。
また、下方ランクのスイッチについても、同様である。
従って、全ての抵抗にマッチングするように、各スイッ
チを独立してサイズ化する必要がないということであ
る。
内の位置によって変動する、従来技術とは反対に、上方
ランクの全てのスイッチが、同じ一定のバイアス電圧を
見る（すなわち、それらは同じ一定の抵抗を有する）。
また、下方ランクのスイッチについても、同様である。
従って、全ての抵抗にマッチングするように、各スイッ
チを独立してサイズ化する必要がないということであ
る。
【００３７】本発明の交流（ＡＣ）動作は、上方および
下方ランクスイッチでの電圧レベルが、ここでは、前の
範囲の小さい分数値に限定されるので、従来技術と比較
して改善される。この小さい分数値とは、主なランク
（ブリッジランク）における抵抗器の数分の１である。
スイッチからのキャパシタンスの寄与の減少によって、
より良好な整定時間および改善されたＡＣ応答が得られ
る。本発明のスイッチの配置は、共通の信号バスのセッ
トリングノードからスイッチキャパシタンスを除去する
ことによって、ＡＣ性能をさらに改善させる。従って、
整定時間は、全てのランクの抵抗器のキャパシタンス、
およびブリッジランクのみのスイッチによってのみ、影
響される。
下方ランクスイッチでの電圧レベルが、ここでは、前の
範囲の小さい分数値に限定されるので、従来技術と比較
して改善される。この小さい分数値とは、主なランク
（ブリッジランク）における抵抗器の数分の１である。
スイッチからのキャパシタンスの寄与の減少によって、
より良好な整定時間および改善されたＡＣ応答が得られ
る。本発明のスイッチの配置は、共通の信号バスのセッ
トリングノードからスイッチキャパシタンスを除去する
ことによって、ＡＣ性能をさらに改善させる。従って、
整定時間は、全てのランクの抵抗器のキャパシタンス、
およびブリッジランクのみのスイッチによってのみ、影
響される。
【００３８】本発明の他の実施形態においては、２つの
スケーリングされた主抵抗器ストリング（ＭＳＢ）が上
方ランクおよび下方ランクとして用いられ、副抵抗器ス
トリング（ＬＳＢ）が、上方ランクと下方ランクとの間
に接続されたブリッジランクとして用いられる。上方お
よび下方ランク用のスイッチは、それぞれの基準電圧
と、上方および下方ランクの直列に接続された抵抗器と
の間に接続される。さらなるスイッチが、ブリッジラン
ク（ＭＳＢ）抵抗器から、デジタル電位差計の出力ノー
ド（ワイパー）に接続される。デジタル値のＬＳＢ部分
がブリッジランクスイッチのうちの１つで選択され、デ
ジタル値のＭＳＢ部分が上方および下方ランクに接続さ
れた一対のスイッチで選択される。
スケーリングされた主抵抗器ストリング（ＭＳＢ）が上
方ランクおよび下方ランクとして用いられ、副抵抗器ス
トリング（ＬＳＢ）が、上方ランクと下方ランクとの間
に接続されたブリッジランクとして用いられる。上方お
よび下方ランク用のスイッチは、それぞれの基準電圧
と、上方および下方ランクの直列に接続された抵抗器と
の間に接続される。さらなるスイッチが、ブリッジラン
ク（ＭＳＢ）抵抗器から、デジタル電位差計の出力ノー
ド（ワイパー）に接続される。デジタル値のＬＳＢ部分
がブリッジランクスイッチのうちの１つで選択され、デ
ジタル値のＭＳＢ部分が上方および下方ランクに接続さ
れた一対のスイッチで選択される。
【００３９】
【発明の実施の形態】本発明の特徴および利点は、開示
のために与えられ、添付の図面に関連して考慮される、
本発明の好適な実施形態の以下の詳細な説明から明らか
になる。
のために与えられ、添付の図面に関連して考慮される、
本発明の好適な実施形態の以下の詳細な説明から明らか
になる。
【００４０】本発明は、抵抗値がスイッチングによって
変更される、改善された線形性および減少された整定時
間を有するデジタル電位差計を提供する。本発明の実施
形態は、個別に、または他のアナログおよびデジタル機
能（回路）と組み合わせるか、のいずれかで、集積回路
ダイ上に製造され得、集積回路パッケージにおいてパッ
ケージングされる。集積回路ダイ上に製造される、抵抗
器、スイッチ、および他の回路についての標準的な実施
例が、用いられ得、アナログおよびデジタル集積回路設
計および製造の当業者にとって周知である。Ｎチャネル
およびＰチャネル金属酸化物半導体（ＮＭＯＳおよびＰ
ＭＯＳ）、相補型金属酸化物半導体（ＣＭＯＳ）、バイ
ポーラートランジスタ、接合電界効果トランジスタ（Ｊ
ＦＥＴ）、絶縁ゲート電界効果トランジスタ（ＩＧＦＥ
Ｔ）等が用いられて、本発明の実施形態による、スイッ
チおよび他の回路を実現し得る。本発明は、デジタル方
式で制御された電位差計、デジタル−アナログ変換器等
において用いられ得る。
変更される、改善された線形性および減少された整定時
間を有するデジタル電位差計を提供する。本発明の実施
形態は、個別に、または他のアナログおよびデジタル機
能（回路）と組み合わせるか、のいずれかで、集積回路
ダイ上に製造され得、集積回路パッケージにおいてパッ
ケージングされる。集積回路ダイ上に製造される、抵抗
器、スイッチ、および他の回路についての標準的な実施
例が、用いられ得、アナログおよびデジタル集積回路設
計および製造の当業者にとって周知である。Ｎチャネル
およびＰチャネル金属酸化物半導体（ＮＭＯＳおよびＰ
ＭＯＳ）、相補型金属酸化物半導体（ＣＭＯＳ）、バイ
ポーラートランジスタ、接合電界効果トランジスタ（Ｊ
ＦＥＴ）、絶縁ゲート電界効果トランジスタ（ＩＧＦＥ
Ｔ）等が用いられて、本発明の実施形態による、スイッ
チおよび他の回路を実現し得る。本発明は、デジタル方
式で制御された電位差計、デジタル−アナログ変換器等
において用いられ得る。
【００４１】本発明の実施形態は、２N個の抵抗器の連
続的な抵抗器ストリングの代わりに、２本の外部ストリ
ングおよび１本の内部ストリングからなる、セグメント
化された抵抗器ストリングを利用する。外部ストリング
が入力デジタル信号のＬＳＢを変化させ、内部ストリン
グがＭＳＢを変化させ得るか、または、内部ストリング
が入力デジタル信号のＬＳＢを変化させ、外部ストリン
グがＭＳＢを変化させ得る。２本の外部ストリングは、
実質的にその構造を有し、デジタル入力における各変化
（ＬＳＢまたはＭＳＢ）について、等しい数の抵抗器が
１本の外部ストリングによって減少回路に加えられ、他
の外部ストリングによって減算されるように、外部スト
リングを通して内部ストリングを「スライド」させるこ
とによって、異なる入力デジタル信号の部分を変化させ
る。
続的な抵抗器ストリングの代わりに、２本の外部ストリ
ングおよび１本の内部ストリングからなる、セグメント
化された抵抗器ストリングを利用する。外部ストリング
が入力デジタル信号のＬＳＢを変化させ、内部ストリン
グがＭＳＢを変化させ得るか、または、内部ストリング
が入力デジタル信号のＬＳＢを変化させ、外部ストリン
グがＭＳＢを変化させ得る。２本の外部ストリングは、
実質的にその構造を有し、デジタル入力における各変化
（ＬＳＢまたはＭＳＢ）について、等しい数の抵抗器が
１本の外部ストリングによって減少回路に加えられ、他
の外部ストリングによって減算されるように、外部スト
リングを通して内部ストリングを「スライド」させるこ
とによって、異なる入力デジタル信号の部分を変化させ
る。
【００４２】外部ストリングがデジタル入力のＬＳＢに
よって制御され、内部ストリングがＭＳＢによって制御
される、本発明の実施形態において、２本の外部ストリ
ング（ＬＳＢ）の接続された全抵抗の組合せは、内部ス
トリング抵抗器（ＭＳＢ）のうちの１つの抵抗と等し
い。外部ストリングがデジタル入力のＭＳＢによって制
御され、内部ストリングがＬＳＢによって制御される、
本発明の実施形態において、内部ストリング抵抗器（Ｌ
ＳＢ）の接続された全抵抗の組合せは、外部ストリング
抵抗器（ＭＳＢ）の抵抗器のうちの１つの抵抗と等し
い。（抵抗器およびスイッチの数、ならびに、各ストリ
ングにおけるスイッチの位置は、第１の場合と比較する
とわずかに異なる。） 本発明の実施形態による、１つの入力ノードから他のノ
ードのデジタル電位差計の接続された全体の抵抗は、１
つのＭＳＢ抵抗器（内部ストリングおよび外部ストリン
グのいずれにあってもよい）の抵抗値の２N/2倍であ
る。可能な抵抗性ステップ変化の抵抗性粒度または数
は、ＬＳＢ抵抗器の値の増分である２Nと等しい。但
し、Ｎは、正の偶数の整数値、すなわち、Ｎ＝２，４，
６，８，．．．である。
よって制御され、内部ストリングがＭＳＢによって制御
される、本発明の実施形態において、２本の外部ストリ
ング（ＬＳＢ）の接続された全抵抗の組合せは、内部ス
トリング抵抗器（ＭＳＢ）のうちの１つの抵抗と等し
い。外部ストリングがデジタル入力のＭＳＢによって制
御され、内部ストリングがＬＳＢによって制御される、
本発明の実施形態において、内部ストリング抵抗器（Ｌ
ＳＢ）の接続された全抵抗の組合せは、外部ストリング
抵抗器（ＭＳＢ）の抵抗器のうちの１つの抵抗と等し
い。（抵抗器およびスイッチの数、ならびに、各ストリ
ングにおけるスイッチの位置は、第１の場合と比較する
とわずかに異なる。） 本発明の実施形態による、１つの入力ノードから他のノ
ードのデジタル電位差計の接続された全体の抵抗は、１
つのＭＳＢ抵抗器（内部ストリングおよび外部ストリン
グのいずれにあってもよい）の抵抗値の２N/2倍であ
る。可能な抵抗性ステップ変化の抵抗性粒度または数
は、ＬＳＢ抵抗器の値の増分である２Nと等しい。但
し、Ｎは、正の偶数の整数値、すなわち、Ｎ＝２，４，
６，８，．．．である。
【００４３】２N/2個の抵抗器を有する、接続された外
部ストリング抵抗器（ＬＳＢ）の抵抗の総計は、好適に
は、（内部ストリングＭＳＢについて）内部ストリング
抵抗器のうちの１つの抵抗と等しい。外部ストリング抵
抗器（ＬＳＢ）のうちの１つの抵抗値は、好適には、外
部ストリング抵抗器（ＬＳＢ）の抵抗の総計の２-N/2倍
である。但し、Ｎは、正の偶数の整数値、すなわち、Ｎ
＝２，４，６，８，．．．である。
部ストリング抵抗器（ＬＳＢ）の抵抗の総計は、好適に
は、（内部ストリングＭＳＢについて）内部ストリング
抵抗器のうちの１つの抵抗と等しい。外部ストリング抵
抗器（ＬＳＢ）のうちの１つの抵抗値は、好適には、外
部ストリング抵抗器（ＬＳＢ）の抵抗の総計の２-N/2倍
である。但し、Ｎは、正の偶数の整数値、すなわち、Ｎ
＝２，４，６，８，．．．である。
【００４４】内部ストリング抵抗器（ＬＳＢ）の抵抗の
総計は、好適には、（外部ストリングＭＳＢについて）
外部ストリング抵抗器のうちの１つの抵抗と等しい。内
部ストリング抵抗器（ＬＳＢ）の１つの抵抗値は、好適
には、内部ストリング抵抗器（ＬＳＢ）の抵抗の総計の
２-N/2倍である。但し、Ｎは、正の偶数の整数値、すな
わち、Ｎ＝２，４，６，８，．．．である。
総計は、好適には、（外部ストリングＭＳＢについて）
外部ストリング抵抗器のうちの１つの抵抗と等しい。内
部ストリング抵抗器（ＬＳＢ）の１つの抵抗値は、好適
には、内部ストリング抵抗器（ＬＳＢ）の抵抗の総計の
２-N/2倍である。但し、Ｎは、正の偶数の整数値、すな
わち、Ｎ＝２，４，６，８，．．．である。
【００４５】全ての外部ストリング抵抗器は、実質的に
同じ値であり、全ての内部ストリング抵抗器は、実質的
に同じ値である。
同じ値であり、全ての内部ストリング抵抗器は、実質的
に同じ値である。
【００４６】ＭＳＢ内部ストリングにおいて用いられる
抵抗器の数は、２N/2−１であり、ＬＳＢ外部ストリン
グ抵抗器のうちの１つにおいて用いられる抵抗器の数
は、２ N/2であり、他のＬＳＢ外部ストリング抵抗器に
おいて用いられる抵抗器の数は、２N/2−１であり、ス
トリングの各々において用いられるスイッチの数は、２
N /2である。但し、Ｎは、正の偶数の整数値、すなわ
ち、Ｎ＝２，４，６，８，．．．である。
抵抗器の数は、２N/2−１であり、ＬＳＢ外部ストリン
グ抵抗器のうちの１つにおいて用いられる抵抗器の数
は、２ N/2であり、他のＬＳＢ外部ストリング抵抗器に
おいて用いられる抵抗器の数は、２N/2−１であり、ス
トリングの各々において用いられるスイッチの数は、２
N /2である。但し、Ｎは、正の偶数の整数値、すなわ
ち、Ｎ＝２，４，６，８，．．．である。
【００４７】ＬＳＢ内部ストリングにおいて用いられる
抵抗器の数は、２N/2であり、ＭＳＢ外部ストリング抵
抗器のうちの１つにおいて用いられる抵抗器の数は、２
N/2−１であり、他のストリングにおいて用いられる抵
抗器の数は、２N/2である。ストリングの各々において
用いられるスイッチの数は、２N/2である。但し、Ｎ
は、正の偶数の整数値、すなわち、Ｎ＝２，４，６，
８，．．．である。
抵抗器の数は、２N/2であり、ＭＳＢ外部ストリング抵
抗器のうちの１つにおいて用いられる抵抗器の数は、２
N/2−１であり、他のストリングにおいて用いられる抵
抗器の数は、２N/2である。ストリングの各々において
用いられるスイッチの数は、２N/2である。但し、Ｎ
は、正の偶数の整数値、すなわち、Ｎ＝２，４，６，
８，．．．である。
【００４８】以下に例示し、説明する実施形態の全てに
おいて、例示を明瞭にするために、４ビットバイナリ制
御の例を用いる。デジタルおよびアナログ電子工学の当
業者であれば、本発明の実施形態が、用いられるバイナ
リビットの数に一致するような適切な数のスイッチおよ
び抵抗器を有する制御ワードについて、任意の数のバイ
ナリビットに対して等しく適用可能であるということを
容易に理解する。
おいて、例示を明瞭にするために、４ビットバイナリ制
御の例を用いる。デジタルおよびアナログ電子工学の当
業者であれば、本発明の実施形態が、用いられるバイナ
リビットの数に一致するような適切な数のスイッチおよ
び抵抗器を有する制御ワードについて、任意の数のバイ
ナリビットに対して等しく適用可能であるということを
容易に理解する。
【００４９】次に図面を参照すると、本発明の好適な実
施形態の詳細が模式的に示されている。図面における同
一の要素は、同一の番号によって表され、類似の要素
は、異なる下付の小文字を有する同一の番号によって表
される。
施形態の詳細が模式的に示されている。図面における同
一の要素は、同一の番号によって表され、類似の要素
は、異なる下付の小文字を有する同一の番号によって表
される。
【００５０】図３に、本発明の実施形態による、デジタ
ル電位差計の模式図を示す。デジタル電位差計は、概し
て、数字３００によって表され、図に示すように接続さ
れた、複数の抵抗器ＲLSBおよびＲMSB、ならびに複数の
スイッチＳ1〜Ｓ12を備える。抵抗器ＲLSBは、スイッチ
Ｓ1〜Ｓ4およびＳ9〜Ｓ12に関連付けられている。抵抗
器ＲMSBは、スイッチＳ5〜Ｓ8に関連付けられている。
スイッチＳ1〜Ｓ4および関連付けられた抵抗器Ｒ
LSBは、ストリング３０６において接続されている。ス
イッチＳ5〜Ｓ8および関連付けられた抵抗器ＲMSBは、
ストリング３０４において接続されている。スイッチＳ
9〜Ｓ12および関連付けられた抵抗器ＲLSBは、ストリン
グ３０２において接続されている。
ル電位差計の模式図を示す。デジタル電位差計は、概し
て、数字３００によって表され、図に示すように接続さ
れた、複数の抵抗器ＲLSBおよびＲMSB、ならびに複数の
スイッチＳ1〜Ｓ12を備える。抵抗器ＲLSBは、スイッチ
Ｓ1〜Ｓ4およびＳ9〜Ｓ12に関連付けられている。抵抗
器ＲMSBは、スイッチＳ5〜Ｓ8に関連付けられている。
スイッチＳ1〜Ｓ4および関連付けられた抵抗器Ｒ
LSBは、ストリング３０６において接続されている。ス
イッチＳ5〜Ｓ8および関連付けられた抵抗器ＲMSBは、
ストリング３０４において接続されている。スイッチＳ
9〜Ｓ12および関連付けられた抵抗器ＲLSBは、ストリン
グ３０２において接続されている。
【００５１】それぞれのスイッチ制御ライン（図示せ
ず）は、スイッチＳ1〜Ｓ12のそれぞれに接続され、ス
イッチＳ1〜Ｓ12のそれぞれをアクティブ化するように
用いられる。スイッチ制御ラインは、２進法、８進法、
１０進法、１６進法等によってコード化されるデジタル
信号によってさらに制御され得、そのデジタル信号は、
特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロ
ジックアレイ（ＰＬＡ）によって、またはマイクロコン
トローラからのデジタルワードとして、復号される。制
御信号は、適切なスイッチ制御ラインに送られ、所望の
スイッチをアクティブにして、デジタル電位差計用に所
望される抵抗値を生成する。
ず）は、スイッチＳ1〜Ｓ12のそれぞれに接続され、ス
イッチＳ1〜Ｓ12のそれぞれをアクティブ化するように
用いられる。スイッチ制御ラインは、２進法、８進法、
１０進法、１６進法等によってコード化されるデジタル
信号によってさらに制御され得、そのデジタル信号は、
特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロ
ジックアレイ（ＰＬＡ）によって、またはマイクロコン
トローラからのデジタルワードとして、復号される。制
御信号は、適切なスイッチ制御ラインに送られ、所望の
スイッチをアクティブにして、デジタル電位差計用に所
望される抵抗値を生成する。
【００５２】スイッチＳ1〜Ｓ4およびＳ9〜Ｓ12は、２
つの入力基準ノード、Ｖｃｃおよびグランドと、抵抗器
ＲLSBとの間に位置する。この構成により、出力ノード
と関連付けられたキャパシタンスの量が減少される。減
少した出力キャパシタンスによって、スイッチ変化動作
の後のより短い整定時間、および改善された交流（Ａ
Ｃ）周波数応答が得られる。
つの入力基準ノード、Ｖｃｃおよびグランドと、抵抗器
ＲLSBとの間に位置する。この構成により、出力ノード
と関連付けられたキャパシタンスの量が減少される。減
少した出力キャパシタンスによって、スイッチ変化動作
の後のより短い整定時間、および改善された交流（Ａ
Ｃ）周波数応答が得られる。
【００５３】ストリング３０６におけるスイッチＳ1〜
Ｓ4、およびストリング３０２におけるスイッチＳ9〜Ｓ
12の配置は、電界効果トランジスタ（ＦＥＴ）スイッチ
の本体効果（ｂｏｄｙ ｅｆｆｅｃｔ）によって引き起
こされるスイッチ抵抗の変化がより少ないことに起因す
る、選択された抵抗値の線形性をさらに高める。なぜな
ら、ここでは、ＦＥＴのソースが、典型的にＶｃｃノー
ドまたはグランドノードのいずれかに接続され、Ｊａｍ
ｅｓ Ｊ． Ａｓｈｅによる米国特許第５，４９５，２
４５号に開示されているように、変化する抵抗値によっ
て浮動しないので、スイッチＦＥＴのゲート接合の間
に、より均一な電圧制御があるからである。
Ｓ4、およびストリング３０２におけるスイッチＳ9〜Ｓ
12の配置は、電界効果トランジスタ（ＦＥＴ）スイッチ
の本体効果（ｂｏｄｙ ｅｆｆｅｃｔ）によって引き起
こされるスイッチ抵抗の変化がより少ないことに起因す
る、選択された抵抗値の線形性をさらに高める。なぜな
ら、ここでは、ＦＥＴのソースが、典型的にＶｃｃノー
ドまたはグランドノードのいずれかに接続され、Ｊａｍ
ｅｓ Ｊ． Ａｓｈｅによる米国特許第５，４９５，２
４５号に開示されているように、変化する抵抗値によっ
て浮動しないので、スイッチＦＥＴのゲート接合の間
に、より均一な電圧制御があるからである。
【００５４】Ｖｃｃノードは、また、第１の信号入力ノ
ードとして用いられ得、接地ノードは、また、第２の信
号入力ノードとして用いられ得る。出力ノードは、その
後、共通の第１または第２の信号入力ノードのいずれか
と共に動作する。
ードとして用いられ得、接地ノードは、また、第２の信
号入力ノードとして用いられ得る。出力ノードは、その
後、共通の第１または第２の信号入力ノードのいずれか
と共に動作する。
【００５５】スイッチＳ1〜Ｓ4およびＳ9〜Ｓ12は、デ
ジタルワードの最下位ビットによって制御され得、スイ
ッチＳ5〜Ｓ8は、デジタルワードの最上位ビットによっ
て制御され得る。または、Ｓ1〜Ｓ4およびＳ9〜Ｓ
12が、デジタルワードの最上位ビットによって制御され
てもよく、スイッチＳ5〜Ｓ8が、デジタルワードの最下
位ビットによって制御されてもよい。例示のために、４
ビットデジタルワードが用いられ得る。しかし、本発明
の実施形態が、所与の適用例についてコストおよび複雑
性の制限があるものの、デジタルワードについて任意の
数のビットを用い得ることが考慮され、且つ、本発明の
範囲内である。
ジタルワードの最下位ビットによって制御され得、スイ
ッチＳ5〜Ｓ8は、デジタルワードの最上位ビットによっ
て制御され得る。または、Ｓ1〜Ｓ4およびＳ9〜Ｓ
12が、デジタルワードの最上位ビットによって制御され
てもよく、スイッチＳ5〜Ｓ8が、デジタルワードの最下
位ビットによって制御されてもよい。例示のために、４
ビットデジタルワードが用いられ得る。しかし、本発明
の実施形態が、所与の適用例についてコストおよび複雑
性の制限があるものの、デジタルワードについて任意の
数のビットを用い得ることが考慮され、且つ、本発明の
範囲内である。
【００５６】次に、図４に、図３の実施形態による、抵
抗器の所望の組合せについてアクティブ化されるスイッ
チの表を示す。左側の列においてＶｃｃの値の分数を表
し、その右隣の列において４ビットバイナリワードを表
し、スイッチのアクティブ化のパターンを、Ｖｃｃ値の
分数を表す各行において「Ｘ」によって表す。例えば、
１１１１のバイナリワードは、フルスケールまたは１６
／１６Ｖｃｃを表し、スイッチＳ1、Ｓ8およびＳ9が閉
じられている。０１１１のバイナリワードは、１／２ス
ケールまたは８／１６Ｖｃｃを表し、スイッチＳ1、Ｓ6
およびＳ9が閉じられている。図４に示すように、適切
な組合せでスイッチを閉じることによって、１／１６増
分における、０／１６以外の全てのＶｃｃの分数が得ら
れ得る。下方のストリング３０６には余分のＲLSBが１
つあるので、本発明のこの実施形態において、１／１６
〜１６／１６Ｖｃｃのみが得られることができる。抵抗
変化のより細かい粒度が、より大きいバイナリ制御ワー
ド（より多いビット）を用い、ストリングにおける抵抗
器およびスイッチの対応する数を増加させることによっ
て、得られることができる。
抗器の所望の組合せについてアクティブ化されるスイッ
チの表を示す。左側の列においてＶｃｃの値の分数を表
し、その右隣の列において４ビットバイナリワードを表
し、スイッチのアクティブ化のパターンを、Ｖｃｃ値の
分数を表す各行において「Ｘ」によって表す。例えば、
１１１１のバイナリワードは、フルスケールまたは１６
／１６Ｖｃｃを表し、スイッチＳ1、Ｓ8およびＳ9が閉
じられている。０１１１のバイナリワードは、１／２ス
ケールまたは８／１６Ｖｃｃを表し、スイッチＳ1、Ｓ6
およびＳ9が閉じられている。図４に示すように、適切
な組合せでスイッチを閉じることによって、１／１６増
分における、０／１６以外の全てのＶｃｃの分数が得ら
れ得る。下方のストリング３０６には余分のＲLSBが１
つあるので、本発明のこの実施形態において、１／１６
〜１６／１６Ｖｃｃのみが得られることができる。抵抗
変化のより細かい粒度が、より大きいバイナリ制御ワー
ド（より多いビット）を用い、ストリングにおける抵抗
器およびスイッチの対応する数を増加させることによっ
て、得られることができる。
【００５７】図５に、本発明の他の実施形態による、デ
ジタル電位差計の模式図を示す。デジタル電位差計は、
概して、数字５００によって表され、図に示すように接
続された、複数の抵抗器ＲLSBおよびＲMSB、ならびに複
数のスイッチＳ1〜Ｓ12を備える。抵抗器ＲLSBは、スイ
ッチＳ1〜Ｓ4およびＳ9〜Ｓ12に関連付けられている。
抵抗器ＲMSBは、スイッチＳ5〜Ｓ8に関連付けられてい
る。スイッチＳ1〜Ｓ4および関連付けられた抵抗器Ｒ
LSBは、ストリング５０６において接続されている。ス
イッチＳ5〜Ｓ8および関連付けられた抵抗器ＲMSBは、
ストリング５０４において接続されている。スイッチＳ
9〜Ｓ12および関連付けられた抵抗器ＲLSBは、ストリン
グ５０２において接続されている。
ジタル電位差計の模式図を示す。デジタル電位差計は、
概して、数字５００によって表され、図に示すように接
続された、複数の抵抗器ＲLSBおよびＲMSB、ならびに複
数のスイッチＳ1〜Ｓ12を備える。抵抗器ＲLSBは、スイ
ッチＳ1〜Ｓ4およびＳ9〜Ｓ12に関連付けられている。
抵抗器ＲMSBは、スイッチＳ5〜Ｓ8に関連付けられてい
る。スイッチＳ1〜Ｓ4および関連付けられた抵抗器Ｒ
LSBは、ストリング５０６において接続されている。ス
イッチＳ5〜Ｓ8および関連付けられた抵抗器ＲMSBは、
ストリング５０４において接続されている。スイッチＳ
9〜Ｓ12および関連付けられた抵抗器ＲLSBは、ストリン
グ５０２において接続されている。
【００５８】それぞれのスイッチ制御ライン（図示せ
ず）は、スイッチＳ1〜Ｓ12のそれぞれに接続され、ス
イッチＳ1〜Ｓ12のそれぞれをアクティブ化するように
用いられる。スイッチ制御ラインは、２進法、８進法、
１０進法、１６進法等によってコード化されるデジタル
信号によってさらに制御され得、そのデジタル信号は、
特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロ
ジックアレイ（ＰＬＡ）によって、またはマイクロコン
トローラからのデジタルワードとして、復号される。制
御信号は、適切なスイッチ制御ラインに送られ、所望の
スイッチをアクティブ化して、デジタル電位差計用に所
望される抵抗値を生成する。
ず）は、スイッチＳ1〜Ｓ12のそれぞれに接続され、ス
イッチＳ1〜Ｓ12のそれぞれをアクティブ化するように
用いられる。スイッチ制御ラインは、２進法、８進法、
１０進法、１６進法等によってコード化されるデジタル
信号によってさらに制御され得、そのデジタル信号は、
特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロ
ジックアレイ（ＰＬＡ）によって、またはマイクロコン
トローラからのデジタルワードとして、復号される。制
御信号は、適切なスイッチ制御ラインに送られ、所望の
スイッチをアクティブ化して、デジタル電位差計用に所
望される抵抗値を生成する。
【００５９】スイッチＳ1〜Ｓ4およびＳ9〜Ｓ12は、２
つの入力基準ノード、Ｖｃｃおよびグランドと、抵抗器
ＲLSBとの間に位置する。この構成により、出力ノード
と関連付けられたキャパシタンスの量が減少される。減
少した出力ノードキャパシタンスによって、スイッチ変
化動作の後のより短い整定時間、および改善された交流
（ＡＣ）周波数応答が得られる。
つの入力基準ノード、Ｖｃｃおよびグランドと、抵抗器
ＲLSBとの間に位置する。この構成により、出力ノード
と関連付けられたキャパシタンスの量が減少される。減
少した出力ノードキャパシタンスによって、スイッチ変
化動作の後のより短い整定時間、および改善された交流
（ＡＣ）周波数応答が得られる。
【００６０】ストリング５０６におけるスイッチＳ1〜
Ｓ4、およびストリング５０２におけるスイッチＳ9〜Ｓ
12の配置は、電界効果トランジスタ（ＦＥＴ）スイッチ
の本体効果によって引き起こされるスイッチ抵抗の変化
がより少ないことに起因する、選択された抵抗値の線形
性をさらに高める。なぜなら、ここでは、ＦＥＴのソー
スが、典型的にＶｃｃノードまたは接地ノードのいずれ
かに接続され、Ｊａｍｅｓ Ｊ． Ａｓｈｅによる米国
特許第５，４９５，２４５号に開示されているように、
変化する抵抗値によって浮動しないので、スイッチＦＥ
Ｔのソースゲート接合の間に、より均一な電圧制御があ
るからである。
Ｓ4、およびストリング５０２におけるスイッチＳ9〜Ｓ
12の配置は、電界効果トランジスタ（ＦＥＴ）スイッチ
の本体効果によって引き起こされるスイッチ抵抗の変化
がより少ないことに起因する、選択された抵抗値の線形
性をさらに高める。なぜなら、ここでは、ＦＥＴのソー
スが、典型的にＶｃｃノードまたは接地ノードのいずれ
かに接続され、Ｊａｍｅｓ Ｊ． Ａｓｈｅによる米国
特許第５，４９５，２４５号に開示されているように、
変化する抵抗値によって浮動しないので、スイッチＦＥ
Ｔのソースゲート接合の間に、より均一な電圧制御があ
るからである。
【００６１】Ｖｃｃノードは、また、第１の信号入力ノ
ードとして用いられ得、グランドノードは、また、第２
の信号入力ノードとして用いられ得る。出力ノードは、
その後、共通の第１または第２の信号入力ノードのいず
れかと共に動作する。
ードとして用いられ得、グランドノードは、また、第２
の信号入力ノードとして用いられ得る。出力ノードは、
その後、共通の第１または第２の信号入力ノードのいず
れかと共に動作する。
【００６２】スイッチＳ1〜Ｓ4およびＳ9〜Ｓ12は、デ
ジタルワードの最下位ビットによって制御され得、スイ
ッチＳ5〜Ｓ8は、デジタルワードの最上位ビットによっ
て制御され得る。または、Ｓ1〜Ｓ4およびＳ9〜Ｓ
12が、デジタルワードの最上位ビットによって制御され
てもよく、スイッチＳ5〜Ｓ8が、デジタルワードの最下
位ビットによって制御されてもよい。例示のために、４
ビットデジタルワードが用いられ得る。しかし、本発明
の実施形態が、所与の適用例についてコストおよび複雑
性の制限があるものの、デジタルワードについて任意の
数のビットを用い得ることが考慮され、且つ、本発明の
範囲内である。
ジタルワードの最下位ビットによって制御され得、スイ
ッチＳ5〜Ｓ8は、デジタルワードの最上位ビットによっ
て制御され得る。または、Ｓ1〜Ｓ4およびＳ9〜Ｓ
12が、デジタルワードの最上位ビットによって制御され
てもよく、スイッチＳ5〜Ｓ8が、デジタルワードの最下
位ビットによって制御されてもよい。例示のために、４
ビットデジタルワードが用いられ得る。しかし、本発明
の実施形態が、所与の適用例についてコストおよび複雑
性の制限があるものの、デジタルワードについて任意の
数のビットを用い得ることが考慮され、且つ、本発明の
範囲内である。
【００６３】次に、図６に、図５の実施形態による、抵
抗器の所望の組合せについてアクティブ化されるスイッ
チの表を示す。左側の列においてＶｃｃの値の分数を表
し、その右隣の列において４ビットバイナリワードを表
し、スイッチのアクティブ化のパターンを、Ｖｃｃ値の
分数を表す各行において「Ｘ」によって表す。例えば、
１１１１のバイナリワードは、１５／１６Ｖｃｃを表
し、スイッチＳ1、Ｓ8およびＳ9が閉じられている。１
０００のバイナリワードは、１／２スケールまたは８／
１６Ｖｃｃを表し、スイッチＳ4、Ｓ7およびＳ12が閉じ
られている。図６に示すように、適切な組合せでスイッ
チを閉じることによって、１／１６増分における、１６
／１６以外の全てのＶｃｃの分数が得られ得る。上方の
ストリング５０２には余分のＲLSBが１つあるので、本
発明のこの実施形態において、０／１６〜１５／１６Ｖ
ｃｃのみが得られることができる。より細かい抵抗変化
の粒度が、より大きいバイナリ制御ワード（より多いビ
ット）を用い、ストリングにおける抵抗器およびスイッ
チの対応する数を増加させることによって、得られるこ
とができる。
抗器の所望の組合せについてアクティブ化されるスイッ
チの表を示す。左側の列においてＶｃｃの値の分数を表
し、その右隣の列において４ビットバイナリワードを表
し、スイッチのアクティブ化のパターンを、Ｖｃｃ値の
分数を表す各行において「Ｘ」によって表す。例えば、
１１１１のバイナリワードは、１５／１６Ｖｃｃを表
し、スイッチＳ1、Ｓ8およびＳ9が閉じられている。１
０００のバイナリワードは、１／２スケールまたは８／
１６Ｖｃｃを表し、スイッチＳ4、Ｓ7およびＳ12が閉じ
られている。図６に示すように、適切な組合せでスイッ
チを閉じることによって、１／１６増分における、１６
／１６以外の全てのＶｃｃの分数が得られ得る。上方の
ストリング５０２には余分のＲLSBが１つあるので、本
発明のこの実施形態において、０／１６〜１５／１６Ｖ
ｃｃのみが得られることができる。より細かい抵抗変化
の粒度が、より大きいバイナリ制御ワード（より多いビ
ット）を用い、ストリングにおける抵抗器およびスイッ
チの対応する数を増加させることによって、得られるこ
とができる。
【００６４】図７に、本発明のさらに別の実施形態によ
る、デジタル電位差計の模式図を示す。デジタル電位差
計は、概して、数字７００によって表され、図に示すよ
うに接続された、複数の抵抗器ＲMSBおよびＲLSB、なら
びに複数のスイッチＳ1〜Ｓ1 2を備える。抵抗器Ｒ
MSBは、スイッチＳ1〜Ｓ4およびＳ9〜Ｓ12に関連付けら
れている。抵抗器ＲLSBは、スイッチＳ5〜Ｓ8に関連付
けられている。スイッチＳ1〜Ｓ4および関連付けられた
抵抗器ＲMSBは、ストリング７０６において接続されて
いる。スイッチＳ5〜Ｓ8および関連付けられた抵抗器Ｒ
LSBは、ストリング７０４において接続されている。ス
イッチＳ9〜Ｓ12および関連付けられた抵抗器ＲMSBは、
ストリング７０２において接続されている。
る、デジタル電位差計の模式図を示す。デジタル電位差
計は、概して、数字７００によって表され、図に示すよ
うに接続された、複数の抵抗器ＲMSBおよびＲLSB、なら
びに複数のスイッチＳ1〜Ｓ1 2を備える。抵抗器Ｒ
MSBは、スイッチＳ1〜Ｓ4およびＳ9〜Ｓ12に関連付けら
れている。抵抗器ＲLSBは、スイッチＳ5〜Ｓ8に関連付
けられている。スイッチＳ1〜Ｓ4および関連付けられた
抵抗器ＲMSBは、ストリング７０６において接続されて
いる。スイッチＳ5〜Ｓ8および関連付けられた抵抗器Ｒ
LSBは、ストリング７０４において接続されている。ス
イッチＳ9〜Ｓ12および関連付けられた抵抗器ＲMSBは、
ストリング７０２において接続されている。
【００６５】それぞれのスイッチ制御ライン（図示せ
ず）は、スイッチＳ1〜Ｓ12のそれぞれに接続され、ス
イッチＳ1〜Ｓ12のそれぞれをアクティブ化するように
用いられる。スイッチ制御ラインは、２進法、８進法、
１０進法、１６進法等によってコード化されるデジタル
信号によってさらに制御され得、そのデジタル信号は、
特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロ
ジックアレイ（ＰＬＡ）によって、またはマイクロコン
トローラからのデジタルワードとして、復号され得る。
制御信号は、適切なスイッチ制御ラインに送られ、所望
のスイッチをアクティブ化して、デジタル電位差計用に
所望される抵抗値を生成する。
ず）は、スイッチＳ1〜Ｓ12のそれぞれに接続され、ス
イッチＳ1〜Ｓ12のそれぞれをアクティブ化するように
用いられる。スイッチ制御ラインは、２進法、８進法、
１０進法、１６進法等によってコード化されるデジタル
信号によってさらに制御され得、そのデジタル信号は、
特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロ
ジックアレイ（ＰＬＡ）によって、またはマイクロコン
トローラからのデジタルワードとして、復号され得る。
制御信号は、適切なスイッチ制御ラインに送られ、所望
のスイッチをアクティブ化して、デジタル電位差計用に
所望される抵抗値を生成する。
【００６６】スイッチＳ1〜Ｓ4およびＳ9〜Ｓ12は、２
つの入力基準ノード、Ｖｃｃおよびグランドと、抵抗器
ＲMSBとの間に位置する。この構成により、出力ノード
と関連付けられたキャパシタンスの量が減少される。減
少した出力ノードキャパシタンスによって、スイッチ変
化動作の後のより短い整定時間、および改善された交流
（ＡＣ）周波数応答が得られる。
つの入力基準ノード、Ｖｃｃおよびグランドと、抵抗器
ＲMSBとの間に位置する。この構成により、出力ノード
と関連付けられたキャパシタンスの量が減少される。減
少した出力ノードキャパシタンスによって、スイッチ変
化動作の後のより短い整定時間、および改善された交流
（ＡＣ）周波数応答が得られる。
【００６７】ストリング７０６におけるスイッチＳ1〜
Ｓ4、およびストリング７０２におけるスイッチＳ9〜Ｓ
12の配置は、電界効果トランジスタ（ＦＥＴ）スイッチ
の本体効果によって引き起こされるスイッチ抵抗の変化
がより少ないことに起因する、選択された抵抗値の線形
性をさらに高める。なぜなら、ここでは、ＦＥＴのソー
スが、典型的にＶｃｃノードまたは接地ノードのいずれ
かに接続され、Ｊａｍｅｓ Ｊ． Ａｓｈｅによる米国
特許第５，４９５，２４５号に開示されているように、
変化する抵抗値によって浮動しないので、スイッチＦＥ
Ｔのソースゲート接合の間に、より均一な電圧制御があ
るからである。
Ｓ4、およびストリング７０２におけるスイッチＳ9〜Ｓ
12の配置は、電界効果トランジスタ（ＦＥＴ）スイッチ
の本体効果によって引き起こされるスイッチ抵抗の変化
がより少ないことに起因する、選択された抵抗値の線形
性をさらに高める。なぜなら、ここでは、ＦＥＴのソー
スが、典型的にＶｃｃノードまたは接地ノードのいずれ
かに接続され、Ｊａｍｅｓ Ｊ． Ａｓｈｅによる米国
特許第５，４９５，２４５号に開示されているように、
変化する抵抗値によって浮動しないので、スイッチＦＥ
Ｔのソースゲート接合の間に、より均一な電圧制御があ
るからである。
【００６８】Ｖｃｃノードは、また、第１の信号入力ノ
ードとして用いられ得、接地ノードは、また、第２の信
号入力ノードとして用いられ得る。出力ノードは、その
後、共通の第１または第２の信号入力ノードのいずれか
と共に動作する。
ードとして用いられ得、接地ノードは、また、第２の信
号入力ノードとして用いられ得る。出力ノードは、その
後、共通の第１または第２の信号入力ノードのいずれか
と共に動作する。
【００６９】スイッチＳ1〜Ｓ4およびＳ9〜Ｓ12は、デ
ジタルワードの最上位ビットによって制御され得、スイ
ッチＳ5〜Ｓ8は、デジタルワードの最下位ビットによっ
て制御され得る。例示のために、４ビットデジタルワー
ドが用いられ得る。しかし、本発明の実施形態が、所与
の適用例についてコストおよび複雑性の制限があるもの
の、デジタルワードについて任意の数のビットを用い得
ることが考慮され、且つ、本発明の範囲内である。
ジタルワードの最上位ビットによって制御され得、スイ
ッチＳ5〜Ｓ8は、デジタルワードの最下位ビットによっ
て制御され得る。例示のために、４ビットデジタルワー
ドが用いられ得る。しかし、本発明の実施形態が、所与
の適用例についてコストおよび複雑性の制限があるもの
の、デジタルワードについて任意の数のビットを用い得
ることが考慮され、且つ、本発明の範囲内である。
【００７０】次に、図８に、図７の実施形態による、抵
抗器の所望の組合せについてアクティブ化されるスイッ
チの表を示す。左側の列においてＶｃｃの値の分数を表
し、その右隣の列において４ビットバイナリワードを表
し、スイッチのアクティブ化のパターンを、Ｖｃｃ値の
分数を表す各行において「Ｘ」によって表す。例えば、
１１１１のバイナリワードは、フルスケールまたは１６
／１６Ｖｃｃを表し、スイッチＳ1、Ｓ8およびＳ9が閉
じられている。０１１１のバイナリワードは、１／２ス
ケールまたは８／１６Ｖｃｃを表し、スイッチＳ3、Ｓ8
およびＳ11が閉じられている。図８に示すように、適切
な組合せでスイッチを閉じることによって、１／１６増
分における、０／１６以外の全てのＶｃｃの分数が得ら
れ得る。下方のストリング７０６に接続された中央のス
トリング７０４にはＲLSBが１つあるので、本発明のこ
の実施形態において、１／１６〜１６／１６Ｖｃｃのみ
が得られることができる。より細かい抵抗変化の粒度
が、より大きいバイナリ制御ワード（より多いビット）
を用い、ストリングにおける抵抗器およびスイッチの対
応する数を増加させることによって、得られることがで
きる。
抗器の所望の組合せについてアクティブ化されるスイッ
チの表を示す。左側の列においてＶｃｃの値の分数を表
し、その右隣の列において４ビットバイナリワードを表
し、スイッチのアクティブ化のパターンを、Ｖｃｃ値の
分数を表す各行において「Ｘ」によって表す。例えば、
１１１１のバイナリワードは、フルスケールまたは１６
／１６Ｖｃｃを表し、スイッチＳ1、Ｓ8およびＳ9が閉
じられている。０１１１のバイナリワードは、１／２ス
ケールまたは８／１６Ｖｃｃを表し、スイッチＳ3、Ｓ8
およびＳ11が閉じられている。図８に示すように、適切
な組合せでスイッチを閉じることによって、１／１６増
分における、０／１６以外の全てのＶｃｃの分数が得ら
れ得る。下方のストリング７０６に接続された中央のス
トリング７０４にはＲLSBが１つあるので、本発明のこ
の実施形態において、１／１６〜１６／１６Ｖｃｃのみ
が得られることができる。より細かい抵抗変化の粒度
が、より大きいバイナリ制御ワード（より多いビット）
を用い、ストリングにおける抵抗器およびスイッチの対
応する数を増加させることによって、得られることがで
きる。
【００７１】図９に、本発明のまた別の実施形態によ
る、デジタル電位差計の模式図を示す。デジタル電位差
計は、概して、数字９００によって表され、図に示すよ
うに接続された、複数の抵抗器ＲMSBおよびＲLSB、なら
びに複数のスイッチＳ1〜Ｓ12を備える。抵抗器Ｒ
MSBは、スイッチＳ1〜Ｓ4およびＳ9〜Ｓ12に関連付けら
れている。抵抗器ＲLSBは、スイッチＳ5〜Ｓ8に関連付
けられている。スイッチＳ1〜Ｓ4および関連付けられた
抵抗器ＲMSBは、ストリング９０６において接続されて
いる。スイッチＳ5〜Ｓ8および関連付けられた抵抗器Ｒ
LSBは、ストリング９０４において接続されている。ス
イッチＳ9〜Ｓ12および関連付けられた抵抗器ＲM SBは、
ストリング９０２において接続されている。
る、デジタル電位差計の模式図を示す。デジタル電位差
計は、概して、数字９００によって表され、図に示すよ
うに接続された、複数の抵抗器ＲMSBおよびＲLSB、なら
びに複数のスイッチＳ1〜Ｓ12を備える。抵抗器Ｒ
MSBは、スイッチＳ1〜Ｓ4およびＳ9〜Ｓ12に関連付けら
れている。抵抗器ＲLSBは、スイッチＳ5〜Ｓ8に関連付
けられている。スイッチＳ1〜Ｓ4および関連付けられた
抵抗器ＲMSBは、ストリング９０６において接続されて
いる。スイッチＳ5〜Ｓ8および関連付けられた抵抗器Ｒ
LSBは、ストリング９０４において接続されている。ス
イッチＳ9〜Ｓ12および関連付けられた抵抗器ＲM SBは、
ストリング９０２において接続されている。
【００７２】それぞれのスイッチ制御ライン（図示せ
ず）は、スイッチＳ1〜Ｓ12のそれぞれに接続され、ス
イッチＳ1〜Ｓ12のそれぞれをアクティブ化するように
用いられる。スイッチ制御ラインは、２進法、８進法、
１０進法、１６進法等によってコード化されるデジタル
信号によってさらに制御され得、そのデジタル信号は、
特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロ
ジックアレイ（ＰＬＡ）によって、またはマイクロコン
トローラからのデジタルワードとして、復号される。制
御信号は、適切なスイッチ制御ラインに送られ、所望の
スイッチをアクティブ化して、デジタル電位差計用に所
望される抵抗値を生成する。
ず）は、スイッチＳ1〜Ｓ12のそれぞれに接続され、ス
イッチＳ1〜Ｓ12のそれぞれをアクティブ化するように
用いられる。スイッチ制御ラインは、２進法、８進法、
１０進法、１６進法等によってコード化されるデジタル
信号によってさらに制御され得、そのデジタル信号は、
特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロ
ジックアレイ（ＰＬＡ）によって、またはマイクロコン
トローラからのデジタルワードとして、復号される。制
御信号は、適切なスイッチ制御ラインに送られ、所望の
スイッチをアクティブ化して、デジタル電位差計用に所
望される抵抗値を生成する。
【００７３】スイッチＳ1〜Ｓ4およびＳ9〜Ｓ12は、２
つの入力基準ノード、Ｖｃｃおよびグランドと、抵抗器
ＲMSBとの間に位置する。この構成により、出力ノード
と関連付けられたキャパシタンスの量が減少される。減
少した出力ノードキャパシタンスによって、スイッチ変
化動作の後のより短い整定時間、および改善された交流
（ＡＣ）周波数応答が得られる。
つの入力基準ノード、Ｖｃｃおよびグランドと、抵抗器
ＲMSBとの間に位置する。この構成により、出力ノード
と関連付けられたキャパシタンスの量が減少される。減
少した出力ノードキャパシタンスによって、スイッチ変
化動作の後のより短い整定時間、および改善された交流
（ＡＣ）周波数応答が得られる。
【００７４】ストリング９０６におけるスイッチＳ1〜
Ｓ4、およびストリング９０２におけるスイッチＳ9〜Ｓ
12の配置は、電界効果トランジスタ（ＦＥＴ）スイッチ
の本体効果によって引き起こされるスイッチ抵抗の変化
がより少ないことに起因する、選択された抵抗値の線形
性をさらに高める。なぜなら、ここでは、ＦＥＴのソー
スが、典型的にＶｃｃノードまたは接地ノードのいずれ
かに接続され、Ｊａｍｅｓ Ｊ． Ａｓｈｅによる米国
特許第５，４９５，２４５号に開示されているように、
変化する抵抗値によって浮動しないので、スイッチＦＥ
Ｔのソースゲート接合の間に、より均一な電圧制御があ
るからである。
Ｓ4、およびストリング９０２におけるスイッチＳ9〜Ｓ
12の配置は、電界効果トランジスタ（ＦＥＴ）スイッチ
の本体効果によって引き起こされるスイッチ抵抗の変化
がより少ないことに起因する、選択された抵抗値の線形
性をさらに高める。なぜなら、ここでは、ＦＥＴのソー
スが、典型的にＶｃｃノードまたは接地ノードのいずれ
かに接続され、Ｊａｍｅｓ Ｊ． Ａｓｈｅによる米国
特許第５，４９５，２４５号に開示されているように、
変化する抵抗値によって浮動しないので、スイッチＦＥ
Ｔのソースゲート接合の間に、より均一な電圧制御があ
るからである。
【００７５】Ｖｃｃノードは、また、第１の信号入力ノ
ードとして用いられ得、接地ノードは、また、第２の信
号入力ノードとして用いられ得る。出力ノードは、その
後、共通の第１または第２の信号入力ノードのいずれか
と共に動作する。
ードとして用いられ得、接地ノードは、また、第２の信
号入力ノードとして用いられ得る。出力ノードは、その
後、共通の第１または第２の信号入力ノードのいずれか
と共に動作する。
【００７６】スイッチＳ1〜Ｓ4およびＳ9〜Ｓ12は、デ
ジタルワードの最上位ビットによって制御され得、スイ
ッチＳ5〜Ｓ8は、デジタルワードの最下位ビットによっ
て制御され得る。例示のために、４ビットデジタルワー
ドが用いられ得る。しかし、本発明の実施形態が、所与
の適用例についてコストおよび複雑性の制限があるもの
の、デジタルワードについて任意の数のビットを用い得
ることが考慮され、且つ、本発明の範囲内である。
ジタルワードの最上位ビットによって制御され得、スイ
ッチＳ5〜Ｓ8は、デジタルワードの最下位ビットによっ
て制御され得る。例示のために、４ビットデジタルワー
ドが用いられ得る。しかし、本発明の実施形態が、所与
の適用例についてコストおよび複雑性の制限があるもの
の、デジタルワードについて任意の数のビットを用い得
ることが考慮され、且つ、本発明の範囲内である。
【００７７】次に、図１０に、図９の実施形態による、
抵抗器の所望の組合せについてアクティブ化されるスイ
ッチの表を示す。左側の列においてＶｃｃの値の分数を
表し、その右隣の列において４ビットバイナリワードを
表し、スイッチのアクティブ化のパターンを、Ｖｃｃ値
の分数を表す各行において「Ｘ」によって表す。例え
ば、１１１１のバイナリワードは、１５／１６Ｖｃｃを
表し、スイッチＳ1、Ｓ8およびＳ9が閉じられている。
１０００のバイナリワードは、１／２スケールまたは８
／１６Ｖｃｃを表し、スイッチＳ2、Ｓ5およびＳ10が閉
じられている。図１０に示すように、適切な組合せでス
イッチを閉じることによって、１／１６増分における、
１６／１６以外の全てのＶｃｃの分数が得られ得る。上
方のストリング９０２に接続された中央のストリング９
０４には余分のＲLSBが１つあるので、本発明のこの実
施形態において、０／１６〜１５／１６Ｖｃｃのみが得
られることができる。より細かい抵抗変化の粒度が、よ
り大きいバイナリ制御ワード（より多いビット）を用
い、ストリングにおける抵抗器およびスイッチの対応す
る数を増加させることによって、得られることができ
る。
抵抗器の所望の組合せについてアクティブ化されるスイ
ッチの表を示す。左側の列においてＶｃｃの値の分数を
表し、その右隣の列において４ビットバイナリワードを
表し、スイッチのアクティブ化のパターンを、Ｖｃｃ値
の分数を表す各行において「Ｘ」によって表す。例え
ば、１１１１のバイナリワードは、１５／１６Ｖｃｃを
表し、スイッチＳ1、Ｓ8およびＳ9が閉じられている。
１０００のバイナリワードは、１／２スケールまたは８
／１６Ｖｃｃを表し、スイッチＳ2、Ｓ5およびＳ10が閉
じられている。図１０に示すように、適切な組合せでス
イッチを閉じることによって、１／１６増分における、
１６／１６以外の全てのＶｃｃの分数が得られ得る。上
方のストリング９０２に接続された中央のストリング９
０４には余分のＲLSBが１つあるので、本発明のこの実
施形態において、０／１６〜１５／１６Ｖｃｃのみが得
られることができる。より細かい抵抗変化の粒度が、よ
り大きいバイナリ制御ワード（より多いビット）を用
い、ストリングにおける抵抗器およびスイッチの対応す
る数を増加させることによって、得られることができ
る。
【００７８】デジタル方式でスイッチングされる電位差
計は、電位差計を備える抵抗要素をスイッチングするた
めに用いられるスイッチによって生じる、抵抗の誤差の
量を最小限にすることによって、改善された線形性を有
する。電位差計の改善された整定時間は、電位差計の出
力に接続された、スイッチキャパシタンスの量を減少す
ることによって、達成される。デジタル方式でスイッチ
ングされる電位差計は、集積回路ダイ上に製造され得、
スイッチは、相補型金属酸化物半導体（ＣＭＯＳ）トラ
ンジスタで製造され得る。所望の数の抵抗のステップ変
化にとって必要な抵抗器の数は、直列に接続されてい
る、２つの主抵抗器ランクおよび１つの副抵抗器ラン
ク、あるいは、２つの副抵抗器ランクおよび１つの主抵
抗器ランクを用いることによって減少する。
計は、電位差計を備える抵抗要素をスイッチングするた
めに用いられるスイッチによって生じる、抵抗の誤差の
量を最小限にすることによって、改善された線形性を有
する。電位差計の改善された整定時間は、電位差計の出
力に接続された、スイッチキャパシタンスの量を減少す
ることによって、達成される。デジタル方式でスイッチ
ングされる電位差計は、集積回路ダイ上に製造され得、
スイッチは、相補型金属酸化物半導体（ＣＭＯＳ）トラ
ンジスタで製造され得る。所望の数の抵抗のステップ変
化にとって必要な抵抗器の数は、直列に接続されてい
る、２つの主抵抗器ランクおよび１つの副抵抗器ラン
ク、あるいは、２つの副抵抗器ランクおよび１つの主抵
抗器ランクを用いることによって減少する。
【００７９】
【発明の効果】本発明によれば、主抵抗器ストリングお
よび副抵抗器ストリングならびにスイッチの組合せによ
って、抵抗器およびスイッチ数がするが、抵抗値がスイ
ッチングされる場合に改善された線形性および減少され
た整定時間を有し、かつ簡便性および経済性を保有する
デジタル電位差計が提供される。
よび副抵抗器ストリングならびにスイッチの組合せによ
って、抵抗器およびスイッチ数がするが、抵抗値がスイ
ッチングされる場合に改善された線形性および減少され
た整定時間を有し、かつ簡便性および経済性を保有する
デジタル電位差計が提供される。
【図１】図１は、従来技術のデジタル電位差計の模式図
である。
である。
【図２】図２は、より効率的に接続された従来技術のデ
ジタル電位差計の模式図である。
ジタル電位差計の模式図である。
【図３】図３は、本発明の一実施形態の模式図である。
【図４】図４は、図３に示す実施形態の抵抗器の所望の
組合せについてアクティブ化されたスイッチの表であ
る。
組合せについてアクティブ化されたスイッチの表であ
る。
【図５】図５は、本発明の他の実施形態の模式図であ
る。
る。
【図６】図６は、図５に示す実施形態の抵抗器の所望の
組合せについてアクティブ化されたスイッチの表であ
る。
組合せについてアクティブ化されたスイッチの表であ
る。
【図７】図７は、本発明のさらに別の実施形態の模式図
である。
である。
【図８】図８は、図７に示す実施形態の抵抗器の所望の
組合せについてアクティブ化されたスイッチの表であ
る。
組合せについてアクティブ化されたスイッチの表であ
る。
【図９】図９は、本発明のまた別の実施形態の模式図で
ある。
ある。
【図１０】図１０は、図９に示す実施形態の抵抗器の所
望の組合せについてアクティブ化されるスイッチの表で
ある。
望の組合せについてアクティブ化されるスイッチの表で
ある。
３０２ ストリング
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル ブルノリ アメリカ合衆国 カリフォルニア 92029, エスコンディド， モントレー ドライ ブ 2470 (72)発明者 チン ホアン アメリカ合衆国 カリフォルニア 92128, サン ディエゴ， エスプリ アベニュ ー 13580
Claims (24)
- 【請求項１】 第１の入力ノードに接続されている第１
の複数のスイッチと、 第２の入力ノードに接続されている第２の複数のスイッ
チと、 出力ノードに接続されている第３の複数のスイッチと、 直列に接続されている抵抗器の第１のストリングと、 直列に接続されている抵抗器の第２のストリングと、 直列に接続されている抵抗器の第３のストリングと、 を備える、デジタル電位差計であって、 該直列に接続されている抵抗器の第３のストリングが、
該直列に接続されている抵抗器の第１のストリングと該
直列に接続されている抵抗器の第２のストリングとの間
に接続され、該第１の複数のスイッチが、該第１の入力
ノードと該直列に接続されている抵抗器の第１のストリ
ングとの間に接続され、該第２の複数のスイッチが、該
第２の入力ノードと該直列に接続されている抵抗器の第
２のストリングとの間に接続され、該第３の複数のスイ
ッチが、該出力ノードと該直列に接続されている抵抗器
の第３のストリングとの間に接続されている、デジタル
電位差計。 - 【請求項２】 前記第１の複数のスイッチが、２N/2個
のスイッチを含み、 前記第２の複数のスイッチが、２N/2個のスイッチを含
み、 前記第３の複数のスイッチが、２N/2個のスイッチを含
み、 前記直列に接続されている抵抗器の第１のストリング
が、２N/2−１個の抵抗器を含み、 前記直列に接続されている抵抗器の第２のストリング
が、２N/2個の抵抗器を含み、 前記直列に接続されている抵抗器の第３のストリング
が、２N/2−１個の抵抗器を含み、 ここで、Ｎが正の偶数の整数値からなる群から選択され
る、請求項１に記載のデジタル電位差計。 - 【請求項３】 前記第１の複数のスイッチが、２N/2個
のスイッチを含み、 前記第２の複数のスイッチが、２N/2個のスイッチを含
み、 前記第３の複数のスイッチが、２N/2個のスイッチを含
み、 前記直列に接続されている抵抗器の第１のストリング
が、２N/2個の抵抗器を含み、 前記直列に接続されている抵抗器の第２のストリング
が、２N/2−１個の抵抗器を含み、 前記直列に接続されている抵抗器の第３のストリング
が、２N/2−１個の抵抗器を含み、 ここで、Ｎが正の偶数の整数値からなる群から選択され
る、請求項１に記載のデジタル電位差計。 - 【請求項４】 前記第１の複数のスイッチが、２N/2個
のスイッチを含み、 前記第２の複数のスイッチが、２N/2個のスイッチを含
み、 前記第３の複数のスイッチが、２N/2個のスイッチを含
み、 前記直列に接続されている抵抗器の第１のストリング
が、２N/2−１個の抵抗器を含み、 前記直列に接続されている抵抗器の第２のストリング
が、２N/2−１個の抵抗器を含み、 前記直列に接続されている抵抗器の第３のストリング
が、２N/2個の抵抗器を含み、 ここで、Ｎが正の偶数の整数値からなる群から選択され
る、請求項１に記載のデジタル電位差計。 - 【請求項５】 前記直列に接続されている抵抗器の第１
および第２のストリング内の抵抗器の各々が、実質的に
同じ抵抗値を有し、前記直列に接続されている抵抗器の
第３のストリングが、該直列に接続されている抵抗器の
第１および第２のストリング内の抵抗器のうちの１つと
実質的に同じ抵抗値を有する、請求項１に記載のデジタ
ル電位差計。 - 【請求項６】 前記直列に接続されている抵抗器の第３
のストリング内の抵抗器の各々が、前記直列に接続され
ている抵抗器の第１および第２のストリング内の抵抗器
のうちの１つの抵抗値の実質的に２-N/2倍の抵抗値を有
する、請求項５に記載のデジタル電位差計。 - 【請求項７】 前記直列に接続されている抵抗器の第１
および第２のストリング内の抵抗器の各々が、実質的に
同じ第１の抵抗値を有し、前記直列に接続されている抵
抗器の第３のストリング内の抵抗器の各々が、実質的に
同じ第２の抵抗値を有する、請求項１に記載のデジタル
電位差計。 - 【請求項８】 前記直列に接続されている抵抗器の第１
および第２のストリング内の抵抗器の各々が、前記直列
に接続されている抵抗器の第３のストリング内の抵抗器
のうちの１つの抵抗値の実質的に２-N/2倍の抵抗値を有
する、請求項７に記載のデジタル電位差計。 - 【請求項９】 前記直列に接続されている抵抗器の第１
のストリングの各抵抗器が、前記第１の複数のスイッチ
のうちの対応するスイッチに接続されている、請求項１
に記載のデジタル電位差計。 - 【請求項１０】 前記直列に接続されている抵抗器の第
２のストリングの各抵抗器が、前記第２の複数のスイッ
チのうちの対応するスイッチに接続されている、請求項
１に記載のデジタル電位差計。 - 【請求項１１】 前記直列に接続されている抵抗器の第
３のストリングの各抵抗器が、前記第３の複数のスイッ
チのうちの対応するスイッチに接続されている、請求項
１に記載のデジタル電位差計。 - 【請求項１２】 前記第１の入力ノードが正の電圧電位
であり、前記第２の入力ノードが接地電位である、請求
項１に記載のデジタル電位差計。 - 【請求項１３】 前記第１、第２、および第３の複数の
スイッチが、特定用途向け集積回路で変換されるデジタ
ルワードによって制御される、請求項１に記載のデジタ
ル電位差計。 - 【請求項１４】 前記第１、第２、および第３の複数の
スイッチが、プログラマブルロジックアレイで変換され
るデジタルワードによって制御される、請求項１に記載
のデジタル電位差計。 - 【請求項１５】 前記第１、第２、および第３の複数の
スイッチが、ソフトウェアプログラム制御マイクロコン
トローラによって制御される、請求項１に記載のデジタ
ル電位差計。 - 【請求項１６】 前記第１、第２、および第３の複数の
スイッチが、電界効果トランジスタを含む、請求項１に
記載のデジタル電位差計。 - 【請求項１７】 前記電界効果トランジスタが、Ｎチャ
ネルおよびＰチャネルトランジスタを含む、請求項１６
に記載のデジタル電位差計。 - 【請求項１８】 前記第１、第２、および第３の複数の
スイッチが、相補型金属酸化物半導体電界効果トランジ
スタを含む、請求項１に記載のデジタル電位差計。 - 【請求項１９】 前記第１、第２、および第３の複数の
スイッチ、ならびに前記直列に接続されている抵抗器の
第１、第２、および第３のストリングが、半導体集積回
路ダイ上に製造される、請求項１に記載のデジタル電位
差計。 - 【請求項２０】 デジタル電位差計によって、抵抗値を
調整する方法であって、該デジタル電位差計は、第１の
入力ノードに接続されている第１の複数のスイッチと、
第２の入力ノードに接続されている第２の複数のスイッ
チと、出力ノードに接続されている第３の複数のスイッ
チと、直列に接続されている抵抗器の第１のストリング
と、直列に接続されている抵抗器の第２のストリング
と、直列に接続されている抵抗器の第３のストリングと
を備え、該直列に接続されている抵抗器の第３のストリ
ングが、該直列に接続されている抵抗器の第１のストリ
ングと該直列に接続されている抵抗器の第２のストリン
グとの間に接続され、該第１の複数のスイッチが、該第
１の入力ノードと該直列に接続されている抵抗器の第１
のストリングとの間に接続され、該第２の複数のスイッ
チが、該第２の入力ノードと該直列に接続されている抵
抗器の第２のストリングとの間に接続され、該第３の複
数のスイッチが、該出力ノードと該直列に接続されてい
る抵抗器の第３のストリングとの間に接続されているデ
ジタル電位差計であって、該方法は、 該直列に接続されている抵抗器の第１のストリングのう
ちの第１の所望の抵抗器を、該第１の複数のスイッチの
うちの１つのスイッチで、該第１の入力ノードに接続す
るステップと、 該直列に接続されている抵抗器の第２のストリングのう
ちの第２の所望の抵抗器を、該第２の複数のスイッチの
うちの１つのスイッチで、該第２の入力ノードに接続す
るステップと、 該直列に接続されている抵抗器の第３のストリングのう
ちの第３の所望の抵抗器を、該第３の複数のスイッチの
うちの１つのスイッチで、該出力ノードに接続するステ
ップと、を包含する、方法。 - 【請求項２１】 前記第１、第２、および第３の複数の
スイッチを、デジタルワードで制御するステップをさら
に包含する、請求項２０に記載の方法。 - 【請求項２２】 前記第１の入力ノードを電圧に、前記
第２の入力ノードをグランドに接続するステップと、前
記出力ノードを、該電圧とグランドとの間の電圧値を有
する調整可能な電源として用いるステップとをさらに包
含する、請求項２１に記載の方法。 - 【請求項２３】 前記調整可能な電源が、前記デジタル
ワードによって決定される、請求項２２に記載の方法。 - 【請求項２４】 前記第１の入力ノードをグランドに、
前記第２の入力ノードを電圧に接続するステップと、前
記出力ノードを、該電圧とグランドとの間の電圧値を有
する調整可能な電源として用いるステップとをさらに包
含する、請求項２１に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/491.842 | 2000-01-26 | ||
| US09/491,842 US6201491B1 (en) | 2000-01-26 | 2000-01-26 | Digitally switched potentiometer having improved linearity and settling time |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001244816A true JP2001244816A (ja) | 2001-09-07 |
Family
ID=23953896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001017697A Withdrawn JP2001244816A (ja) | 2000-01-26 | 2001-01-25 | 改善された線形性および整定時間を有するデジタルにスイッチングされる電位差計 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6201491B1 (ja) |
| EP (1) | EP1130783A3 (ja) |
| JP (1) | JP2001244816A (ja) |
| KR (1) | KR20010078087A (ja) |
| CN (1) | CN1312616A (ja) |
| TW (1) | TW507425B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008506218A (ja) * | 2004-07-06 | 2008-02-28 | ケネット・インコーポレーテッド | 電圧ランダムアクセスメモリ（ｖｒａｍ） |
| CN103081034A (zh) * | 2010-08-23 | 2013-05-01 | 美国亚德诺半导体公司 | 具有两个电阻性臂上的独立控制的数字电位计 |
| JP2017085660A (ja) * | 2013-03-15 | 2017-05-18 | クアルコム，インコーポレイテッド | 双対ストリングデジタルアナログコンバータ（ｄａｃ）、ならびに関連する回路、システムおよび方法 |
| JP2017515419A (ja) * | 2014-05-06 | 2017-06-08 | テキサス インスツルメンツ インコーポレイテッド | デジタル・アナログコンバータ |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001159770A (ja) * | 1999-12-02 | 2001-06-12 | Asahi Precision Co Ltd | Ｃｃｔｖカメラ用レンズの絞り制御装置 |
| US6384762B2 (en) * | 2000-01-26 | 2002-05-07 | Microchip Technology Incorporated | Digitally switched impedance having improved linearity and settling time |
| US6421000B1 (en) * | 2000-06-08 | 2002-07-16 | Rockwell Collins, Inc. | GPS multipath mitigation using a multi-element antenna array |
| US6414616B1 (en) * | 2000-06-22 | 2002-07-02 | Analog Devices, Inc. | Architecture for voltage scaling DAC |
| US6567026B1 (en) | 2000-06-22 | 2003-05-20 | Analog Devices, Inc. | Voltage scaling digital-to- analog converter with impedance strings |
| KR100384787B1 (ko) * | 2000-07-20 | 2003-05-22 | 주식회사 하이닉스반도체 | 디지털-아날로그 변환기 |
| US6697922B2 (en) * | 2001-06-13 | 2004-02-24 | Microchip Technology Incorporated | Apparatus for transferring data from a memory unit to a digitally switched potentiometer using a microcontroller |
| US6710731B1 (en) * | 2001-09-10 | 2004-03-23 | Summit Microelectronics, Inc. | Apparatus and method for a digital to analog converter architecture |
| US6788042B2 (en) * | 2001-11-20 | 2004-09-07 | Winbond Electronics Corporation | Variable impedance network for an integrated circuit potentiometer |
| US6771053B2 (en) * | 2002-02-20 | 2004-08-03 | Catalyst Semiconductor, Inc. | Buffered configurable nonvolatile programmable digital potentiometer |
| JP4002147B2 (ja) * | 2002-07-24 | 2007-10-31 | 沖電気工業株式会社 | ディジタル／アナログ変換回路 |
| US6885328B1 (en) | 2003-08-15 | 2005-04-26 | Analog Devices, Inc. | Digitally-switched impedance with multiple-stage segmented string architecture |
| US7012555B2 (en) * | 2003-09-10 | 2006-03-14 | Catalyst Semiconductor, Inc. | Digital potentiometer including at least one bulk impedance device |
| US7345611B2 (en) * | 2003-09-10 | 2008-03-18 | Catalyst Semiconductor, Inc. | Digital potentiometer including plural bulk impedance devices |
| US7043386B2 (en) * | 2004-03-26 | 2006-05-09 | Honeywell International Inc | Potentiometer providing a high resolution |
| US6914547B1 (en) * | 2004-05-04 | 2005-07-05 | Analog Devices, Inc. | Triple resistor string DAC architecture |
| US7042380B2 (en) * | 2004-06-02 | 2006-05-09 | Catalyst Semiconductor, Inc. | Digital potentiometer with resistor binary weighting decoding |
| JP4397291B2 (ja) * | 2004-06-29 | 2010-01-13 | Ｏｋｉセミコンダクタ株式会社 | 表示装置の駆動回路、及び表示装置の駆動方法 |
| US7396973B1 (en) * | 2005-02-02 | 2008-07-08 | Winter George R | Simulated moving bed adsorptive separation process for handling multiple feedstocks |
| JP2006303813A (ja) * | 2005-04-19 | 2006-11-02 | Nec Electronics Corp | アナログデジタル変換回路及びリファレンス回路 |
| TWI258267B (en) * | 2005-05-20 | 2006-07-11 | Wan-Ru Lin | Digital/analog converter using low-bit signal to control |
| US7468686B2 (en) * | 2007-02-06 | 2008-12-23 | Linear Technology Corporation | Systems and methods for providing compact digitally controlled trim of multi-segment circuits |
| US7602327B2 (en) * | 2007-05-08 | 2009-10-13 | Telefonaktiebolaget Lm Ericsson (Publ) | Digitally controllable on-chip resistors and methods |
| KR100956870B1 (ko) * | 2009-08-31 | 2010-05-11 | 백은미 | 디지털 포텐셔미터를 이용한 가상 터치스크린 패널의 구현 방법 및 구현 모듈 |
| US7956786B2 (en) * | 2009-10-30 | 2011-06-07 | Analog Devices, Inc. | Digital-to-analogue converter |
| CN107764178B (zh) * | 2017-11-06 | 2020-08-11 | 武汉航空仪表有限责任公司 | 一种线绕电位计线性度调试方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5495245A (en) * | 1994-04-26 | 1996-02-27 | Analog Devices, Inc. | Digital-to-analog converter with segmented resistor string |
| US5554986A (en) * | 1994-05-03 | 1996-09-10 | Unitrode Corporation | Digital to analog coverter having multiple resistor ladder stages |
| US5764174A (en) * | 1996-05-14 | 1998-06-09 | Analog Devices, Inc. | Switch architecture for R/2R digital to analog converters |
| US6037889A (en) * | 1998-03-02 | 2000-03-14 | Hewlett-Packard Company | Method to enhance the speed and improve the integral non-linearity matching of multiple parallel connected resistor string based digital-to-analog converters |
| US6246351B1 (en) * | 1999-10-07 | 2001-06-12 | Burr-Brown Corporation | LSB interpolation circuit and method for segmented digital-to-analog converter |
| US6433717B1 (en) * | 2000-05-31 | 2002-08-13 | Cygnal Integrated Products, Inc. | D/A resistor strings with cross coupling switches |
| GB0108656D0 (en) * | 2001-04-06 | 2001-05-30 | Koninkl Philips Electronics Nv | Digital to analogue converter |
-
2000
- 2000-01-26 US US09/491,842 patent/US6201491B1/en not_active Expired - Lifetime
-
2001
- 2001-01-15 EP EP01100847A patent/EP1130783A3/en not_active Withdrawn
- 2001-01-25 JP JP2001017697A patent/JP2001244816A/ja not_active Withdrawn
- 2001-01-26 CN CN01111330A patent/CN1312616A/zh active Pending
- 2001-01-26 KR KR1020010003762A patent/KR20010078087A/ko not_active Application Discontinuation
- 2001-02-05 TW TW090101480A patent/TW507425B/zh not_active IP Right Cessation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008506218A (ja) * | 2004-07-06 | 2008-02-28 | ケネット・インコーポレーテッド | 電圧ランダムアクセスメモリ（ｖｒａｍ） |
| CN103081034A (zh) * | 2010-08-23 | 2013-05-01 | 美国亚德诺半导体公司 | 具有两个电阻性臂上的独立控制的数字电位计 |
| CN103081034B (zh) * | 2010-08-23 | 2017-02-08 | 美国亚德诺半导体公司 | 具有两个电阻性臂上的独立控制的数字电位计 |
| JP2017085660A (ja) * | 2013-03-15 | 2017-05-18 | クアルコム，インコーポレイテッド | 双対ストリングデジタルアナログコンバータ（ｄａｃ）、ならびに関連する回路、システムおよび方法 |
| JP2017515419A (ja) * | 2014-05-06 | 2017-06-08 | テキサス インスツルメンツ インコーポレイテッド | デジタル・アナログコンバータ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010078087A (ko) | 2001-08-20 |
| TW507425B (en) | 2002-10-21 |
| CN1312616A (zh) | 2001-09-12 |
| EP1130783A2 (en) | 2001-09-05 |
| EP1130783A3 (en) | 2003-07-09 |
| US6201491B1 (en) | 2001-03-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001244816A (ja) | 改善された線形性および整定時間を有するデジタルにスイッチングされる電位差計 | |
| US5495245A (en) | Digital-to-analog converter with segmented resistor string | |
| US5831566A (en) | Low voltage digital-to-analog converter | |
| US5243347A (en) | Monotonic current/resistor digital-to-analog converter and method of operation | |
| US6384762B2 (en) | Digitally switched impedance having improved linearity and settling time | |
| US7061421B1 (en) | Flash ADC with variable LSB | |
| US7501970B2 (en) | Digital to analog converter architecture and method having low switch count and small output impedance | |
| US6703956B1 (en) | Technique for improved linearity of high-precision, low-current digital-to-analog converters | |
| EP2019490B1 (en) | Segmented circuitry | |
| US6714151B2 (en) | A/D converter | |
| US7511465B2 (en) | Digital pulse width modulated power supply with variable LSB | |
| US5999115A (en) | Segmented DAC using PMOS and NMOS switches for improved span | |
| EP1257060B1 (en) | Digital-to-analogue converter using an array of current sources | |
| US7372387B2 (en) | Digital-to-analog converter with triode region transistors in resistor/switch network | |
| US6567026B1 (en) | Voltage scaling digital-to- analog converter with impedance strings | |
| US6297759B1 (en) | Digital-to-analog converter with high-speed output | |
| US6885328B1 (en) | Digitally-switched impedance with multiple-stage segmented string architecture | |
| US6778122B2 (en) | Resistor string digital to analog converter with differential outputs and reduced switch count | |
| CN111801894A (zh) | 数模转换器*** | |
| JPH0377430A (ja) | Ｄ／ａコンバータ | |
| KR960013048B1 (ko) | 디지탈/아날로그 변환기의 오차 보상회로 | |
| US6107949A (en) | Flash analog-to-digital converter with matrix-switched comparators | |
| KR20010016922A (ko) | 고속 스위칭 가능하고 정밀하게 전압 변환 가능한 디지털 아날로그 변환기 | |
| US20050219093A1 (en) | Method and apparatus for combining outputs of multiple dacs for increased bit resolution | |
| JP3984517B2 (ja) | Ａｄ変換器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080401 |