JPH04135323A - ディジタルアナログ変換回路 - Google Patents
ディジタルアナログ変換回路Info
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- JPH04135323A JPH04135323A JP2259440A JP25944090A JPH04135323A JP H04135323 A JPH04135323 A JP H04135323A JP 2259440 A JP2259440 A JP 2259440A JP 25944090 A JP25944090 A JP 25944090A JP H04135323 A JPH04135323 A JP H04135323A
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- 238000006243 chemical reaction Methods 0.000 claims description 23
- 238000005265 energy consumption Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
- H03M1/687—Segmented, i.e. the more significant bit converter being of the unary decoded type and the less significant bit converter being of the binary weighted type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタルアナログ変換回路に利用する。
本発明は、特に、アクティブマトリクス型表示パネルの
表示駆動回路用のディジタルアナログ変換回路に利用す
る。
表示駆動回路用のディジタルアナログ変換回路に利用す
る。
本発明は、複数の基＄電圧を供給する基準電圧供給手段
を備えたディジタルアナログ変換回路において、 入力信号に従って複数の基準電圧のうちから任意に二つ
の基準電圧を選択取り出して、これら側基準電圧間の電
圧を分割出力するようにすることにより、 精度の高い出力電圧を、簡単にかつ低消費電力で出力で
きるようにしたものである。
を備えたディジタルアナログ変換回路において、 入力信号に従って複数の基準電圧のうちから任意に二つ
の基準電圧を選択取り出して、これら側基準電圧間の電
圧を分割出力するようにすることにより、 精度の高い出力電圧を、簡単にかつ低消費電力で出力で
きるようにしたものである。
従来、この種のディジタル人力−アナログ出力型の表示
駆動回路としては、第４図、第５図および第６図に示す
ような回路がある。
駆動回路としては、第４図、第５図および第６図に示す
ような回路がある。
第４図の回路は、７ビツト入力信号をまず７ビツトのデ
ィジタルアナログ変換器（ＤＡ変換器）４３によりアナ
ログ信号に変換し、選択用シフトレジスタ４１内を走る
サンプルパルスのタイミングで、このアナログ信号を、
順次サンプルホールド回路列４２内の各サンプルホール
ド回路にサンプルホールドしていく方式である。
ィジタルアナログ変換器（ＤＡ変換器）４３によりアナ
ログ信号に変換し、選択用シフトレジスタ４１内を走る
サンプルパルスのタイミングで、このアナログ信号を、
順次サンプルホールド回路列４２内の各サンプルホール
ド回路にサンプルホールドしていく方式である。
また、第５図の回路は、６４個の７ビツトラツチを含む
７ビツトラツチ列４４に、７ビツトのディジタルデータ
を入力し、それら各データと、７ビツトのインクリメン
トカウンタ４７の出力とを、マグニチュードコンパレー
タ列４５で比較することにより、各サンプルホールド回
路の制御信号をＰＷＭ波形とし、ランプ波発生器４６か
らのランプ波出力をそのＰＷＭ波形でサンプルホールド
することで、ディジタル入力データに対応したアナログ
出力を得る方式である。
７ビツトラツチ列４４に、７ビツトのディジタルデータ
を入力し、それら各データと、７ビツトのインクリメン
トカウンタ４７の出力とを、マグニチュードコンパレー
タ列４５で比較することにより、各サンプルホールド回
路の制御信号をＰＷＭ波形とし、ランプ波発生器４６か
らのランプ波出力をそのＰＷＭ波形でサンプルホールド
することで、ディジタル入力データに対応したアナログ
出力を得る方式である。
次に、第６図の回路は、各出力ごとにディジタルアナロ
グ変換器をＤＡ変換出力回路列４８内にもち、７ビツト
ラツチ列４４からのディジタルに従い、ディジタル信号
をアナログ信号に変換後出力する方式である。
グ変換器をＤＡ変換出力回路列４８内にもち、７ビツト
ラツチ列４４からのディジタルに従い、ディジタル信号
をアナログ信号に変換後出力する方式である。
前述した従来の表示駆動回路では、出力部にサンプルホ
ールド回路を使用しているために、サンプルホールド回
路のオフセット電圧、サンプルホールドスイッチの動作
時の雑音等の影響をうけ、出力の精度が制限される。特
に、このような出力電圧精度に敏感なアクティブマトリ
クス型液晶パネルでは、出力電圧ばらつきが５０〜１０
０ｍＶ存在すると、パネル上に縞模様が発生する等の問
題が生じる。
ールド回路を使用しているために、サンプルホールド回
路のオフセット電圧、サンプルホールドスイッチの動作
時の雑音等の影響をうけ、出力の精度が制限される。特
に、このような出力電圧精度に敏感なアクティブマトリ
クス型液晶パネルでは、出力電圧ばらつきが５０〜１０
０ｍＶ存在すると、パネル上に縞模様が発生する等の問
題が生じる。
また、各出力ごとに高精度７ビツトのディジタルアナロ
グ変換器をもつ方式は、面積も大きくなり、精度的にも
困難である。
グ変換器をもつ方式は、面積も大きくなり、精度的にも
困難である。
さらに、液晶パネルの駆動電圧は１０〜２０Ｖ必要であ
り、このためディジタルアナログ変換回路の消費電力が
大きくなる問題がある。
り、このためディジタルアナログ変換回路の消費電力が
大きくなる問題がある。
すなわち、従来のディジタルアナログ変換回路では、表
示駆動用としての要求を満足させることができない課題
がある。
示駆動用としての要求を満足させることができない課題
がある。
本発明の目的は、この課題を解消することにより、表示
駆動用としての要求を十分に満足させることができるデ
ィジタルアナログ変換回路を提供することにある。
駆動用としての要求を十分に満足させることができるデ
ィジタルアナログ変換回路を提供することにある。
本発明は、複数の基準電圧を供給する基準電圧供給手段
を備えたディジタルアナログ変換回路において、複数ビ
ットの第一の入力信号に従い前記複数の基準電圧のうち
の二つを選択する基準電圧選択手段と、この選択された
二つの基準電圧の間の電圧を複数ビットの第二の入力信
号に従い複数の電圧に分割して出力する変換手段とを備
えたことを特徴とする。
を備えたディジタルアナログ変換回路において、複数ビ
ットの第一の入力信号に従い前記複数の基準電圧のうち
の二つを選択する基準電圧選択手段と、この選択された
二つの基準電圧の間の電圧を複数ビットの第二の入力信
号に従い複数の電圧に分割して出力する変換手段とを備
えたことを特徴とする。
また、本発明は、前記基準電圧選択手段は、前記複数の
基準電圧のうちから複数の制御信号により二つの基準電
圧を選択出力する第一の切換スイッチ部と、前記第一の
入力信号をデコードし前記制御信号を出力するデコーダ
とを含むことができる。
基準電圧のうちから複数の制御信号により二つの基準電
圧を選択出力する第一の切換スイッチ部と、前記第一の
入力信号をデコードし前記制御信号を出力するデコーダ
とを含むことができる。
また、本発明は、前記基準電圧供給手段は、三つの基準
電圧を出力する構成であり、前記基準電圧選択手段は、
この三つの基準電圧のうちから二つの制御信号により二
つの基準電圧を選択出力する切換スイッチ部と、前記第
一の入力信号の代わりに人力される切換信号およびその
反転信号を前記二つの制御信号とする手段とを含むこと
ができる。
電圧を出力する構成であり、前記基準電圧選択手段は、
この三つの基準電圧のうちから二つの制御信号により二
つの基準電圧を選択出力する切換スイッチ部と、前記第
一の入力信号の代わりに人力される切換信号およびその
反転信号を前記二つの制御信号とする手段とを含むこと
ができる。
基準電圧選択手段は、複数ビットの第一の入力信号をデ
コードして得られる複数の制御信号により、複数の基準
電圧のうちから任意の二つを選択し、変換手段は、この
選択された二つの基準電圧間の電圧を複数レベルに分割
出力する。
コードして得られる複数の制御信号により、複数の基準
電圧のうちから任意の二つを選択し、変換手段は、この
選択された二つの基準電圧間の電圧を複数レベルに分割
出力する。
従って、ディジタルアナログ変換回路は、二つの基準電
圧間の電圧を分割するものであればよく、例えば、４ビ
ツトの規模の小さなものでよくなり、低消費電力で、高
精度の出力を得ることが可能となる。
圧間の電圧を分割するものであればよく、例えば、４ビ
ツトの規模の小さなものでよくなり、低消費電力で、高
精度の出力を得ることが可能となる。
また、基準電圧選択手段は、切換スイッチ部と複数ビッ
トの入力信号をデコードして複数の制御信号を得るデコ
ーダとで簡単に構成できる。
トの入力信号をデコードして複数の制御信号を得るデコ
ーダとで簡単に構成できる。
さらに、二階網の出力が得られればよい表示駆動回路用
の場合には、基準電圧発生手段としては三つの基準電圧
を供給できるものとし、基準電圧選択手段は、これら三
つの基準電圧のうちから二つの基準電圧を切換信号によ
り選択できるように、より簡単に構成することができる
。
の場合には、基準電圧発生手段としては三つの基準電圧
を供給できるものとし、基準電圧選択手段は、これら三
つの基準電圧のうちから二つの基準電圧を切換信号によ
り選択できるように、より簡単に構成することができる
。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例を示すブロック構成図で、
表示駆動用のものである。
表示駆動用のものである。
本第−実施例は、複数の抵抗および差動増幅器で構成さ
れ、最高レベルの基準電圧ＶＲＩｌと最低レベルの基準
電圧ＶＲＬとを含み９個の基準電圧を供給する基準電圧
供給手段としての基準電源１０を備えたディジタルアナ
ログ変換回路において、本発明の特徴とするところの、
３ビツトの第一の入力信号（Ａ−Ｃ）に従い９個の基準
電圧のうちの二つの基準電圧、１およびＶＢ２を選択す
る基準電圧選択手段としての、ＭＯＳ）ランジスク対か
らなる８個のスイッチを含む切換スイッチ部２２と、入
力信号（Ａ−Ｃ）を人力し８個の制御信号（１〜８）を
出力するデコーダ２１と、と、この選択された二つの基
準電圧の間の電圧を４ビツトの第二の入力信号（Ｄ−Ｇ
）に従い１６の電圧に分割して出力する変換手段として
の４ビツトのディジタルアナログ（ＤＡ）変換器２３と
を備えている。ここで、デコーダ２Ｌ切換スイツチ部２
２およびディジタルアナログ変換器２３とは一つの変換
部２０を構成し、出力ＯＵＴ、〜○Ｕ Ｔ ６４をそれ
ぞれ出力する６４個の変換部２０が接続される。
れ、最高レベルの基準電圧ＶＲＩｌと最低レベルの基準
電圧ＶＲＬとを含み９個の基準電圧を供給する基準電圧
供給手段としての基準電源１０を備えたディジタルアナ
ログ変換回路において、本発明の特徴とするところの、
３ビツトの第一の入力信号（Ａ−Ｃ）に従い９個の基準
電圧のうちの二つの基準電圧、１およびＶＢ２を選択す
る基準電圧選択手段としての、ＭＯＳ）ランジスク対か
らなる８個のスイッチを含む切換スイッチ部２２と、入
力信号（Ａ−Ｃ）を人力し８個の制御信号（１〜８）を
出力するデコーダ２１と、と、この選択された二つの基
準電圧の間の電圧を４ビツトの第二の入力信号（Ｄ−Ｇ
）に従い１６の電圧に分割して出力する変換手段として
の４ビツトのディジタルアナログ（ＤＡ）変換器２３と
を備えている。ここで、デコーダ２Ｌ切換スイツチ部２
２およびディジタルアナログ変換器２３とは一つの変換
部２０を構成し、出力ＯＵＴ、〜○Ｕ Ｔ ６４をそれ
ぞれ出力する６４個の変換部２０が接続される。
次に、本第−実施例の動作について第２図（ａ）および
（ｂ）に示すタイミングチャートを参照して説明する。
（ｂ）に示すタイミングチャートを参照して説明する。
９レベルの基準電源１０の出力が、３人力８出力のデコ
ーダ２１により制御される切換スイッチ部２２により選
択され、４ビツトのディジタルアナログ変換器２３に供
給される。
ーダ２１により制御される切換スイッチ部２２により選
択され、４ビツトのディジタルアナログ変換器２３に供
給される。
デコーダ２１およびディジタルアナログ変換器２３の入
力信号は、表示駆動回路全体から見ると、第６図に示す
ようにデータ信号として送られ、６４個の７ビツトラツ
チを含もゾビットラッチ列にラッチされた７ビツトのデ
ィジタル信号（Ａ−Ｇ）である。
力信号は、表示駆動回路全体から見ると、第６図に示す
ようにデータ信号として送られ、６４個の７ビツトラツ
チを含もゾビットラッチ列にラッチされた７ビツトのデ
ィジタル信号（Ａ−Ｇ）である。
７ビツトのディジタルな入力信号（Ａ−Ｇ）のうち、上
位３ビツトの入力信号（Ａ−Ｃ）がデコーダ２１に入力
されると、その出力である制御信号（１〜８）により切
換スイッチ部２２内の８個のスイッチのうち一つの対が
選択され、「オン」状態となり、４ビツトのディジタル
アナログ変換器２３に二つの基準電圧Ｖ ＲｌおよびＶ
Ｂ２が供給される。
位３ビツトの入力信号（Ａ−Ｃ）がデコーダ２１に入力
されると、その出力である制御信号（１〜８）により切
換スイッチ部２２内の８個のスイッチのうち一つの対が
選択され、「オン」状態となり、４ビツトのディジタル
アナログ変換器２３に二つの基準電圧Ｖ ＲｌおよびＶ
Ｂ２が供給される。
ディジタルアナログ変換器２３では、供給された二つの
基準電圧ＶＲＩおよびＶＢ２をそれぞれ最高電位および
最低電位として、７ビツトの入力信号のうち下位４ビツ
トの入力信号（Ｄ−Ｇ）に従い、１６レベルのアナログ
（ｉ号を出力する。
基準電圧ＶＲＩおよびＶＢ２をそれぞれ最高電位および
最低電位として、７ビツトの入力信号のうち下位４ビツ
トの入力信号（Ｄ−Ｇ）に従い、１６レベルのアナログ
（ｉ号を出力する。
第２図（ａ）および（ｂ）は７ビツトの入力信号（Ａ〜
Ｇ）の変化に対する出力電圧の変化を示したタイミング
チャートである。７ビツト入力信号（Ａ〜Ｇ）のうち、
上位３ビツトの入力信号（Ａ−Ｃ）により基準電源が選
択され、ディジタルアナログ変換器２３へ基準電圧ＶＲ
ＩおよびＶＢ２が供給され、これらの供給された基準電
圧Ｖ ＲｌおよびＶＢ２に従い、ディジタルアナログ変
換器２３に人力される下位４ビツトの入力信号（Ｄ−Ｇ
）により出力電圧が決まる。
Ｇ）の変化に対する出力電圧の変化を示したタイミング
チャートである。７ビツト入力信号（Ａ〜Ｇ）のうち、
上位３ビツトの入力信号（Ａ−Ｃ）により基準電源が選
択され、ディジタルアナログ変換器２３へ基準電圧ＶＲ
ＩおよびＶＢ２が供給され、これらの供給された基準電
圧Ｖ ＲｌおよびＶＢ２に従い、ディジタルアナログ変
換器２３に人力される下位４ビツトの入力信号（Ｄ−Ｇ
）により出力電圧が決まる。
すなわち、第２図（ａ）および（ｂ）において、最初の
フレームにおいては、入力信号（Ａ−Ｇ）はともに「０
」であり、ＶＲｌ−ルベル、ならびにＶ□２＝Ｖ５．レ
ベルが選択され、出力電圧はＶ Ｓ Ｓとなる。
フレームにおいては、入力信号（Ａ−Ｇ）はともに「０
」であり、ＶＲｌ−ルベル、ならびにＶ□２＝Ｖ５．レ
ベルが選択され、出力電圧はＶ Ｓ Ｓとなる。
次のフレームでは、入力信号（Ａ＝ａ＞は全て「１」で
あり、ＶＲＩ ＝ ＶＤｎレベル、ならびにＶＲ２７レ
ベルが選択され、出力電圧はＶＤＤとなる。そして、さ
らにその次のフレームでは、入力信号Ａ１Ｂ、ＣはＩ、
ＯＳＯであり、入力信号り、Ｅ、Ｆ。
あり、ＶＲＩ ＝ ＶＤｎレベル、ならびにＶＲ２７レ
ベルが選択され、出力電圧はＶＤＤとなる。そして、さ
らにその次のフレームでは、入力信号Ａ１Ｂ、ＣはＩ、
ＯＳＯであり、入力信号り、Ｅ、Ｆ。
Ｇは１．０．０．０であり、ＶＲＩ−５レベノベＶＲ２
＝４レベルが選択され、出力電圧は基準電圧の５レベル
と４レベルの中間の値となる。
＝４レベルが選択され、出力電圧は基準電圧の５レベル
と４レベルの中間の値となる。
以上、説明したように、本箱−実施例によると、第４図
および第５図の従来例のように、サンプルホールド回路
を用いずに、かつ第６図の従来例の表示駆動回路として
、７ビツトのディジタルアナログ変換器を６４個設けた
ＤＡ変換出力回路列４８は、４ビツトのディジタルアナ
ログ変換回路を主体として構成することができ、回路の
簡素化および消費電力の低減とともに、出力の高精度化
を図ることができる。
および第５図の従来例のように、サンプルホールド回路
を用いずに、かつ第６図の従来例の表示駆動回路として
、７ビツトのディジタルアナログ変換器を６４個設けた
ＤＡ変換出力回路列４８は、４ビツトのディジタルアナ
ログ変換回路を主体として構成することができ、回路の
簡素化および消費電力の低減とともに、出力の高精度化
を図ることができる。
第３図は本発明の第二実施例を示すブロック構成図であ
る。
る。
特に、液晶パネルの場合、１フレームごとまたは１画面
ごとに駆動信号の極性反転を行うが、この場合全ての出
力信号が中間電位よりも高いか低いかとなるので、基準
電源の切り換え信号を１ビツト分は各出力ごとではなく
、全出カー括の信号とすることができる。
ごとに駆動信号の極性反転を行うが、この場合全ての出
力信号が中間電位よりも高いか低いかとなるので、基準
電源の切り換え信号を１ビツト分は各出力ごとではなく
、全出カー括の信号とすることができる。
本第二実施例は、極性反転を前提として、基準電源の中
間電位より上側１５レベル、下側１６レベルずつの階調
をもつディジタルアナログ変換回路の例を示したもので
ある。このようにするこきで、ディジタルアナログ変換
回路の構成が簡単になるとともに、表示駆動回路におい
て、１ビツト分のラッチ回路を省くことができる利点が
ある。
間電位より上側１５レベル、下側１６レベルずつの階調
をもつディジタルアナログ変換回路の例を示したもので
ある。このようにするこきで、ディジタルアナログ変換
回路の構成が簡単になるとともに、表示駆動回路におい
て、１ビツト分のラッチ回路を省くことができる利点が
ある。
すなわち、本第二実施例は、本発明の特徴とするところ
の、基準電源供給手段としての、三つの基準電圧を供給
する基準電源１０ａと、基準電圧選択手段としての、切
換スイッチ部２２ａ１および切換信号９およびその反転
信号を制御信号とする反転回路３０と、入力信号（Ｄ−
Ｇ）を人力とする４ビツトのディジタルアナログ（ＤＡ
）変換器２３とを備えている。
の、基準電源供給手段としての、三つの基準電圧を供給
する基準電源１０ａと、基準電圧選択手段としての、切
換スイッチ部２２ａ１および切換信号９およびその反転
信号を制御信号とする反転回路３０と、入力信号（Ｄ−
Ｇ）を人力とする４ビツトのディジタルアナログ（ＤＡ
）変換器２３とを備えている。
な右、以上の説明においては、特に、表示駆動用への応
用について述べたけれども、本発明のディジタルアナロ
グ変換回路は、他の分野にも同様に応用することができ
る。
用について述べたけれども、本発明のディジタルアナロ
グ変換回路は、他の分野にも同様に応用することができ
る。
以上説明したように、本発明のディジタルアナログ変換
回路を、例えば表示駆動回路に適用すれば、従来のサン
プルホールド回路を使用してアナログ信号をサンプルホ
ールドしてから出力するのに比べ、高精度な出力電圧レ
ベルを実現でき、また、従来の高精度７ビツトのディジ
タルアナログ変換器を各出力にもつのに比べ、面積的に
有利であり、さらに、二つの基準電源間の狭い電圧をデ
ィジタルアナログ変換するため、消費電力が小さくなる
など、その効果は大である。
回路を、例えば表示駆動回路に適用すれば、従来のサン
プルホールド回路を使用してアナログ信号をサンプルホ
ールドしてから出力するのに比べ、高精度な出力電圧レ
ベルを実現でき、また、従来の高精度７ビツトのディジ
タルアナログ変換器を各出力にもつのに比べ、面積的に
有利であり、さらに、二つの基準電源間の狭い電圧をデ
ィジタルアナログ変換するため、消費電力が小さくなる
など、その効果は大である。
第１図は本発明の第一実施例を示すブロック構成図。
第２図（ａ）および（ハ）はその動作を示すタイミング
チャート。 第３図は本発明の第二実施例を示すブロック構成図。 第４図は従来例の表示駆動回路を示すブロック構成図。 第５図は従来例の表示駆動回路を示すブロック構成図。 第６図は従来例の表示駆動回路を示すブロック構成図。 １〜訃・・制御信号、９・・・切換信号、１０．１０ａ
・・・基準電源、２０．２０ａ・・・変換部、２１・・
・デコーダ、２２．２２ａ・・・切換スイッチ部、２３
．４３・・・ディジタルアナログ変換器（ＤＡ変換器）
、３０・・・反転回路、４１・・・選択用シフトレジス
タ、４２・・・サンプルホールド回路列、４４・・・７
ビツトラツチ列、４５・・・マグニチュードコンパレー
タ列、４６・・・ランプ波発生器、４７・・・インクリ
メントカウンタ、４８・・・ＤＡ変換出力回路列、Ａ−
Ｇ・・・入力信号、ＯＵ Ｔ ｌ 〜○ＵＴ６４・・・
出力、ＶＲＩ、ＶＨ２、ＶＲＨ％ Ｖｔｕ、−基準電圧
。
チャート。 第３図は本発明の第二実施例を示すブロック構成図。 第４図は従来例の表示駆動回路を示すブロック構成図。 第５図は従来例の表示駆動回路を示すブロック構成図。 第６図は従来例の表示駆動回路を示すブロック構成図。 １〜訃・・制御信号、９・・・切換信号、１０．１０ａ
・・・基準電源、２０．２０ａ・・・変換部、２１・・
・デコーダ、２２．２２ａ・・・切換スイッチ部、２３
．４３・・・ディジタルアナログ変換器（ＤＡ変換器）
、３０・・・反転回路、４１・・・選択用シフトレジス
タ、４２・・・サンプルホールド回路列、４４・・・７
ビツトラツチ列、４５・・・マグニチュードコンパレー
タ列、４６・・・ランプ波発生器、４７・・・インクリ
メントカウンタ、４８・・・ＤＡ変換出力回路列、Ａ−
Ｇ・・・入力信号、ＯＵ Ｔ ｌ 〜○ＵＴ６４・・・
出力、ＶＲＩ、ＶＨ２、ＶＲＨ％ Ｖｔｕ、−基準電圧
。
Claims (1)
- 【特許請求の範囲】 １、複数の基準電圧を供給する基準電圧供給手段を備え
たディジタルアナログ変換回路において、複数ビットの
第一の入力信号に従い前記複数の基準電圧のうちの二つ
を選択する基準電圧選択手段と、 この選択された二つの基準電圧の間の電圧を複数ビット
の第二の入力信号に従い複数の電圧に分割して出力する
変換手段と を備えたことを特徴とするディジタルアナログ変換回路
。 ２、前記基準電圧選択手段は、前記複数の基準電圧のう
ちから複数の制御信号により二つの基準電圧を選択出力
する第一の切換スイッチ部と、前記第一の入力信号をデ
コードし前記制御信号を出力するデコーダとを含む請求
項１に記載のディジタルアナログ変換回路。３、前記基
準電圧供給手段は、三つの基準電圧を出力する構成であ
り、 前記基準電圧選択手段は、この三つの基準電圧のうちか
ら二つの制御信号により二つの基準電圧を選択出力する
切換スイッチ部と、前記第一の入力信号の代わりに入力
される切換信号およびその反転信号を前記二つの制御信
号とする手段とを含む請求項１に記載のディジタルアナ
ログ変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2259440A JPH04135323A (ja) | 1990-09-27 | 1990-09-27 | ディジタルアナログ変換回路 |
| US07/766,715 US5191333A (en) | 1990-09-27 | 1991-09-27 | Two stage digital to analog connecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2259440A JPH04135323A (ja) | 1990-09-27 | 1990-09-27 | ディジタルアナログ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04135323A true JPH04135323A (ja) | 1992-05-08 |
Family
ID=17334120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2259440A Pending JPH04135323A (ja) | 1990-09-27 | 1990-09-27 | ディジタルアナログ変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5191333A (ja) |
| JP (1) | JPH04135323A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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