JP3828667B2 - デジタル/アナログ変換器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、一般的に、デジタル/アナログ変換器(DAC)に関し、更に特定すれば、集積回路の製造に適した抵抗列型DAC(resistor string type DAC)に関するものである。
【0002】
【従来の技術】
当技術分野では周知のように、DACは、Nビットのデジタル・ワードを対応するアナログ信号に変換するために、広範囲にわたる種々の用途において用いられている。かかるDACの1つに、実質的に同じ抵抗値を有し基準電圧間に直列接続された2N個のレジスタの列を含むものがある。これによって、抵抗列は、列内の抵抗間で基準電圧を分圧する。これらの抵抗の1つにおける電圧を出力に結合するスイッチング・ネットワークが備えられ、変換電圧を生成する。かかるDACは、Nが比較的小さな用途には適しているが、Nが大きくなると、例えば、Nが約12となると、4,096個の抵抗、4,096個のスイッチ、および4,096本の制御線が必要となるため、比較的多数のエレメントを集積回路チップ上に製造する結果となる。
【0003】
エレメントの数を減らすために提案された技法の1つに、区分変換器(segmented converter)を用いるものがある。区分変換器では、第1段が、Nビット・デジタル・ワードの上位側ビット群を変換するために抵抗列を用い、第2段が残りの下位側ビットをデコードする。この一般的な形式の非線形変換器が、"Non-liner Functions from D/A Converters"(D/A変換器からの非線形関数)(Electronic Engineering 1971)と題するGryzbowski et al. (グリズボウスキら)の論文の第48ないし51ページに示されている。この論文に開示されている変換器は、リレー・スイッチングを伴う動作のために設計されており、最新の半導体技術向けに改造することは容易でない。別の区分変換器が、1976年12月に発行された、Susset(サセット)という発明者の米国特許第3,997,892号に記載されている。米国特許第3,997,892号に記載されている区分変換器は、第1段および第2段双方に抵抗列を含み、バッファ増幅器が当該段間に備えられ、第2段の抵抗列が第1段抵抗列に負荷を与えるのを防止している。
【0004】
更に別の形式の区分変換器が、1982年7月6日に発行された、Michael G. Tuthill(マイケルG.タシル)という発明者の米国特許第4,338,591号に記載されている。尚、この特許は、本願と同じ譲受人に譲渡されている。ここでは、抵抗列を第1段に用い、R−2R DACを第2段に用い、更に第1段および第2段間にバッファ増幅器を用いて、第2段による第1段への負荷の影響を減らしている。第1の抵抗列内の抵抗から選択された1つの間に生成された電圧を、バッファ増幅器を介して、第2の抵抗列間に供給する。
【0005】
第3の形式の区分DACが、1996年2月27日に発行された、James J. Ashe(ジェームスJ.アッシュ)という発明者の米国特許第5,495,245号に記載されている。この特許も、本願と同じ譲渡人に譲渡されている。これに記載されているDACは、1対の第1段抵抗列を含み、これらが第1のスイッチング・ネットワークを介して第2の抵抗列に結合されている。この1対の抵抗列に1対の基準電圧が結合されている。第1のスイッチング・ネットワークは、1対の第1段抵抗列の一方における抵抗から選択された1つにおいて生成された電圧、および1対の第1抵抗列の他方における抵抗から選択された1つにおいて生成された電圧が、第2段の抵抗列間に結合されるように動作する。第2のスイッチング・ネットワークが、第2の抵抗列における抵抗から選択された1つにおける出力を、DACの出力に結合する。バッファ増幅器は、第1段の抵抗列と第2段の抵抗列との間には含まれていない。2種類の構成が記載されている。一方の構成では、第1のスイッチング・ネットワークがMSBに応答し、第2のスイッチング・ネットワークがLSBに応答する。他方の構成では、第1のスイッチング・ネットワークがLSBに応答し、第2のスイッチング・ネットワークがMSBに応答する。前者の構成では、1対の抵抗列内の各抵抗が2NRの値を有し、ここでRは、第2の抵抗列における2N/2個の抵抗各々の抵抗値である。後者の構成では、第2の抵抗列内の各抵抗が2N/2Rの値を有し、ここでRは、1対の第1の抵抗列内の各抵抗の抵抗値である。双方の構成において、1対の基準電圧間を通過する電流全体が、抵抗を通過する。
【0006】
【発明が解決しようとする課題】
したがって、かかる構成は多くの用途において有用であるが、第1および第2の対の抵抗列双方に比較的多数の抵抗が必要であるので、その製造のためには比較的大きなチップ表面積が必要となる。
【0007】
【課題を解決するための手段】
本発明によれば、1対の抵抗列を有するデジタル/アナログ変換器を提供する。これらの内第1の抵抗列は、電圧源間を結合するように構成されている。第1の抵抗列内の抵抗は、電圧源からそれらに供給される電流に応答して、電圧を生成する。第2の抵抗列は、実質的に抵抗値が等しい複数のm個の抵抗のみを有し、これらは1対の第2の抵抗列の入力端子間に直列に結合されている。ここで、mは奇数の整数である。第1のスイッチング・ネットワークは、第2抵抗列の入力端子に接続された、1対のスイッチ出力端子を有する。第1のスイッチング・ネットワークは、第1の抵抗列内の抵抗から選択された1つの端子を、1対のスイッチ出力端子に結合するように構成されている。第2の抵抗列内の抵抗は、第1のスイッチング・ネットワークを介して、第1の抵抗列と第2の抵抗列間を通過する電流に応答して、電圧を生成する。第2のスイッチング・ネットワークは、第2の抵抗列内の抵抗から選択された1つの端子に生成された電圧から選択された1つを、変換器の出力に結合するように構成されている。第2の抵抗列間の抵抗値は、第1の抵抗列内の抵抗から選択される1つの抵抗値よりも大きい。
【0008】
本発明の好適な実施形態では、前述の第2の抵抗列の抵抗値および第1のスイッチング・ネットワークの抵抗値は、第1のスイッチング・ネットワークが、選択された第1の抵抗の1つを1対の出力端子に結合する状態から、選択された第1の抵抗に連続的に直列結合される第1の抵抗の前記1つを、その出力端子に結合する状態に切り替えるときに、変換器の出力において、実質的に1LSBのステップ変化を生成するように選択される。ここで、 LSBは、変換器によって変換されるデジタル・ワードの最下位ビットである。
【0009】
【発明の実施の形態】
これより図1を参照すると、Nビット(ここでは、N=4)のデジタル・ワードI4I3I2I1(ここで、ビットI1は最下位ビット(LSB)であり、I4は最上位ビット(MSB)である)を、出力端子11において、対応するアナログ信号V0に変換するように構成されたDAC10が示されている。DAC10は、1対の抵抗列12,14を含む。抵抗列12は、電圧源15間を結合するように構成されている。電圧源15は、端子18における接地電位に対して、ある電圧+Vを端子16に生成する。第1抵抗列は、図示のように、端子16および18間に直列に接続された複数、ここでは2N/2個(即ち、4)の抵抗Ra1〜Ra4 を有する。抵抗Ra1〜Ra4 の各々の抵抗値は、ここでは、R1オームである。尚、抵抗Ra1,Ra2,Ra3およびRa4は、図示のように、抵抗ra1端子がT0,T1、抵抗ra2が端子T1,T2、抵抗Ra3が端子T2およびT3、ならびに抵抗Ra4が端子T3およびT4を有することを注記しておく。図示のように、抵抗Ra4の端子T4は端子16に接続され、抵抗Ra1端子のT0は入力端子18に接続されている。抵抗列12内の抵抗Ra1〜Ra4 は、電圧源15からこれらに供給される電流に応答して、端子T1〜T3に電圧を生成する。
【0010】
第2の抵抗列14は、図示のように、1対の第2の抵抗列14の入力端子26,28間に直列に結合された、実質的に等しい抵抗、ここではR2オームの抵抗の複数の2N/2−1個のみ、ここでは3つの抵抗Rb1,Rb2,およびRb3を有する。(2N/2−1は奇数の整数であることを注記しておく。)図示のように、抵抗Rb1,Rb2およびRb3は、それぞれ、抵抗Rb1が端子Q1,Q2を有し、抵抗Rb2が端子Q2,Q3を有し、抵抗Rb3が端子Q3,Q4を有する。端子Q1は入力端子28に接続され、端子Q4は入力端子26に接続されている。
【0011】
第1のスイッチング・ネットワーク34は、図示のように、それぞれ、第2の抵抗列14の入力端子26,28に接続された、1対のスイッチ出力端子36,38を有する。第1のスイッチング・ネットワーク34は、複数の、ここでは2N/2+1個、ここでは5つのスイッチSM0,SM1,SM2,SM3およびSM4を含む。スイッチSM0,SM1,SM2,SM3およびSM4の入力は、図示のように、端子T0,T1,T2,T3およびT4にそれぞれ接続されている。スイッチSM0,SM2,およびSM4の出力は、図示のように、スイッチ出力端子38に接続されている。スイッチSM1およびSM3の出力は、図示のように、スイッチ出力端子36に接続されている。スイッチSM0,SM1,SM2,SM3およびSM4の「オン」(即ち、閉)/「オフ」(即ち、開)状態は、図示のように、それぞれ制御線C0,C1,C2,C3およびC4上の二進(即ち、論理)信号によって制御される。制御線C0,C1,C2,C3およびC4上の二進信号は、最上位ビット(MSB)デコーダ部40によって生成される。MSBデコーダ部40は、DAC10によってアナログ信号に変換される4ビットのデジタルワードI4I3I2I1の最上位側2ビットI4, I3に応答して、制御線C0〜C4上に二進信号を生成する。線I4およびI3上のビットと、スイッチSM0,SM1,SM2,SM3およびSM4の開/閉状態との間の関係を図2に示す。MSBデコーダ部40は、ここでは、グレイ・コード復号化を使用する。
【0012】
第2のスイッチング・ネットワーク42は、DAC10に出力V0(即ち、変換アナログ信号)を供給する出力端子11を有する。第2のスイッチング・ネットワークは、複数の2N/2の、ここでは4つのスイッチSL0,SL1,SL2,およびSL3を含む。スイッチSL0,SL1,SL2,およびSL3の入力は、図示のように、それぞれ、端子Q1,Q2,Q3,およびQ4に接続されている。スイッチSL0,SL1,SL2,およびSL3の出力は、図示のように、DAC10の出力端子11に接続されている。スイッチSL0,SL1,SL2,およびSL3の「オン」(即ち、閉)/「オフ」(即ち、開)状態は、図示のように、それぞれ制御線D0,D1,D2,およびD3上の二進(即ち、論理)信号によって制御される。制御線D0,D1,D2,およびD3上の二進信号は、最下位ビット(LSB)デコーダ部46によって生成される。LSBデコーダ部46は、LSBデコーダ48およびマルチプレクサ50を含む。LSBデコーダ部46には、DAC10によって変換されるデジタル・ワードの最下位側の2ビットI2,I1、およびかかるデジタル・ワードの最上位側から2番目のビット、即ち、ビットI3が供給される。
【0013】
更に特定すれば、LSBデコーダ48には、最下位側の2ビットI2およびI1が供給され、かかるビットに応答して、出力端子上A0,A1,A2およびA3に二進信号を生成する。出力端子A0,A1,A2およびA3は、マルチプレクサ50への2組の入力(即ち、入力組Aおよび入力組B)に接続されている。マルチプレクサ50は、出力端子D0,D1,D2,およびD3を有する。ビットI3の二進信号に応答して、2つの入力組の一方AまたはBが、選択的に出力端子D0,D1,D2,およびD3に結合される。更に特定すれば、ビットI3の二進信号が論理0の場合、出力端子A0,A1,A2およびA3は、それぞれ、マルチプレクサ50内に示す実線52によって示されるように、出力端子D0,D1,D2,およびD3に結合されることになる。ビットI3の二進信号が論理1の場合、出力端子A0,A1,A2およびA3は、図示のように、反転器513,512,511,510をそれぞれ通過した後、マルチプレクサ50内に示す破線54によって示されるように、出力端子D0,D1,D2,およびD3にそれぞれ結合されることになる。このようにして、LSBデコーダ部46は、DAC10によってアナログ信号に変換される4ビットのデジタル・ワードI4I3I2I1の内最下位側の3ビットI3I2I1に応答して、制御線D0〜D3上に二進信号を生成する。線I3,I2,I1上のビットと、スイッチSL0,SL1,SL2,およびSL3の開/閉状態との間の関係を図2に示す。
【0014】
最初に注記すべきは、第1のスイッチング・ネットワーク34は、第1の抵抗列12内の抵抗Ra1〜Ra4から選択された1つの端子を、1対のスイッチ出力端子36,38に結合するように構成されていることである。第2の抵抗14列内の抵抗Rb1〜Rb4は、第1のスイッチング・ネットワーク34を介して、第1の抵抗列12および第2の抵抗列14間を通過する電流に応答して、端子Q1〜Q4に電圧を生成する。第2のスイッチング・ネットワーク42は、第2の抵抗列14内の抵抗Rb1〜Rb3から選択された1つの抵抗端子Q1〜Q4において生成された電圧から選択された1つを、変換器10の出力端子11に結合するように構成されている。
【0015】
動作において、第1の例として、デコーダ部40に供給されたデジタル・ワードI4I3I2I1の最上位側の2ビット(即ち、 I4I3)が00である状態について考える。図2から、スイッチSM0およびSM1は閉じ、一方スイッチSM2,SM3およびSM4は開いている。これは、図3に示す通りである。したがって、端子T1およびT0は、図示のように、スイッチSM1,SM0をそれぞれ介して、端子36,38にそれぞれ結合されている。この例では、抵抗R1は抵抗R2に等しい。更に、スイッチSM1,SM0の各々の抵抗値がゼロであるという理想的な場合を想定する。端子T0およびT1間の抵抗値は、以下のようになる。
【0016】
Rp=R1[3R2]/[R1+3R2]
したがって、R1=R2の場合、Rp=3R1/4となる。端子T0における電圧は接地(即ち、0ボルト)となる。端子T1における電圧は、以下のようになる。
【0017】
V[Rp]/[3R1+Rp]
したがって、R1=R2の場合、端子T1における電圧は3V/15となる。
【0018】
言い換えると、第1の抵抗列12は、第2の抵抗列14の負荷の影響および第1のスイッチング・ネットワーク12の抵抗値と共に、電圧Vを2N/2個(即ち、ここでは4つ)の抵抗Ra1〜Ra2N/2(即ち、ここではRa1〜Ra4)間で分圧する。
【0019】
変換するデジタル・ワードI4I3I2I1が0000である(即ち、ビットI2およびI1も双方とも論理0である)場合、スイッチSL0が閉じている(そして、他のスイッチSL1,SL2およびSL3は全て開いている)ので、0ボルトの出力電圧V0が出力端子11に生成される。変換するデジタル・ワードI4I3I2I1が0001である(即ち、ビットI2は論理0、ビットI1は論理1である)場合、出力端子11に生成される出力電圧V0はV/15である。何故なら、端子TDにおける電圧は0であり、端子TAにおける電圧は3V/15であり、スイッチSL1は閉じており、他のスイッチSL0, SL2およびSL3は全て開いているからである。変換するデジタル・ワードI4I3I2I1が0010である(即ち、ビットI2は論理1であり、ビットI1は論理0である)場合、スイッチSL0が閉じている(そして、他のスイッチSL1,SL2およびSL0は全て開いている)ので、2[V/15]ボルトの出力電圧V0が出力端子11に生成される。変換するデジタル・ワードI4I3I2I1が0011である(即ち、ビットI1およびI2が双方共論理1である)場合、スイッチSL3が閉じている(そして、他のスイッチSL0,SL1およびSL2は全て開いている)ので、3[V/15]の出力電圧V0が出力端子11に生成される。
【0020】
次に、デコーダ部40,46に供給されるデジタル・ワードI4I3I2I1の最上位側の2ビット(即ち、 I4I3)が01である(即ち、I3=1およびI4=0)状態について考える。図2から、スイッチSM1およびSM2は閉じており、一方スイッチSM0,SM3およびSM4は開いている。これは、図4に示す通りである。したがって、端子T2およびT1は、図示のように、それぞれ、スイッチSM2,SM1を介して、端子36,38にそれぞれ接続されている。先に注記したと同様、ここでは抵抗R1は抵抗R2に等しい。更に、スイッチSM2,SM1の各々の抵抗が0である理想的な場合を想定する。端子T1における電圧は4V/15であり、端子T2における電圧は7V/15である。(尚、端子T1における電圧は、図3に示す構成における端子T1における3V/15ボルト状態から、V/15のステップ1つ分(即ち1LSB)だけ変化し、今では4V/15となっていることを注記しておく)。
【0021】
変換するデジタル・ワードI4I3I2I1が0100である(即ち、ビットI2およびI1も双方とも論理0である)場合、スイッチSL3が閉じている(そして、他のスイッチSL0,SL2およびSL3は全て開いている)ので、4[V/15]ボルトの出力電圧V0が出力端子11に生成される。変換するデジタル・ワードI4I3I2I1が0101である(即ち、ビットI2が論理0であり、ビットI1が論理1である)場合、スイッチSL2が閉じている(そして、他のスイッチSL0,SL1およびSL3は全て開いている)ので、出力端子11に生成される出力電圧V0は5[V/15]となる。変換するデジタル・ワードI4I3I2I1が0110である(即ち、ビットI2が論理1であり、ビットI1が論理0である)場合、スイッチSL1が閉じている(そして、他のスイッチSL0,SL2およびSL3は全て開いている)ので、6[V/15]ボルトの出力電圧V0が出力端子11に生成される。変換するデジタル・ワードI4I3I2I1が0111である(即ち、ビットI1およびI2が双方とも論理1である)場合、スイッチSL0が閉じている(そして、他のスイッチSL1,SL2およびSL3は全て開いている)ので、出力端子11に生成される出力電圧V0は7[V/15]となる。
【0022】
デコーダ部40,46に供給されるデジタル・ワードI4I3I2I1の最上位側2ビット(即ち、 I4I3)が10である(即ち、I4=1およびI3=0)場合。図2から、スイッチSM2およびSM3は閉じており、一方スイッチSM0,SM1およびSM4は開いている。これは、図5に示す通りである。したがって、端子T2およびT3は、図示のように、それぞれ閉じたスイッチSM2,SM3を介して、端子38,36にそれぞれ接続されている。スイッチSM2,SM3の各々の抵抗が0である理想的な場合を想定する。端子T2における電圧は8V/15となり、端子T3における電圧は11V/15となる。(尚、端子T2における電圧は、図4に示す構成における端子T2の7V/15ボルト状態から、V/15のステップ1つ分(即ち1LSB)だけ、図5における8V/15状態に変化していることを注記しておく)。
【0023】
変換するデジタル・ワードI4I3I2I1が1000である(即ち、ビットI2およびI1も双方とも論理0である)場合、スイッチSL0が閉じている(そして、他のスイッチSL1,SL2およびSL3は全て開いている)ので、8[V/15]の出力電圧V0が出力端子11に生成される。変換するデジタル・ワードI4I3I2I1が1001である(即ち、ビットI2が論理0であり、ビットI1が論理1である)場合、スイッチSL1が閉じている(そして、他のスイッチSL0,SL2およびSL3は全て開いている)ので、出力端子11に生成される出力電圧V0は9[V/15]となる。変換するデジタル・ワードI4I3I2I1が1010である(即ち、ビットI2が論理1であり、ビットI1が論理0である)場合、スイッチSL2が閉じている(そして、他のスイッチSL0,SL1およびSL3は全て開いている)ので、10[V/15]ボルトの出力電圧V0が出力端子11に生成される。変換するデジタル・ワードI4I3I2I1が1011である(即ち、ビットI1およびI2が双方とも論理1である)場合、スイッチSL3が閉じている(そして、他のスイッチSL0,SL1およびSL2は全て開いているので)、出力端子11に生成される出力電圧V0は11[V/15]となる。
【0024】
デコーダ40,46に供給されるデジタル・ワードI4I3I2I1の最上位側の2ビット(即ち、 I4I3)が11である場合。図2から、スイッチSM4およびスイッチSM3は閉じており、一方スイッチSM0,SM1およびSM2は開いている。これは、図6に示す通りである。したがって、端子T3およびT4は、図示のように、それぞれ、スイッチSM3,SM4を介して、端子36,38にそれぞれ接続されている。先に注記したように、ここでは、抵抗R1は抵抗R2に等しい。更に、ここでも、スイッチSM3,SM4の各々の抵抗値が0である理想的な場合を想定する。端子T3における電圧は12V/15となり、端子T4における電圧はVとなる。(尚、端子T3における電圧は、図5に示す構成における端子T3の11V/15ボルト状態から、V/15のステップ1つ分(即ち1LSB)だけ、図5における12V/15状態に変化していることを注記しておく。
【0025】
変換するデジタル・ワードI4I3I2I1が1100である(即ち、ビットI2およびI1も双方とも0である)場合、スイッチSL3が閉じている(そして、他のスイッチSL0,SL1およびSL2は全て開いている)ので、12[V/15]ボルトの出力電圧V0が出力端子11に生成される。変換するデジタル・ワードI4I3I2I1が1101である(即ち、ビットI2が論理0であり、ビットI1が論理1である)場合、スイッチSL2が閉じている(そして、他のスイッチSL0,SL1およびSL2は全て開いている)ので、出力端子11に生成される出力電圧V0は13[V/15]となる。変換するデジタル・ワードI4I3I2I1が1110である(即ち、ビットI2が論理1であり、ビットI1が論理0である)場合、スイッチSL1が閉じている(そして、他のスイッチSL0,SL2およびSL3は全て開いている)ので、14[V/15]ボルトの出力電圧V0が出力端子11に生成される。変換するデジタル・ワードI4I3I2I1が1111である(即ち、ビットI2およびI2が双方とも論理1である)場合、スイッチSL0が閉じている(そして、他のスイッチSL1,SL2およびSL3は全て開いている)ので、出力端子11に生成される出力電圧V0は15[V/15]=Vとなる。
【0026】
したがって、N=4ビットのデジタル・ワードI4I3I2I1が最下位ビット1つ分だけ変化(即ち、増大または減少)すると、端子11における出力電圧V0は、1LSBのステップ1つ分だけ変化(即ち、増大または減少)する(即ち、端子11における出力は、V/[2N−1]=V/15だけ変化する)ことを注記しておく。
【0027】
端子11における出力電圧の所望の範囲を0から15[V/16]とすべき場合、上述の例では、R1/4の追加抵抗(即ち、利得設定抵抗)を、図1における端子16と端子T4との間に直列に挿入することを注記しておく。かかる追加抵抗によって、入力デジタル・ワードI4I3I2I1のビットと出力電圧との間の関係は、以下のようになる。
【0028】
【表1】
このように、追加抵抗によって、N=4ビットのデジタル・ワードI4I3I2I1が最下位ビット1つ分だけ変化(即ち、増大または減少)すると、端子11における出力電圧V0は、LSB1つ分のステップだけ変化(即ち、増大または減少)する(即ち、V/[2N]=V/16だけ変化する)。
【0029】
次に図7を参照すると、12ビットのデジタル・ワードI'12I'11・・・I'2I'1(ここで、ビットI'1は最下位ビット(LSB)であり、I'12は最上位ビット(MSB)である)を、出力端子11'において対応するアナログ信号V0'に変換するように構成されたN=12ビットDAC10'が示されている。DAC10'は、1対の抵抗列12',14'を含む。抵抗列R12'は、電圧源15間に結合するように構成されている。電圧源15は、端子16において、端子18における接地電位に対して+Vの電圧を生成する。第1の抵抗列12'は、図示のように、ここでは2N/2個の複数、即ち64個の抵抗R'a1〜R'a[2N/2](即ち、端子16および18間に直列に接続されたR'a1〜R'a64)を有する。抵抗R'a1〜R'a64の各々の抵抗値は、ここではR'1オームとする。尚、図示のように、抵抗Ra'1・・・R'a'64は、それぞれ、抵抗Ra'1が端子T'0,T'1、・・・ならびに抵抗R'a64が端子T'63およびT'64を有することを注記しておく。図示のように、抵抗R'a1の端子T'0は端子18に接続され、抵抗R'a64の端子T'64は端子16に接続されている。抵抗列12'内の抵抗R'1〜R'64は、電圧源15からこれらに供給される電流に応答して、電圧を生成する。
【0030】
第2の抵抗列14'は、図示のように、1対の第2の抵抗列14'入力端子26',28'間に直列に結合された、実質的に等しい抵抗値、ここではR'2オームの抵抗値の、複数の2N/2−1個のみの、ここでは63個の抵抗R'b1,R'b2,・・・,R'b63を有する。更に、変換するデジタル・ワードのビット数がNである場合、第1の抵抗列14'内の抵抗の数は2N/2となり、第2の抵抗列14'内の抵抗の数は2N/2−1となることを、再度注記しておく。
【0031】
抵抗R'b1・・・R'b63は、図示のように、抵抗R'b1が端子Q'1,Q'2・・・抵抗R'b63が端子Q'63,Q'64をそれぞれ有する。
【0032】
第1のスイッチング・ネットワーク34'は、図示のように、第2の抵抗列14'の入力端子26',28'にそれぞれ接続された1対のスイッチ出力端子36',38'を有する。第1のスイッチング・ネットワーク34'は、複数、ここでは2N/2+1(即ち、65)個のスイッチSM'0,SM'1,SM'2,SM'3,・・・およびSM'64を含む。スイッチSM'0,SM'1,SM'2,・・・SM'63,およびSM'64 の入力は、図示のように、端子T'0,T'1,T'2,T'3・・・およびT'64にそれぞれ接続されている。スイッチSM'0,SM'2,・・・およびSM'64の出力は、図示のように、スイッチ出力端子38'に接続されている。スイッチSM'1,SM'3,・・・およびSM'63の出力は、図示のように、スイッチ出力端子36'に接続されている。スイッチSM'0,SM'1,SM'2,SM'3,・・・およびSM'64の「オン」(即ち、閉)/「オフ」(即ち、開)状態は、図示のように、それぞれ制御線C'0,C'1,C'2,C'3・・・およびC'64上の二進(即ち、ロジック)信号によって制御される。制御線C'0,C'1,C'2,C'3・・・およびC'64上の二進信号は、最上位ビット(MSB)デコーダ部40'によって生成される。MSBデコーダ部40'は、DAC10'によってアナログ信号に変換される12ビット・デジタル・ワードI'12・・・I'1の最上位側のN/2(即ち、6)ビットI'12・・・I'7ビットに応答して、制御線C'0〜C'64上に二進信号を生成する。線I'12・・・I'7上のビットと、スイッチSM'0,SM'1,SM'2,SM'3,・・・およびSM'64の開/閉状態との間の関係を図8に示す。MSBデコーダ40'は、ここでは、グレイ・コード・復号化を使用する。即ち、ビット線I'12〜I'7上のデジタル・データをグレイ符号化し、デコーダの装置を削減する。
【0033】
第2のスイッチング・ネットワーク42'は、DAC10'に出力V0(即ち、変換アナログ信号)を供給する、出力端子11'を有する。第2のスイッチング・ネットワーク42'は、複数のここでは2N/2(即ち、64個)のスイッチSL'0,SL'1,SL'2,・・・SL'62およびSL'63を含む。スイッチSL'0,SL'1,SL'2,・・・SL'62およびSL'63の入力は、図示のように、端子Q'1,Q'2,Q'3,・・・Q'63およびQ'64にそれぞれ接続されている。スイッチSL'0,SL'1,・・・およびSL'63の出力は、図示のように、DAC10'の出力端子11'に接続されている。スイッチSL'0,SL'1,SL'2,・・・およびSL'63の「オン」(即ち、閉)/「オフ」(即ち、開)状態は、図示のように、制御線D'0,D'1,D'2,・・・およびD'63上の二進(即ち、論理)信号によってそれぞれ制御される。制御線D'0,D'1,D'2,・・・およびD'63上の二進信号は、最下位ビット(LSB)デコーダ部46'によって生成される。LSBデコーダ部46'は、LSBデコーダ46'およびマルチプレクサ50'を含む。LSBデコーダ部48'には、DAC10'によって変換されるデジタル・ワードの最下位側のN/2(即ち、6つ)のビットI'6・・・I'1、および上位から2番目のビット、即ち、かかるデジタル・ワードの[N/2]+1ビットI'7が供給される。
【0034】
更に特定すれば、LSBデコーダ48'には、最下位側の6ビットI'6・・・I'1が供給され、かかるビットに応答して、出力端子A'0,A'1,A'3,・・・およびA'63に二進信号を生成する。出力端子A'0,A'1,A'2,・・・およびA'63は、マルチプレクサ50'への2組の入力(即ち、入力組A'および入力組B')に接続されている。マルチプレクサ50'は、出力端子D'0,D'1,D'2,・・・およびD'63を有する。ビットI'7の二進信号に応答して、2つの入力組の一方A'またはB'が、出力端子D'0,D'1,D'2,・・・およびD'63に選択的に結合される。更に特定すれば、I'7の二進信号が論理0の場合、出力端子A'0,A'1,A'2,・・・およびA'63は、それぞれ、出力端子D'0,D'1,D'2,・・・およびD'63に結合されることになる。これは、DAC10について図1に関連付けて論じたのと同様である。ビットI'7の二進信号が論理1である場合、出力端子A'63,・・・A'2,A'1およびA'0は、図示のように、反転器51'53,・・・51'0を通過した後、それぞれ、出力端子D'63,D'62,D'61,・・・およびD'0に結合されることになる。これは、図1においてDAC10に関して論じたのと同様である。このように、LSBデコーダ部46'は、DAC10'によってアナログ信号に変換される12ビット・デジタル・ワードI'12・・・I'3I'2I'1の最下位側7ビットI'7,I'6,・・・I'1に応答して、制御線D'0〜D'63上に二進信号を生成する。線I'12・・・I'2I'1上のビットと、スイッチSL'0,SL'1,SL'2,・・・およびSL'63の開/閉状態との関係を図9に示す。(DAC10 'に供給されるデジタル・ワードに対して、スイッチSL'0〜SL'63の内1つのみが閉じていることを注記しておく。)
最初に、第1のスイッチング・ネットワーク34'は、第1の抵抗列12'内の抵抗R'a1〜R'a64から選択された1つの端子を、1対のスイッチ出力端子36',38'に結合するように構成されている。第2の抵抗14'列内の抵抗R'b1〜R'b63は、第1のスイッチング・ネットワーク34'を介して、第1の抵抗列12'と第2の抵抗列14'との間を通過する電流に応答して、端子Q'1〜Q'64に電圧を生成する。第2のスイッチング・ネットワーク42'は、第2の抵抗列14'内の抵抗R'b1〜R'b63から選択された1つの抵抗端子Q'1〜Q'64において生成された電圧から選択された1つを、変換器10'の出力端子11'に結合するように構成されている。
【0035】
このように、DAC10'の動作は、図1に関連付けて先に説明したDAC10に類似している。ここでは、1対の連続する端子T'0〜T'64間の抵抗値r'p(例えば、端子T'2,T'3間の抵抗値)は、スイッチSM'0〜SM'64の各々の「オン」抵抗値を0と仮定すれば、R' p =R'1[63R'2]/[R'1+63R'2]となる。R'1=R'2の場合、rp =63R'1/64となる。したがって、デジタル・ワードI'12・・・I'1が最下位ビット1つ分だけ変化(即ち、増大または減少)すると、端子11'における出力電圧V0は1LSBだけ変化(即ち、増大または減少)する(即ち、出力電圧V0はV/[2N−1]=V/4095だけ変化する)ことは、少し考えれば明白となろう。更に、端子16と端子T'64との間に、R'1/2N/2オーム=R'1/64オームの追加抵抗を直列に接続することにより、デジタル・ワードI'12・・・I'1が最下位ビット1つ分だけ変化(即ち、増大または減少)すると、端子11'における出力電圧V0は1LSBだけ変化(即ち、増大または減少)する(即ち、出力はV/[2N]=V/4096だけ変化する)ことになる。
【0036】
次に図10を参照し、図1に示したDAC10のスイッチSM0〜SM4に対する、非ゼロ抵抗値の影響について論ずる。ここでは、スイッチSM0〜SM4はCMOSスイッチであり、各々RONの「オン」抵抗値即ち導通抵抗値を有する。したがって、スイッチSM2およびSM3が「オン」(即ち、導通状態)であり、他のスイッチSM0,SM1,SM4が「オフ」(即ち、非導通状態)である例について考える。抵抗Ra1ないしRa2N/2(ここでは、N=4)から選択された1つ、この例では抵抗Ra3の間に、第2の抵抗列14'を並列に接続した場合、抵抗Ra3から選択された1つの端子T2,T3間の実際の抵抗値は、R1[(2N/2−1)R2+2RON]/(R1+(2N/2−1)R2+2RON)となる。R2=R1+2RONと選択すると、DAC10によって変換されるデジタル・ワードININ-1・・I1の最下位ビットにおいて1ビットの変化が生じた場合、実質的に1LSBのステップ変化が、DAC10の出力11において発生する。また、第1のスイッチング・ネットワーク34が、抵抗列14内の第1の抵抗の1つを1対の出力端子36,38に結合する状態から、ネットワーク12内の抵抗の次に連続的に直列結合された1つを一対の出力端子36,38に結合する状態に切り替える場合、端子36,38において、1LSB電圧ステップが発生する(experience)。即ち、第1のスイッチング・ネットワーク34が例えば抵抗Ra2を選択し、次いで抵抗Ra3を選択するように切り替わる場合、端子38における電圧は、R1,R2およびRON間の関係がR2=R1+2RONである場合、実質的にDAC10の出力11において1LSB分だけ変化する。
【0037】
次に、図11に示すDAC10'のスイッチSM'0〜SM'64に対する非ゼロ抵抗値の影響について言及する。ここでは、スイッチSM'0〜SM'64はCMOSスイッチであり、各々R'ONの「オン」抵抗値即ち導通抵抗値を有する。したがって、スイッチSM'1およびSM'2が「オン」(即ち、導通)であり、他のスイッチSM'0,SM'3,・・・SM'64が全て「オフ」(即ち、非導通)であり、R'1,R'2およびR'ON間の関係がR'2=R'1+2R'ONである場合の例を考える。第2の抵抗列14'が、抵抗Ra1ないしRa2N/2から選択された1つに並列に接続されている場合、抵抗R'a3から選択された1つの端子T'2,T'3間の実際の抵抗値は、R'1[(2N/2−1)R'2+2R' ON ]/(R'1+(2N/2−1)R'2+2R' ON )となる。R'2=R'1+2R' ONと選択すると、DAC'10によって変換されるデジタル・ワードI'NI'N-1・・・I'1の最下位ビットにおいて1ビットの変化が生じた場合、実質的に1LSBのステップ変化が、DAC'10の出力11'において発生する。また、第1のスイッチング・ネットワーク34'が、抵抗列14'内の第1の抵抗の1つを1対の出力端子36',38'に結合する状態から、ネットワーク12'内の抵抗の次に連続的に直列結合された1つを1対の出力端子36',38'に結合する状態に切り替える場合、端子T'1〜T'63において、1LSB未満の電圧ステップが発生する。即ち、第1のスイッチング・ネットワーク34'(図7)が例えば抵抗R'a2を選択し、次いで抵抗R'a3を選択するように切り替わる場合、端子T'2における電圧は、R'1,R'2およびR'ON間の関係がR'2=R'1+2R' ONである場合、端子T'2における電圧は、DAC10'の出力11'における1LSB分だけ実質的に(即ち、これより多少少ない)変化する。
【0038】
他の実施例も、添付の特許請求の範囲の精神および範囲に該当する。例えば、製造上のばらつきや二次の非理想的状態のために、R'1,R'2およびR' ONの公称値を所与の最適結果に調節してもよい。モンテ・カルロ分析またはその他の統計的分析を用いて、この最適化を行なうと良い。更に、CMOSトランスミッション・ゲート、一方のMOSトランジスタ型(例えば、NMOSまたはPMOS)、スイッチの一方側または両側における単一または複数の直列抵抗を有する上述のいずれかのように、種々の技術をスイッチに用いることができる。更に、2つの並列な抵抗列を用いてもよい。
【図面の簡単な説明】
本発明自体だけでなく、本発明のその他の特徴も、以下の図面と共に以下の詳細な説明を参照することにより、更に容易に明白となろう。
【図1】本発明による4ビット・デジタル/アナログ変換器(DAC)の概略図。
【図2】図1のDACに供給される4ビット・デジタル・ワードと、かかるDACにおいて用いられるスイッチの開/閉位置との間の関係を示す表。
【図3】最上位側2ビットが00であるデジタル・ワードを図1のDACに供給した場合のかかるDACの概略図、およびかかるデジタル・ワードの最下位側2ビットと、かかるDACに用いられるスイッチの開/閉位置との間の関係を示す表。
【図4】最上位側2ビットが01であるデジタル・ワードを図1のDACに供給した場合のかかるDACの概略図、およびかかるデジタル・ワードの最下位側2ビットと、かかるDACに用いられるスイッチの開/閉位置との間の関係を示す表。
【図5】最上位側2ビットが10であるデジタル・ワードを図1のDACに供給した場合のかかるDACの概略図、およびかかるデジタル・ワードの最下位側2ビットと、かかるDACに用いられるスイッチの開/閉位置との間の関係を示す表。
【図6】最上位側2ビットが11であるデジタル・ワードを図1のDACに供給した場合のかかるDACの概略図、およびかかるデジタル・ワードの最下位側2ビットと、かかるDACに用いられるスイッチの開/閉位置との間の関係を示す表。
【図7】本発明による12ビット・デジタル/アナログ変換器(DAC)の概略図。
【図8】図7のDACに供給される12ビット・デジタル・ワードの最上位側6ビットと、かかるDACに用いられるスイッチの開/閉位置との間の関係を示す表。
【図9】図7のDACに供給される12ビット・デジタル・ワードの最下位側7ビットと、かかるDACに用いられるスイッチの開/閉位置との間の関係を示す表。
【図10】図5におけるように、供給されるデジタル・ワードの最上位側ビットが10である場合の図1のDACの概略図、およびスイッチが閉じている(即ち、導通状態)場合のかかるスイッチの非ゼロ抵抗値の影響を示す図。
【図11】供給されるデジタル・ワードの最上位側6ビットが000001である場合の図7のDACの概略図、およびスイッチが閉じている(即ち、導通状態)場合のかかるスイッチの非ゼロ抵抗値の影響を示す図。
Claims (9)
- デジタル/アナログ変換器であって、
1対の抵抗列であって、その内第1の抵抗列が、電圧源間に結合するように構成され、前記第1の抵抗列内の抵抗が、前記電圧源から供給される電流に応答して電圧を生成し、前記抵抗列の内第2の抵抗列が、2n+1個の抵抗のみを有し(nは整数)、前記第2の列内の各抵抗が1対の端子を有する、前記1対の抵抗列と、
前記第2の抵抗列の対の第2の抵抗の間に、前記第1の列内の抵抗から選択された1つの間に生成された電圧を結合するように構成された第1のスイッチング・ネットワークであって、前記第2の抵抗列内の前記抵抗が、前記第1のスイッチング・ネットワークを介して、前記第1の抵抗列から前記第2の抵抗列に通過する電流に応答して、電圧を生成する、前記第1のスイッチング・ネットワークと、
複数のスイッチから成る第2のスイッチング・ネットワークであって、前記スイッチの各々が、前記第2の抵抗列内の前記抵抗の前記端子の1つに接続された入力と、共通出力に接続された出力とを有し、前記第2の抵抗列内の前記抵抗から選択された1つによって生成された電圧から選択された1つを、前記共通出力に結合するように構成された前記第2のスイッチング・ネットワークと、
から成り、
前記第2の抵抗列間の抵抗値が、前記第1の抵抗列内の前記抵抗から選択された1つの抵抗値よりも大きい、
ことを特徴とするデジタル/アナログ変換器。 - デジタル・ワードを対応するアナログ信号に変換するアナログ/デジタル変換器であって、
1対の基準電圧端子間に直列に結合され、前記1対の基準電圧端子間に結合された電圧源からの電流に応答して、電圧を生成する複数の第1の抵抗であって、各々抵抗値Rを有する前記複数の第1の抵抗と、
1対の入力端子間に直列に接続された複数の2n+1個のみの第2の抵抗(nは整数)であって、該第2の複数の抵抗の各々が同一の抵抗値を有し、前記1対の入力端子間に抵抗値MRを与える前記第2の複数の抵抗(Mは1より大きい)と、
前記デジタル・ワードのビットが供給される複数のスイッチを有し、前記第1の複数の抵抗の1つの間に生成された電圧を、前記1対の入力端子に結合し、前記電圧源からの前記電流の一部が前記複数の第2の抵抗を通過可能とし、前記電流のかかる一部に応答して電圧を生成するように構成された第1のスイッチング・ネットワークであって、前記第1の複数の抵抗の前記1つが、前記デジタル・ワードのビットに応じて選択される、前記第1のスイッチング・ネットワークと、
複数のスイッチから成る第2のスイッチング・ネットワークであって、各々前記第2の抵抗列内の抵抗の1つの端子に接続された入力と、出力とを有し、前記スイッチの前記出力が共通出力に接続され、前記第2のスイッチング・ネットワークは、前記第2の複数の抵抗の1つにおいて生成された電圧を、前記共通出力に結合し、対応するアナログ信号を与えるように構成され、該第2の複数の抵抗のかかる1つが、前記デジタル・ワードのビットに応じて選択される、前記第2のスイッチング・ネットワークと、
から成ることを特徴とするデジタル/アナログ変換器。 - 前記第1のスイッチング・ネットワークが前記デジタル・ワードの最上位側ビット(MSB)に応答し、前記第2のスイッチング・ネットワークには、前記デジタル・ワードの最下位側ビット(LSB)が供給されることを特徴とする請求項1記載のデジタル/アナログ変換器。
- デジタル・ワードを対応するアナログ信号に変換するデジタル/アナログ変換器であって、
1対の基準電圧端子間に直列に結合され、前記1対の基準電圧端子間に結合された電圧源からの電流に応答して電圧を生成する複数の第1の抵抗と、
1対の入力端子間に直列に接続された複数の第2の抵抗であって、2n+1個の抵抗のみからなる前記第2の抵抗列(nは整数)と、
前記第1の複数の抵抗の1つの間に生成された電圧を前記1対の入力端子に結合し、前記電圧源からの前記電流の一部が前記複数の第2の抵抗を通過可能とし、前記電流のかかる一部に応答して電圧を生成する第1のスイッチング・ネットワークであって、前記デジタル・ワードのビットに応じて、前記第1の複数の抵抗の前記1つが選択される、前記第1のスイッチング・ネットワークと、
複数のスイッチから成り、各々が前記第2の抵抗列内の前記抵抗の1つの端子に接続された入力と出力端子とを有する第2のスイッチング・ネットワークであって、前記出力端子が共通出力に接続され、前記第2のスイッチング・ネットワークは、前記第2の複数の抵抗の1つにおいて生成された電圧を前記共通出力に結合し、対応するアナログ信号を与えるように構成され、前記第2の複数の抵抗のかかる1つが前記デジタル・ワードのビットに応じて選択される、前記第2のスイッチング・ネットワークと、
から成ることを特徴とするデジタル/アナログ変換器。 - デジタル・ワードを対応するアナログ信号に変換するデジタル/アナログ変換器であって、
1対の基準電圧端子間に直列に結合された複数の抵抗から成る第1の抵抗列であって、かかる抵抗が、前記1対の基準電圧端子間に結合された電圧源からの電流に応答して電圧を生成する、前記第1の抵抗列と、
1対の入力端子間に直列に接続された、複数の2n+1個の抵抗のみから成る第2の抵抗列と(nは整数)、
前記デジタル・ワードのビットに応じて選択された前記第1の抵抗列内の前記抵抗の1つの間に生成された電圧を、前記1対の入力端子に結合し、前記電圧源からの前記電流の一部が前記第2の抵抗列を通過可能とする第1のスイッチング・ネットワークであって、前記第2の抵抗列内の前記複数の抵抗が、前記第2の抵抗列に供給される前記電圧の前記一部に応答して電圧を生成する、前記第1のスイッチング・ネットワークと、
複数のスイッチから成り、該スイッチの各々が、前記第2の抵抗列内の抵抗の1つの端子に接続された入力と出力とを有する第2のスイッチング・ネットワークであって、前記複数のスイッチの出力が共通出力に接続され、前記第2のスイッチング・ネットワークは、前記第2の抵抗列内の前記抵抗から選択されたものにおいて生成された電圧を前記共通出力に結合し、対応するアナログ信号を与えるように構成され、前記第2の抵抗列内の前記抵抗のかかる1つが、前記デジタル・ワードのビットに応じて選択される、前記第2のスイッチング・ネットワークと、
から成ることを特徴とするデジタル/アナログ変換器。 - Nビット・デジタル・ワードを、出力において、対応するアナログ信号に変換するように構成されたデジタル/アナログ変換器であって、
1対の抵抗列であって、その内第1の抵抗列が電圧源間に結合するように構成され、かかる抵抗列が2N/2個の抵抗を有し、前記第1の抵抗列内の前記抵抗が、前記電圧源から供給される電流に応答して電圧を生成し、前記抵抗列の内第2の抵抗列が、実質的に等しい抵抗値を有し、1対の第2の抵抗列入力端子間に直列に結合された、複数の2N/2−1個のみの抵抗を有する前記1対の抵抗列と、
前記第2の抵抗列の入力端子に接続された1対のスイッチ出力端子を有する第1のスイッチング・ネットワークであって、該第1のスイッチング・ネットワークは、前記第1の抵抗列内の前記抵抗から選択された抵抗の端子を、前記1対のスイッチ出力端子に結合するように構成され、前記第2の抵抗列内の前記抵抗が、前記第1のスイッチング・ネットワークを介して、前記第1の抵抗列と前記第2の抵抗列との間を通過する電流に応答して、電圧を生成する前記第1のスイッチング・ネットワークと、
前記第2の抵抗列内の前記抵抗から選択された抵抗の端子において生成された前記電圧から選択された1つを、前記変換器の前記出力に結合するように構成された第2のスイッチング・ネットワークと、
から成ることを特徴とするデジタル/アナログ変換器。 - 前記第2の抵抗列間の抵抗値が、前記第1の抵抗列内の前記抵抗から選択された1つの抵抗値よりも大きいことを特徴とする請求項6に記載のデジタル/アナログ変換器。
- 前記第2の前述の列の抵抗値と前記第1のスイッチング・ネットワークの抵抗値が、前記デジタル/アナログ変換器に供給される前記デジタル・ワード内の最下位ビットの変化に実質的に対応するステップ変化を、出力信号内に生ずるように選択されることを特徴とする請求項7に記載 のデジタル/アナログ変換器。
- 前記第1のスイッチング・ネットワークが、前記第1の抵抗列内の選択された抵抗の内第1の抵抗を前記第1のスイッチング・ネットワークの1対の出力端子に結合する状態から、前記第1のスイッチング・ネットワーク内の前記抵抗の前記選択された第1の抵抗に連続的に直列に結合される前記第1の抵抗列内の前記抵抗の第2の抵抗を前記第1のスイッチング・ネットワークの出力端子に結合する状態に切り替えるときに、前記第2の抵抗列の抵抗値と前記第1のスイッチング・ネットワーク内の抵抗導通スイッチが、前記デジタル/アナログ変換器出力に、実質的に1LSBのステップ変化を生ずるように選択される(LSBは前記変換器によって変換される前記デジタル・ワードの最下位ビット)ことを特徴とする請求項8に記載のデジタル/アナログ変換器。
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