JP2004260263A - Ａｄ変換器 - Google Patents
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Abstract
【課題】チップ外部の部品コストを上昇させることなく、高速な変換が可能な逐次比較型のＡＤ変換器を提供する。
【解決手段】コンデンサＣ１〜Ｃ５からなる容量アレイとスイッチ素子群１、スイッチ２および３によって構成される容量アレイ型ＤＡ変換器を主ＤＡＣとして用い、抵抗Ｒ０〜Ｒ１５からなる抵抗ストリングとスイッチ素子群４によって構成される抵抗ストリング型ＤＡ変換器を副ＤＡＣとして用いる。抵抗ストリングの一端には、基準電圧Ｖｒｅｆを入力とする電圧フォロワ回路８の出力電圧が印加され、抵抗群の他端は接地電位とされる。電圧フォロワ回路８により、抵抗ストリングに対する電流供給能力が増大し、基準電圧Ｖｒｅｆを発生する外部回路を変更することなく、抵抗ストリングの具備する抵抗値を下げることができる。また、電圧フォロワ回路８の出力電圧の誤差は、抵抗ストリング型ＤＡ変換器の出力電圧値にのみ影響するため、変換精度に与えられる影響が少ない。
【選択図】 図１
【解決手段】コンデンサＣ１〜Ｃ５からなる容量アレイとスイッチ素子群１、スイッチ２および３によって構成される容量アレイ型ＤＡ変換器を主ＤＡＣとして用い、抵抗Ｒ０〜Ｒ１５からなる抵抗ストリングとスイッチ素子群４によって構成される抵抗ストリング型ＤＡ変換器を副ＤＡＣとして用いる。抵抗ストリングの一端には、基準電圧Ｖｒｅｆを入力とする電圧フォロワ回路８の出力電圧が印加され、抵抗群の他端は接地電位とされる。電圧フォロワ回路８により、抵抗ストリングに対する電流供給能力が増大し、基準電圧Ｖｒｅｆを発生する外部回路を変更することなく、抵抗ストリングの具備する抵抗値を下げることができる。また、電圧フォロワ回路８の出力電圧の誤差は、抵抗ストリング型ＤＡ変換器の出力電圧値にのみ影響するため、変換精度に与えられる影響が少ない。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、入力アナログ電圧をデジタルデータに変換するＡＤ変換器に関し、特に、上位ビットデータおよび下位ビットデータを変換する局部ＤＡ変換器として、容量アレイ型ＤＡ変換器および抵抗ストリング型ＤＡ変換器をそれぞれ用いた逐次比較型のＡＤ変換器に関する。
【０００２】
【従来の技術】
現在、アナログ信号をデジタル信号に変換するＡＤ変換器（アナログ・デジタル変換器）は、あらゆる電子機器に搭載されている。特に最近では、低コストかつ高性能で、製品用途の広い逐次比較型と呼ばれるＡＤ変換器が知られている。逐次比較型ＡＤ変換器は、比較的簡単な回路構成で実現され、またＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセスとの整合性が高いため、製造コストが低い。なおかつ、比較的高速な変換を実現できることが特徴である。また、この逐次比較型ＡＤ変換器に対して、ダブルステージ型ＤＡＣ（Ｄｉｇｉｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）を用いることで、高分解能のＡＤ変換器をより小さなシリコン面積で実現できることが知られている。
【０００３】
高分解能の逐次比較型ＡＤ変換器は、ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）側の変換に対応する主ＤＡＣと、ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）側の変換に対応する副ＤＡＣとの２段構成を有するダブルステージ型ＤＡＣと、比較器と、一般にＳＡＲ（Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ Ｒｅｓｉｓｔｅｒ）と呼ばれる制御回路または制御方法との組み合わせにより実現される。また、ダブルステージ型ＤＡＣはさらに、主ＤＡＣおよび副ＤＡＣのそれぞれを、容量アレイで実現するか、あるいは抵抗ストリングで実現するかによって、以下の４種類に大別される。
〔１〕容量アレイ＋容量アレイ型
〔２〕抵抗ストリング＋容量アレイ型
〔３〕容量アレイ＋抵抗ストリング型
〔４〕抵抗ストリング＋抵抗ストリング型
これらの中でも、小面積でかつ比較的高性能なＡＤ変換器として、特に、容量アレイ＋抵抗ストリング型（以下、Ｃ−Ｒ型と呼称する）ＤＡＣを用いたＡＤ変換器が広く使用されている。
【０００４】
Ｃ−Ｒ型ＤＡＣを用いたＡＤ変換器の一般的な例としては、Ｃアレイ型ＤＡ変換器の出力ノードと、Ｒ型ＤＡ変換器のステップ電圧出力ノードとの間に容量結合手段を接続し、Ｃアレイ型ＤＡ変換器の出力ノードからＤＡ変換出力を取り出すような構成のＣ−Ｒ型ＤＡ変換器を用いたものがあった（例えば、特許文献１参照）。
【０００５】
また、他の一般的な例としては、抵抗ストリングの出力ノードが、容量アレイ回路中の単位の容量値を有する容量に接続され、この容量を含む容量アレイ回路の共通の接続端の電圧と、抵抗ストリングにより分圧された基準電圧とを加算した出力をＤＡ変換出力としたＣ−Ｒ型ＤＡ変換器を用いたものがあった（例えば、特許文献２参照）。
【０００６】
図６は、従来のＣ−Ｒ型ＤＡＣを用いたＡＤ変換器の構成例を示す図である。
図６では、例として、主ＤＡＣおよび副ＤＡＣでそれぞれ４ビットずつの変換を行う８ビットの逐次比較型のＡＤ変換器の構成例を示している。このＡＤ変換器は、コンデンサＣ１〜Ｃ５、スイッチ素子群１、スイッチ２および３からなる主ＤＡＣと、抵抗Ｒ０〜Ｒ１５およびスイッチ素子群４からなる副ＤＡＣと、比較器５と、逐次比較制御回路６とを具備している。また、入力端子７ａには基準電圧Ｖｒｅｆが入力され、入力端子７ｂには変換対象となる入力アナログ電圧Ｖｉｎが入力される。
【０００７】
コンデンサＣ１〜Ｃ５は、それぞれの一端が、スイッチ２の固定端子側のノード２１に共通に接続された容量アレイを構成している。コンデンサＣ１およびＣ２の容量値はそれぞれ単位容量値Ｃｘとされ、コンデンサＣ３〜Ｃ５の容量値はそれぞれ２Ｃｘ、４Ｃｘ、８Ｃｘとなるように重み付けされている。
【０００８】
また、各コンデンサＣ１〜Ｃ５の他端はそれぞれスイッチ素子群１内の対応するスイッチの固定端子に接続されている。スイッチ素子群１により、コンデンサＣ１は、スイッチ素子群４の出力端子側のノード４１と、スイッチ２の固定端子側のノード２１とに選択的に接続され、コンデンサＣ２〜Ｃ５は、入力端子１とスイッチ２の固定端子側のノード２１とに選択的に接続される。
【０００９】
スイッチ２は２つの可動端子を有し、一方は開放され、他方は接地電位とされている。また、スイッチ３も２つの可動端子を有し、一方には入力端子７ｂからの入力アナログ電圧Ｖｉｎが導入され、他方は接地電位とされている。
【００１０】
抵抗Ｒ０〜Ｒ１５は直列に接続され、それぞれ同一の抵抗値を有して、抵抗ストリングを構成している。この抵抗ストリングの一方の端子には基準電圧Ｖｒｅｆが導入され、他方の端子は接地電位とされている。スイッチ素子群４は、各抵抗Ｒ０〜Ｒ１５からの出力を切り換えて基準電圧Ｖｒｅｆを分圧し、スイッチ素子群１を介してコンデンサＣ１に出力する。
【００１１】
比較器５は、反転入力端子がノード２１に接続され、非反転入力端子が接地電位とされている。比較器５は、ノード２１の電位と接地電位とを比較して、比較結果を逐次比較制御回路６に出力する。
【００１２】
逐次比較制御回路６は、比較器５の比較結果の入力を受けて、スイッチ素子群１および４、スイッチ２および３の動作を一定周期のクロック信号に従って制御するとともに、変換された８ビットのデジタルデータを出力する。
【００１３】
以下、このようなＡＤ変換器の動作について説明する。
まず、入力アナログ電圧Ｖｉｎに対するサンプリング動作を行う。サンプリング動作では、コンデンサＣ１〜Ｃ５のすべてが入力端子７ｂに接続されるように、スイッチ素子群１およびスイッチ３が制御され、また、ノード２１が接地電位となるようにスイッチ２が制御される。このとき、コンデンサＣ１〜Ｃ５によりノード２１に蓄積される電荷量は、−１６ＣｘＶｉｎとなる。
【００１４】
この後、逐次比較動作が行われて、ＭＳＢ側から順にデジタルデータを決定していく。まず、スイッチ２を開放状態とし、スイッチ素子群１およびスイッチ３を制御して、コンデンサＣ１〜Ｃ４のスイッチ素子群１側のノード１１〜１４を接地電位とし、コンデンサＣ５のスイッチ素子群１側のノード１５を入力端子７ａに接続させて基準電圧Ｖｒｅｆとする。これにより、ノード２１の電位が、コンデンサＣ１〜Ｃ５に蓄積された電荷の再分配により決まるようになり、ノード２１の電位は、Ｖｒｅｆ／２−Ｖｉｎとなる。従って、入力アナログ電圧Ｖｉｎと、基準電圧Ｖｒｅｆの１／２との大小を比較器５で判定することができ、比較結果によりＭＳＢの値が決定される。
【００１５】
さらに、スイッチ素子群１の切り換えを行うことにより、ノード２１の電位をＶｒｅｆ／１６刻みで変化させることができる。従って、逐次比較制御回路６の制御により、比較器５による比較結果に基づいてスイッチ素子群１の切り換えが行われることにより、ＭＳＢ側から４ビット分のデジタルデータが決定される。
【００１６】
次に、主ＤＡＣにおける合計のサンプリング容量値である１６Ｃｘに対して、その１／１６の容量値である単位容量値Ｃｘを有するコンデンサＣ１のノード１１の電位を、スイッチ素子群４を切り換えることによりＶｒｅｆ／１６刻みでさらに変化させる。これにより、ノード２１の電位をさらにＶｒｅｆ／２５６刻みで変化させることができ、比較器５による比較結果によりＬＳＢ側の４ビット部のデジタルデータを決定することができる。
【００１７】
このように、従来のＣ−Ｒ型ＤＡＣを用いたＡＤ変換器では、１６個分の単位容量と１６個分の単位抵抗を設けることで、８ビット精度のＡＤ変換器が実現されていた。例えば、容量と抵抗のいずれかのみを用いたシングルステージ型ＤＡＣにより８ビット精度の変換を実現する場合、単位容量または単位抵抗が２５６個必要となることから、ダブルステージ型ＤＡＣを用いることにより、部品点数を大幅に削減できることがわかる。また、抵抗ストリングを下位ビット側変換用の副ＤＡＣとして用いたことで、抵抗値の製造ばらつきが出力値に与える影響が小さいことから、副ＤＡＣの面積をも削減することが可能となる。従って、Ｃ−Ｒ型ＤＡＣを用いることにより、小面積かつ低コストで、比較的高性能なＡＤ変換器を実現することが可能となっている。
【００１８】
【特許文献１】
特開昭５９−１６３９１３号公報（第６８頁−第７０頁、第３図）
【特許文献２】
特開昭５７−５５６１４号公報（第８２頁−第８４頁、第２図）
【００１９】
【発明が解決しようとする課題】
ところで、近年、集積回路の微細化の進展に伴って、ＣＭＯＳデジタルＬＳＩの高速化の進展が著しい。このようなデジタル要素回路の性能向上をシステム全体に生かすためにも、アナログ要素回路に対する高速化の要求がますます強くなっている。このようなアナログ要素回路の１つとして、逐次比較型のＡＤ変換器に対する高速化も強く望まれている。
【００２０】
逐次比較型のＡＤ変換器における変換時間は、アナログ信号をサンプリング容量に蓄積するサンプリング時間と、サンプリング終了後に、比較器によりＭＳＢ側からデジタルデータを決定していく比較時間とからなる。変換時間を短縮するには、これらの双方を短縮する必要があるが、このうち各ビットにおける比較時間を短縮するためには、各部の抵抗値と容量値とによって決まる時定数を小さくしなければならない。
【００２１】
上記の図６に示したＡＤ変換器の場合、比較器５での各ビットにおける比較時間を短縮するためには、比較器５自体の高速化とともに、ＤＡＣ出力のセトリングタイムを小さくすることも必要となる。上記のＡＤ変換器では、ＤＡＣ出力の上位ビット側は容量ＤＡＣにより得られ、下位ビット側は抵抗ＤＡＣにより得られる。従って、ＤＡＣ出力のセトリングタイムは、上位側では、コンデンサＣ１〜Ｃ５の容量値とスイッチ素子群１におけるＯＮ抵抗によって決まる時定数によって制限され、下位側では、抵抗ＤＡＣの等価抵抗と主に抵抗ＤＡＣの出力先となるコンデンサＣ１の容量値とによって制限される。このことから、変換時間を短縮するためには、抵抗ＤＡＣの出力ノードの等価抵抗を下げる必要があることがわかる。
【００２２】
抵抗ＤＡＣの等価抵抗を下げるためには、抵抗ＤＡＣを構成する抵抗Ｒ０〜Ｒ１５の単位抵抗値を下げる必要がある。これは、高速化のためには、基準電圧Ｖｒｅｆを供給する外部回路の電流供給能力を高め、かつ出力値の精度を高める必要が生じ、部品コストの上昇を招くことを意味する。
【００２３】
ここで、ｍおよびｎをそれぞれ０から１５までの整数とし、ＡＤ変換器内の接地電位をＶｓｓとすると、逐次比較動作時において、電荷の再分配によって決定される比較器５の反転入力端子、すなわちノード２１の電位Ｖｘは、以下の式（１）のようになる。
【００２４】
【数１】
Ｖｘ＝（ｍ／１６）（Ｖｒｅｆ−Ｖｓｓ）＋（ｎ／２５６）（Ｖｒｅｆ−Ｖｓｓ）−Ｖｉｎ＋Ｖｓｓ ………（１）
この式（１）に示すように、入力される入力アナログ電圧Ｖｉｎは、基準電圧Ｖｒｅｆと比較されて、デジタルデータに変換される。このため、基準電圧Ｖｒｅｆの精度を確保することが、変換後のデジタルデータの精度を確保するために重要となる。しかし、上記のように、高速化のために抵抗ＤＡＣの抵抗値を下げると、基準電圧Ｖｒｅｆが印加される入力端子７ａに流れ込む電流の量が増加する。このため、外部において基準電圧Ｖｒｅｆを発生する回路は、増加した電流を供給しながら、その出力電圧値の精度を確保できなければならない。一般に、電源回路は有限の出力抵抗値を持つため、このような出力電流の増大は電圧値の誤差を増加させる要因となり、実現は容易ではない。
【００２５】
また、電源回路や基準電圧Ｖｒｅｆの発生回路の電流供給能力を増大させ、その出力インピーダンスを低減する手法として、電圧フォロワ回路を使用することが知られている。しかし、一般に、オペアンプを用いた電圧フォロワ回路では、入力換算オフセットに起因する誤差が生じる。図６に示したＡＤ変換器では、基準電圧Ｖｒｅｆの誤差は変換データの誤差となって出現するため、基準電圧Ｖｒｅｆの発生回路には、大電流を供給する能力と同時に、低オフセット性能を併せ持つことが要求される。このため、上記のＡＤ変換器において高速な変換性能を実現しようとすると、低オフセットかつ低インピーダンスの外部回路が必要不可欠となる。
【００２６】
以上のように、従来のＣ−Ｒ型ＤＡＣを用いたＡＤ変換器では、変換動作を高速化するために抵抗ＤＡＣの抵抗値を下げると、外部の基準電圧Ｖｒｅｆの発生回路に対して、低オフセット性能と低インピーダンス特性とを同時に要求することになり、システム全体の部品コストを上昇させてしまうという問題があった。
【００２７】
本発明はこのような課題に鑑みてなされたものであり、チップ外部の部品コストを上昇させることなく、高速な変換が可能な逐次比較型のＡＤ変換器を提供することを目的とする。
【００２８】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示すように、入力アナログ電圧Ｖｉｎと局部ＤＡ変換器からの局部アナログ電圧との大小関係を比較器５により判定し、前記比較器５の判定出力に基づいてデジタルデータを発生して前記局部ＤＡ変換器に入力させ、前記局部アナログ電圧が前記入力アナログ電圧Ｖｉｎに最も近い値となるときの前記デジタルデータをＡＤ変換出力とする逐次比較型のＡＤ変換器において、前記局部ＤＡ変換器は、一端が共通に接続された複数のコンデンサＣ１〜Ｃ５からなるコンデンサ群と、前記各コンデンサＣ１〜Ｃ５に接続された第１のスイッチ素子群１とを具備して、前記デジタルデータの上位ビットデータに基づいて前記第１のスイッチ素子群１を制御し、第１の基準電圧Ｖｒｅｆまたは第２の基準電圧と接続させて前記各コンデンサＣ１〜Ｃ５の電荷を再分配し、再分配後の前記各コンデンサＣ１〜Ｃ５の一端の電圧を前記比較器５に出力することにより、前記上位ビットデータをＤＡ変換する容量アレイ型ＤＡ変換器と、複数の抵抗Ｒ０〜Ｒ１５が直列に接続された抵抗群と、前記各抵抗Ｒ０〜Ｒ１５に接続された第２のスイッチ素子群４とを具備して、前記デジタルデータの下位ビットデータに基づいて前記第２のスイッチ素子群４を制御し、前記抵抗群の両端の電圧を分圧して、前記上位ビットデータに相当する前記容量アレイ型ＤＡ変換器の出力電圧に加算する抵抗ストリング型ＤＡ変換器とを有し、前記抵抗群の一端には、前記第１の基準電圧Ｖｒｅｆを入力とする電圧フォロワ回路８の出力電圧が印加され、前記抵抗群の他端には前記第２の基準電圧が印加されることを特徴とするＡＤ変換器が提供される。
【００２９】
このようなＡＤ変換器において、容量アレイ型ＤＡ変換器では、比較器５の判定出力を基に出力されたデジタルデータの上位ビットデータに基づいて、第１のスイッチ素子群が制御される。これにより、コンデンサ群に対して第１の基準電圧Ｖｒｅｆまたは第２の基準電圧が接続されて各コンデンサＣ１〜Ｃ５の電荷が再分配され、再分配後の各コンデンサＣ１〜Ｃ５の一端の電圧が比較器５に出力されて、上位ビットデータが順次決定されるとともに、上位ビットデータがＤＡ変換される。また、抵抗ストリング型ＤＡ変換器では、上位ビットデータの決定後に出力されるデジタルデータの下位ビットデータに基づいて第２のスイッチ素子群４が制御され、抵抗群の両端の電圧が分圧されて容量アレイ型ＤＡ変換器に供給される。上位ビットデータに相当する容量アレイ型ＤＡ変換器の出力電圧に、容量アレイ型ＤＡ変換器からの供給電圧が加算され、この電圧と入力アナログ電圧Ｖｉｎとが比較器５において比較されることにより、下位ビットデータが順次決定される。
【００３０】
さらに、抵抗ストリング型ＤＡ変換器の抵抗群の一端には、第１の基準電圧Ｖｒｅｆを入力とする電圧フォロワ回路８の出力電圧が印加され、抵抗群の他端には第２の基準電圧（例えば接地電位）が印加される。電圧フォロワ回路８により、抵抗群に対する電流供給能力が増大し、抵抗群の具備する抵抗値を下げることができる。このとき、電圧フォロワ回路８の出力電圧にオフセットが発生した場合は、このオフセットは抵抗ストリング型ＤＡ変換器の出力電圧値にのみ影響する。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の第１の実施の形態に係るＡＤ変換器の全体構成を示す図である。
【００３２】
図１では、例として、主ＤＡＣおよび副ＤＡＣでそれぞれ４ビットずつの変換を行う８ビットの逐次比較型のＡＤ変換器の構成を示している。このＡＤ変換器は、コンデンサＣ１〜Ｃ５、スイッチ素子群１、スイッチ２および３からなる主ＤＡＣと、抵抗Ｒ０〜Ｒ１５およびスイッチ素子群４からなる副ＤＡＣと、比較器５と、逐次比較制御回路６とを具備している。また、入力端子７ａには基準電圧Ｖｒｅｆが入力され、入力端子７ｂには変換対象となる入力アナログ電圧Ｖｉｎが入力される。さらに、入力端子７ｂと抵抗Ｒ１５との間には、電圧フォロワ回路８が設けられている。
【００３３】
コンデンサＣ１〜Ｃ５は、それぞれの一端が、スイッチ２の固定端子側のノード２１に共通に接続された容量アレイを構成している。コンデンサＣ１およびＣ２の容量値はそれぞれ単位容量値Ｃｘとされ、コンデンサＣ３〜Ｃ５の容量値はそれぞれ２Ｃｘ、４Ｃｘ、８Ｃｘとなるように重み付けされている。
【００３４】
また、各コンデンサＣ１〜Ｃ５の他端はそれぞれスイッチ素子群１内の対応するスイッチの固定端子に接続されている。スイッチ素子群１により、コンデンサＣ１は、スイッチ素子群４の出力端子側のノード４１と、スイッチ２の固定端子側のノード２１とに選択的に接続され、コンデンサＣ２〜Ｃ５は、入力端子１とスイッチ２の固定端子側のノード２１とに選択的に接続される。
【００３５】
スイッチ２は２つの可動端子を有し、一方は開放され、他方は接地電位とされている。また、スイッチ３も２つの可動端子を有し、一方には入力端子７ｂからの入力アナログ電圧Ｖｉｎが導入され、他方は接地電位とされている。
【００３６】
抵抗Ｒ０〜Ｒ１５は直列に接続され、それぞれ同一の抵抗値を有して、抵抗ストリングを構成している。この抵抗ストリングの一方の端子には電圧フォロワ回路８の出力電圧が導入され、他方の端子は接地電位とされている。スイッチ素子群４は、各抵抗Ｒ０〜Ｒ１５からの出力を切り換えて基準電圧Ｖｒｅｆを分圧し、スイッチ素子群１を介してコンデンサＣ１に出力する。
【００３７】
比較器５は、反転入力端子がノード２１に接続され、非反転入力端子が接地電位とされている。比較器５は、ノード２１の電位と接地電位とを比較して、比較結果を逐次比較制御回路６に出力する。
【００３８】
逐次比較制御回路６は、比較器５の比較結果の入力を受けて、スイッチ素子群１および４、スイッチ２および３の動作を一定周期のクロック信号に従って制御するとともに、変換された８ビットのデジタルデータを出力する。
【００３９】
電圧フォロワ回路８を構成するオペアンプ８１は、入力端子７ａからの基準電圧Ｖｒｅｆを非反転入力端子に受け、出力電圧を抵抗ストリング中の抵抗Ｒ１５に対して供給する。なお、電圧フォロワ回路８の詳細な構成例については、後述する。
【００４０】
以下、このようなＡＤ変換器の動作について説明する。
まず、入力アナログ電圧Ｖｉｎに対するサンプリング動作を行う。サンプリング動作では、コンデンサＣ１〜Ｃ５のすべてが入力端子７ｂに接続されるように、スイッチ素子群１およびスイッチ３が制御され、また、ノード２１が接地電位となるようにスイッチ２が制御される。このとき、コンデンサＣ１〜Ｃ５によりノード２１に蓄積される電荷量は、−１６ＣｘＶｉｎとなる。
【００４１】
この後、逐次比較動作が行われて、ＭＳＢ側から順にデジタルデータを決定していく。まず、スイッチ２を開放状態とし、スイッチ素子群１およびスイッチ３を制御して、コンデンサＣ１〜Ｃ４のスイッチ素子群１側のノード１１〜１４を接地電位とし、コンデンサＣ５のスイッチ素子群１側のノード１５を入力端子７ａに接続させて基準電圧Ｖｒｅｆとする。これにより、ノード２１の電位が、コンデンサＣ１〜Ｃ５に蓄積された電荷の再分配により決まるようになり、ノード２１の電位は、Ｖｒｅｆ／２−Ｖｉｎとなる。従って、入力アナログ電圧Ｖｉｎと、基準電圧Ｖｒｅｆの１／２との大小を比較器５で判定することができ、比較結果によりＭＳＢの値が決定される。
【００４２】
さらに、スイッチ素子群１の切り換えを行うことにより、ノード２１の電位をＶｒｅｆ／１６刻みで変化させることができる。例えば、ＭＳＢの値が“１”と決定された場合は、逐次比較制御回路６の制御により、コンデンサＣ４のスイッチ素子群１側のノード１４が基準電圧Ｖｒｅｆとされ、ノード２１の電位が３Ｖｒｅｆ／４−Ｖｉｎとされる。また、ＭＳＢの値が“０”と決定された場合は、ノード１５が接地電位とされ、ノード１４が基準電圧Ｖｒｅｆとされて、ノード２１の電位がＶｒｅｆ／４−Ｖｉｎとされる。このときの比較器５の比較結果により、デジタルデータの上位２ビット目の値が決定される。このように、逐次比較制御回路６の制御により、比較器５による比較結果に基づいてスイッチ素子群１の切り換えが行われることにより、ＭＳＢ側から４ビット分のデジタルデータが決定される。
【００４３】
ここで、ｍを０から１５までの整数とし、ＡＤ変換器内の接地電位をＶｓｓとすると、上位ビット変換時において、電荷の再分配によって決定される比較器５の反転入力端子、すなわちノード２１の電位Ｖｘは、以下の式（２）のようになる。
【００４４】
【数２】
Ｖｘ＝（ｍ／１６）（Ｖｒｅｆ−Ｖｓｓ）−Ｖｉｎ＋Ｖｓｓ ………（２）
この式（２）により、例えばＶｓｓ＝０としたとき、入力アナログ電圧Ｖｉｎと、基準電圧Ｖｒｅｆを１６分割した値である（ｍ／１６）Ｖｒｅｆとの大小について、比較器５で判定できることがわかる。従って、上位４ビット分のデジタルデータを決定することができる。
【００４５】
次に、主ＤＡＣにおける合計のサンプリング容量値である１６Ｃｘに対して、その１／１６の容量値である単位容量値Ｃｘを有するコンデンサＣ１に接続されたスイッチ素子群１のスイッチを切り換え、コンデンサＣ１のノード１１の電位をＶｒｅｆ／１６刻みでさらに変化させる。これにより、ノード２１の電位をさらにＶｒｅｆ／２５６刻みで変化させることができ、比較器５による比較結果によりＬＳＢ側の４ビット部のデジタルデータを決定することができる。なお、ここでは、電圧フォロワ回路８から出力される電圧Ｖｆが、基準電圧Ｖｒｅｆとほぼ等しいものとする。
【００４６】
例えば、スイッチ素子群１の切り換えにより、容量アレイ中で基準電圧Ｖｒｅｆに接続されるコンデンサの容量値をｍＣｘ、接地電位に接続される容量値を（１５−ｍ）Ｃｘとして、コンデンサＣ１のスイッチ素子群１側のノード１１の電位を、Ｖｓｓを含めて、ｎ（Ｖｆ−Ｖｓｓ）＋Ｖｓｓと表す。このとき、電荷の再分配によって決定される比較器５の反転入力端子、すなわちノード２１の電位Ｖｘは、以下の式（３）のようになる。
【００４７】
【数３】
Ｖｘ＝（ｍ／１６）（Ｖｒｅｆ−Ｖｓｓ）＋（ｎ／２５６）（Ｖｆ−Ｖｓｓ）−Ｖｉｎ＋Ｖｓｓ ………（３）
基準電圧Ｖｒｅｆと電圧フォロワ回路８からの電圧Ｖｆとがほぼ等しいことから、式（３）による電位Ｖｘに対する比較器５の比較結果に基づき、合計８ビットのデジタルデータが得られることがわかる。
【００４８】
ところで、このような構成のＡＤ変換器において、変換動作を高速化するための１つの方法として、抵抗ＤＡＣの出力ノードの等価抵抗を下げ、この抵抗値と容量ＤＡＣの容量値とによって決まる時定数を小さくすることが挙げられる。ここで、例えば抵抗ＤＡＣの抵抗値を構成する抵抗Ｒ０〜Ｒ１５の単位抵抗値を下げた場合、入力端子７ａに流れ込む電流が増加してしまう。本実施の形態では、抵抗ストリングに対して基準電圧Ｖｒｅｆが印加されるノードに電圧フォロワ回路８を設けて、抵抗ストリングに対する電流供給能力を高めることで、基準電圧Ｖｒｅｆを発生する外部回路を変更することなく、抵抗Ｒ０〜Ｒ１５の抵抗値を下げることを実現する。
【００４９】
図１のＡＤ変換器において、基準電圧Ｖｒｅｆが印加される入力端子７ａでは、容量アレイ内の各コンデンサＣ１〜Ｃ５に電荷を供給する役割を果たしているだけであるため、定常的に電流が流れることはない。一方、電圧フォロワ回路８での電圧発生により、抵抗ＤＡＣに対して電流が供給される。ここで、電圧フォロワ回路８の発生電圧には、入力換算オフセットによる誤差が生じる場合があるため、この発生電圧は基準電圧Ｖｒｅｆと完全に一致しないことがある。しかし、電圧フォロワ回路８からの出力電圧は抵抗ＤＡＣにのみ印加されることから、オフセットによる変換精度の誤差は、抵抗ＤＡＣにより変換される下位ビットデータのみに出現することになる。
【００５０】
図１のＡＤ変換器では、下位４ビット分の変換が抵抗ＤＡＣで行われるため、上記の式（３）においてｎの値が最大で“１５”となり、オフセットの影響は１／１６程度に軽減される。例えば、電圧フォロワ回路８の出力電圧に２０ｍＶの誤差が生じた場合、比較器５の反転入力端子のノード２１では、誤差による電位の変動が１．２５ｍＶ程度となる。入力アナログ電圧Ｖｉｎのフルスケールを５Ｖとすると、例えば１０ビット精度とした場合でも、１ＬＳＢ分の電圧は４．８８ｍＶとなるため、上記の誤差は変換結果の精度にほとんど影響を与えない許容範囲内に収まる。
【００５１】
このように、抵抗ＤＡＣに対して、電圧フォロワ回路８を介して基準電圧Ｖｒｅｆを供給することにより、抵抗ＤＡＣ内の各抵抗Ｒ０〜Ｒ１５の抵抗値を下げた場合でも、基準電圧Ｖｒｅｆを発生する外部回路の電流供給能力を高める必要がなくなる。従って、部品コストを大きく上昇させることなく、ＡＤ変換器内の時定数を下げ、逐次比較動作を高速化することができる。また、電圧フォロワ回路８の発生電圧に生じる誤差は、下位ビットデータの変換精度にのみ影響するため、ＡＤ変換の精度が大きく損なわれることがない。
【００５２】
次に、電圧フォロワ回路８の回路構成について説明する。
図２は、電圧フォロワ回路８の概略構成例を示す図である。
図２に示す電圧フォロワ回路８では、基準電圧Ｖｒｅｆをオペアンプ８１を介して出力する回路とともに、オペアンプ８１の電源電圧Ｖｄｄを出力するための回路を設けている。上記の構成のＡＤ変換器では、実際には、基準電圧Ｖｒｅｆと電源電圧Ｖｄｄとを同一として使用されることも多いため、電源電圧Ｖｄｄを出力する回路を設けることで、汎用性が高まる。
【００５３】
電圧フォロワ回路８では、図２に示すように、オペアンプ８１の反転入力端子に基準電圧Ｖｒｅｆが入力され、オペアンプ８１の出力端子側のノード８２が、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと略称する）ＰＭ１のゲートに接続されている。ＰＭＯＳトランジスタＰＭ１のソースには電源電圧Ｖｄｄが印加され、ドレインが抵抗ストリングの抵抗Ｒ１５に接続されている。また、抵抗Ｒ１５との接続端のノード８３と、ノード８２との間には、コンデンサＣ１０が接続されており、ノード８３はオペアンプ８１の非反転入力端子に接続されている。
【００５４】
さらに、ＰＭＯＳトランジスタＰＭ２のソースには電源電圧Ｖｄｄが印加され、ドレインがノード８２に接続されている。このＰＭＯＳトランジスタＰＭ２のゲートには、制御信号Ｓａが入力される。また、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと略称する）ＮＭ３のドレインがノード８２に接続され、ソースが接地電位とされている。このＮＭＯＳトランジスタＮＭ３のゲートには、制御信号Ｓｂが入力される。
【００５５】
オペアンプ８１には、このオペアンプ８１を動作させるか否かを制御するための制御信号ＥＮが入力される。制御信号ＥＮがＨレベルのとき、制御信号ＳａおよびＳｂをそれぞれＨレベル、ＬレベルとしてＰＭＯＳトランジスタＰＭ２およびＮＭＯＳトランジスタＮＭ３をともにＯＦＦ状態とすることで、オペアンプ８１の出力によりＰＭＯＳトランジスタＰＭ１のゲート電位がＨレベルとなって、ＰＭＯＳトランジスタＰＭ１がＯＦＦ状態とされる。このとき、オペアンプ８１の出力電圧が、ＰＭＯＳトランジスタＰＭ１を介してオペアンプ８１の非反転入力端子に帰還され、電圧フォロワが形成されて、ノード８３の電位が基準電圧Ｖｒｅｆに近づくようにフィードバックが働く。なお、コンデンサＣ１０は、位相補償容量として機能する。
【００５６】
また、制御信号ＥＮをＬレベルとすると、オペアンプ８１の出力がハイインピーダンスとなって動作が停止される。このとき、制御信号ＳａおよびＳｂの信号レベルに応じて、ＰＭＯＳトランジスタＰＭ１のゲート電位を変化させることで、ＰＭＯＳトランジスタＰＭ１のＯＮ／ＯＦＦを切り換え、電源電圧Ｖｄｄの出力の有無を制御することが可能となる。
【００５７】
制御信号ＳａおよびＳｂをともにＨレベルとすると、ＰＭＯＳトランジスタＰＭ２がＯＦＦ状態となり、ＮＭＯＳトランジスタＮＭ３がＯＮ状態となって、ノード８２が接地電位（Ｌレベル）となる。これにより、ＰＭＯＳトランジスタＰＭ１がＯＮ状態となって、電源電圧Ｖｄｄがノード８３に対して出力される。
【００５８】
また、制御信号ＳａおよびＳｂをともにＬレベルとすると、ＰＭＯＳトランジスタＰＭ２がＯＮ状態、ＮＭＯＳトランジスタＮＭ３がＯＦＦ状態となって、ノード８２が電源電圧Ｖｄｄの電位（Ｈレベル）となる。これにより、ＰＭＯＳトランジスタＰＭ１がＯＦＦ状態となって、ノード８３が接地電位となり、電圧フォロワ回路８の全体の動作がＯＦＦした状態となる。
【００５９】
次に、このような電圧フォロワ回路８の具体的な構成について説明する。
図３は、電圧フォロワ回路８の第１の回路構成例を示す図である。なお、図３では、図２に示した回路構成に対応する要素については、同一の符号を付して示している。
【００６０】
この図３に示す回路構成では、ＰＭＯＳトランジスタＰＭ４およびＰＭ５と、ＮＭＯＳトランジスタＮＭ６、ＮＭ７およびＮＭ８とによって差動増幅器が構成されている。ＰＭＯＳトランジスタＰＭ４およびＰＭ５のソースには電源電圧Ｖｄｄが印加され、これら双方のゲートがＰＭＯＳトランジスタＰＭ４のドレインに接続されて、Ｐ型能動負荷が構成されている。また、ＮＭＯＳトランジスタＮＭ６およびＮＭ７のドレインは、ＰＭＯＳトランジスタＰＭ４およびＰＭ５とそれぞれ接続され、ＮＭＯＳトランジスタＮＭ６およびＮＭ７の各ゲートが差動入力対となっている。さらに、ＮＭＯＳトランジスタＮＭ８のドレインがＮＭＯＳトランジスタＮＭ６およびＮＭ７のソースに接続され、ＮＭＯＳトランジスタＮＭ８のソースが接地電位とされて、ＮＭＯＳトランジスタＮＭ８が電流源を構成している。
【００６１】
また、ＰＭＯＳトランジスタＰＭ４のドレインには、ＰＭＯＳトランジスタＰＭ９のドレインが接続されている。ＰＭＯＳトランジスタＰＭ９のソースには電源電圧Ｖｄｄが印加され、ゲートには制御信号ＥＮが入力される。
【００６２】
また、基準電圧Ｖｒｅｆが入力される入力端子７ａは、ＰＭＯＳトランジスタＰＭ１０およびＮＭＯＳトランジスタＮＭ１１のドレインと接続され、各トランジスタのソースが、差動増幅器の一方の入力であるＮＭＯＳトランジスタＮＭ７のゲートに接続されている。なお、差動増幅器の他方の入力であるＮＭＯＳトランジスタ６のゲートは、電源電圧Ｖｄｄを外部に出力するためのＰＭＯＳトランジスタＰＭ１のドレインのノード８３に接続されている。
【００６３】
また、ＮＭＯＳトランジスタＮＭ１１のソースには、制御信号ＥＮが入力される。さらに、ＰＭＯＳトランジスタＰＭ１０およびＮＭＯＳトランジスタＮＭ１１のドレインのノード８４には、ＮＭＯＳトランジスタＮＭ１２のドレインが接続され、このＮＭＯＳトランジスタＮＭ１２のソースは接地電位とされ、ゲートはＰＭＯＳトランジスタＰＭ１０のゲートに接続されている。
【００６４】
一方、インバータＩＮＶ１３には制御信号ＥＮが入力され、インバータＩＮＶ１３による反転信号ＥＮＸが、ＰＭＯＳトランジスタＰＭ１０、ＰＭ１４、ＰＭ１５、およびＮＭＯＳトランジスタＮＭ１６の各ゲートに入力される。ＰＭＯＳトランジスタＰＭ１４のソースには電源電圧Ｖｄｄが印加され、ドレインは抵抗Ｒ１７を介して、ＮＭＯＳトランジスタＮＭ１８のドレインに接続されている。ＮＭＯＳトランジスタＮＭ１８のソースは接地電位とされ、ゲートは、自身のドレインと、ＰＭＯＳトランジスタＰＭ１５およびＮＭＯＳトランジスタＮＭ１９の各ドレインに接続されている。
【００６５】
ＰＭＯＳトランジスタＰＭ１５およびＮＭＯＳトランジスタＮＭ１９の各ソースは、ＮＭＯＳトランジスタＮＭ８のゲートとＮＭＯＳトランジスタＮＭ１６のドレインとに接続されている。ＮＭＯＳトランジスタＮＭ１６のソースは接地電位とされている。
【００６６】
以下、このような構成を有する電圧フォロワ回路８の動作について説明する。
まず、オペアンプ８１を動作させる場合には、上述したように、制御信号ＥＮをＨレベルとし、制御信号ＳａおよびＳｂをそれぞれＨレベル、Ｌレベルとする。制御信号ＥＮがＨレベルのとき、インバータＩＮＶ１３からの反転信号ＥＮＸはＬレベルとなり、ＰＭＯＳトランジスタＰＭ１４がＯＮ状態となって、抵抗Ｒ１７に電流が流れる。これにより、ＮＭＯＳトランジスタＮＭ１８のドレインおよびゲートのノード８５は、抵抗Ｒ１７に流れる電流に対応した電位となる。
【００６７】
また、反転信号ＥＮＸ、制御信号ＥＮがそれぞれＬレベル、Ｈレベルであるので、ＰＭＯＳトランジスタＰＭ１５とＮＭＯＳトランジスタＮＭ１９とがともにＯＮ状態となり、これらのソースのノード８６はノード８５と等しくなり、差動増幅器のＮＭＯＳトランジスタＮＭ８に対して、所定の電流が流れる。このとき、ＮＭＯＳトランジスタＮＭ１６は、ＯＦＦ状態となっている。
【００６８】
さらに、反転信号ＥＮＸ、制御信号ＥＮがそれぞれＬレベル、Ｈレベルであるので、ＰＭＯＳトランジスタＰＭ１０とＮＭＯＳトランジスタＮＭ１２とがともにＯＮ状態となり、これらのソースのノード８４は入力端子７ａからの基準電圧Ｖｒｅｆと等しくなる。このとき、ＮＭＯＳトランジスタＮＭ１２は、ＯＦＦ状態となっている。
【００６９】
また、ＰＭＯＳトランジスタＰＭ９はＯＦＦ状態となり、ＰＭＯＳトランジスタＰＭ４およびＰＭ５と、ＮＭＯＳトランジスタＮＭ６、ＮＭ７およびＮＭ８とによって構成される差動増幅器が動作し、ノード８３の電位が基準電圧Ｖｒｅｆと等しくなるようにフィードバックが働く。このとき、コンデンサＣ１０は位相補償容量として機能する。
【００７０】
このような動作により、抵抗ＤＡＣへの電流供給能力が向上され、抵抗ストリングの抵抗値を下げた場合にも、低コストで高速・高精度なＡＤ変換器が実現される。
【００７１】
次に、抵抗ＤＡＣに対して電源電圧Ｖｄｄを出力する場合には、上述したように、制御信号ＥＮがＬレベルとされる。これにより、インバータＩＮＶ１３からの反転信号ＥＮＸはＨレベルとなり、ＰＭＯＳトランジスタＰＭ１４がＯＦＦ状態となって、抵抗Ｒ１７に電流が流れなくなる。また、ＰＭＯＳトランジスタＰＭ１５とＮＭＯＳトランジスタＮＭ１９とがともにＯＦＦ状態となり、ＮＭＯＳトランジスタＮＭ１６がＯＮ状態となる。従って、ノード８６が接地電位となり、ＮＭＯＳトランジスタＮＭ８がＯＦＦ状態となる。
【００７２】
さらに、ＰＭＯＳトランジスタＰＭ１０とＮＭＯＳトランジスタＮＭ１２とがともにＯＦＦ状態となり、ＮＭＯＳトランジスタＮＭ１２がＯＮ状態となって、ノード８４が接地電位となる。従って、ＮＭＯＳトランジスタＮＭ７がＯＦＦ状態となる。
【００７３】
このような動作により、差動増幅器内のＮＭＯＳトランジスタＮＭ７およびＮＭ８がともにＯＦＦ状態とされ、差動増幅器内に定常電流が流れることが防止される。このため、ノード８３から帰還された電圧がＮＭＯＳトランジスタＮＭ６のゲートに入力された場合でも、オペアンプ８１の出力がハイインピーダンスの状態に保たれる。従って、ＰＭＯＳトランジスタＰＭ２およびＮＭＯＳトランジスタＮＭ３の動作を制御することにより、ＰＭＯＳトランジスタＰＭ１における電源電圧Ｖｄｄの出力の有無を切り換えることが可能となる。
【００７４】
上記の状態で、制御信号ＳａおよびＳｂをともにＨレベルにすると、ＰＭＯＳトランジスタＰＭ２がＯＦＦ状態、ＮＭＯＳトランジスタＮＭ３がＯＮ状態となって、差動増幅器の出力のノード８２が接地電位となる。これにより、ＰＭＯＳトランジスタＰＭ１がＯＮ状態となり、ノード８３の電位が電源電圧Ｖｄｄとなる。
【００７５】
また、制御信号ＳａおよびＳｂをともにＬレベルにすると、ＰＭＯＳトランジスタＰＭ２がＯＮ状態、ＮＭＯＳトランジスタＮＭ３がＯＦＦ状態となって、差動増幅器の出力のノード８２が電源電圧Ｖｄｄとなる。これにより、ＰＭＯＳトランジスタＰＭ１がＯＦＦ状態となり、抵抗ＤＡＣに対する電源電圧Ｖｄｄの出力が停止される。
【００７６】
以上のような回路構成により、低コストで高速・高精度なＡＤ変換器が実現されるとともに、必要に応じて、オペアンプ８１を動作させずに電源電圧Ｖｄｄを出力させたり、回路の出力を停止させたりすることが可能となり、汎用性の高いＡＤ変換器が実現される。
【００７７】
次に、図４は、電圧フォロワ回路８の第２の回路構成例を示す図である。なお、図４では、図３に示した回路構成に対応する要素については、同一の符号を付して示している。
【００７８】
この図４に示す回路構成において、図３に示した回路構成との違いは、基準電圧Ｖｒｅｆの入力端子７ａが、差動増幅器内のＮＭＯＳトランジスタＮＭ７に直接接続されていること、回路の出力となるノード８３と、差動増幅器内のＮＭＯＳトランジスタＮＭ６との間に、ＰＭＯＳトランジスタＰＭ２０およびＮＭＯＳトランジスタＮＭ２１が挿入され、さらに挿入されたこれらのトランジスタとＮＭＯＳトランジスタＮＭ６とが接続されたノード８７に、ＮＭＯＳトランジスタＮＭ２２が接続されていることである。
【００７９】
ＰＭＯＳトランジスタＰＭ２０およびＮＭＯＳトランジスタＮＭ２１のドレインは、ともにノード８３に接続され、ソースがＮＭＯＳトランジスタＮＭ６のゲートおよびＮＭＯＳトランジスタＮＭ２２のドレインに接続されている。また、ＰＭＯＳトランジスタＰＭ２０のゲートには反転信号ＥＮＸが入力され、ＮＭＯＳトランジスタＮＭ２１のゲートには制御信号ＥＮが入力される。ＮＭＯＳトランジスタＮＭ２２のゲートには、反転信号ＥＮＸが入力される。
【００８０】
このような構成の電圧フォロワ回路８は、以下のように動作する。
制御信号ＥＮをＨレベル、制御信号ＳａおよびＳｂをそれぞれＨレベル、Ｌレベルとすると、図３の場合と同様に、ＰＭＯＳトランジスタＰＭ１５およびＮＭＯＳトランジスタＮＭ１９がＯＮ状態となり、差動増幅器内のＮＭＯＳトランジスタＮＭ８に所定の電流が流れる。また、ＰＭＯＳトランジスタＰＭ２０およびＮＭＯＳトランジスタＮＭ２１がＯＮ状態となり、ＮＭＯＳトランジスタＮＭ２２がＯＦＦ状態となるため、ノード８３に出力される電圧ＶｆがＮＭＯＳトランジスタＮＭ６に帰還し、電圧フォロワが構成されて、ノード８３の電位が基準電圧Ｖｒｅｆと等しくなるようにフィードバックが働く。
【００８１】
一方、オペアンプ８１の動作を停止させる場合は、制御信号ＥＮをＬレベルとすると、図３の場合と同様に、ＰＭＯＳトランジスタＰＭ１５およびＮＭＯＳトランジスタＮＭ１９がＯＦＦ状態となり、差動増幅器内のＮＭＯＳトランジスタＮＭ８がＯＦＦ状態となる。これに加えて、ＰＭＯＳトランジスタＰＭ２０およびＮＭＯＳトランジスタＮＭ２１がＯＦＦ状態となり、ＮＭＯＳトランジスタＮＭ２２がＯＮ状態となるため、ノード８７が接地電位となる。
【００８２】
このような動作により、差動増幅器内のＮＭＯＳトランジスタＮＭ６およびＮＭ８がともにＯＦＦ状態とされ、差動増幅器内に定常電流が流れることが防止される。この回路では、入力端子７ａからの基準電圧ＶｒｅｆがＮＭＯＳトランジスタＮＭ７のゲートに入力されることがあるが、この場合にも上記の動作によりオペアンプ８１の出力がハイインピーダンスの状態に保たれる。従って、ＰＭＯＳトランジスタＰＭ２およびＮＭＯＳトランジスタＮＭ３の動作を制御することにより、ＰＭＯＳトランジスタＰＭ１における電源電圧Ｖｄｄの出力の有無を切り換えることが可能となる。
【００８３】
以上の回路構成により、図３の場合と同様に、低コストで高速・高精度なＡＤ変換器が実現されるとともに、必要に応じて、電源電圧Ｖｄｄの出力動作、および回路の出力を停止する動作を選択することが可能となる。
【００８４】
ところで、以上の第１の実施の形態では、入力端子７ａに基準電圧Ｖｒｅｆが印加され、入力端子７ｂが接地電位とされていた。しかし、このようなＣ−Ｒ型ＤＡＣを用いたＡＤ変換器は、入力端子７ｂに対しても、接地電位以外の基準電圧を印加して使用される場合がある。以下、このような場合に適したＡＤ変換器について説明する。
【００８５】
図５は、本発明の第２の実施の形態に係るＡＤ変換器の全体構成を示す図である。なお、図５では、図１に示した回路構成に対応する要素については、同一の符号を付して示している。
【００８６】
図５に示すＡＤ変換器では、容量ＤＡＣおよび抵抗ＤＡＣの基本的な構成は、図１の場合と同様である。また、図１の場合と同様に、入力端子７ａからの基準電圧Ｖｒｅｆは、電圧フォロワ回路８を介して抵抗ストリングに供給される。
【００８７】
また、本実施の形態では、スイッチ３の一方の可動端子は入力端子７ｂに接続されて、入力アナログ信号Ｖｉｎの入力を受け、他方の可動端子は入力端子７ｃに接続されて、負の基準電圧Ｖｒｅｆ２の入力を受けている。さらに、入力端子７ｃからの基準電圧Ｖｒｅｆ２は、電圧フォロワ回路９を介して、抵抗ストリングの抵抗Ｒ０に供給される。
【００８８】
このような構成のＡＤ変換器において、入力アナログ信号Ｖｉｎに対するＡＤ変換動作は、図１の場合とほぼ同じである。また、正の基準電圧Ｖｒｅｆおよび負の基準電圧Ｖｒｅｆ２を、それぞれ電圧フォロワ回路８および９を介して抵抗ＤＡＣに供給する構成としたことで、抵抗ＤＡＣに対する電圧供給能力が高められる。従って、基準電圧ＶｒｅｆおよびＶｒｅｆ２をそれぞれ発生する外部回路を変更することなく、ストリングの抵抗値を下げて回路の時定数を低下させ、変換速度および変換精度を向上させることが可能となる。
【００８９】
【発明の効果】
以上説明したように、本発明のＡＤ変換器では、抵抗ストリング型ＤＡ変換器の抵抗群の一端に、第１の基準電圧を入力とする電圧フォロワ回路の出力電圧が印加され、抵抗群の他端に第２の基準電圧が印加される。電圧フォロワ回路により、抵抗群に対する電流供給能力が増大するので、第１の基準電圧の供給源が有する電流供給能力を上げずに、抵抗群の具備する抵抗値を下げ、回路の時定数を下げることができる。また、電圧フォロワ回路の出力電圧にオフセットが発生した場合は、このオフセットは抵抗ストリング型ＤＡ変換器の出力電圧値にのみ影響するため、変換されたデジタルデータの誤差が抑制される。従って、部品コストを大きく上昇させることなく、高速で高精度なＡＤ変換を行うことが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＡＤ変換器の全体構成を示す図である。
【図２】電圧フォロワ回路の概略構成例を示す図である。
【図３】電圧フォロワ回路の第１の回路構成例を示す図である。
【図４】電圧フォロワ回路の第２の回路構成例を示す図である。
【図５】本発明の第２の実施の形態に係るＡＤ変換器の全体構成を示す図である。
【図６】従来のＣ−Ｒ型ＤＡＣを用いたＡＤ変換器の構成例を示す図である。
【符号の説明】
１ スイッチ素子群
２，３ スイッチ
４ スイッチ素子群
５ 比較器
６ 逐次比較制御回路
７ａ，７ｂ 入力端子
８ 電圧フォロワ回路
１１〜１５，２１，３１，４１，５１ ノード
８１ オペアンプ
Ｃ１〜Ｃ５ コンデンサ
Ｒ０〜Ｒ１５ 抵抗
【発明の属する技術分野】
本発明は、入力アナログ電圧をデジタルデータに変換するＡＤ変換器に関し、特に、上位ビットデータおよび下位ビットデータを変換する局部ＤＡ変換器として、容量アレイ型ＤＡ変換器および抵抗ストリング型ＤＡ変換器をそれぞれ用いた逐次比較型のＡＤ変換器に関する。
【０００２】
【従来の技術】
現在、アナログ信号をデジタル信号に変換するＡＤ変換器（アナログ・デジタル変換器）は、あらゆる電子機器に搭載されている。特に最近では、低コストかつ高性能で、製品用途の広い逐次比較型と呼ばれるＡＤ変換器が知られている。逐次比較型ＡＤ変換器は、比較的簡単な回路構成で実現され、またＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセスとの整合性が高いため、製造コストが低い。なおかつ、比較的高速な変換を実現できることが特徴である。また、この逐次比較型ＡＤ変換器に対して、ダブルステージ型ＤＡＣ（Ｄｉｇｉｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）を用いることで、高分解能のＡＤ変換器をより小さなシリコン面積で実現できることが知られている。
【０００３】
高分解能の逐次比較型ＡＤ変換器は、ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）側の変換に対応する主ＤＡＣと、ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）側の変換に対応する副ＤＡＣとの２段構成を有するダブルステージ型ＤＡＣと、比較器と、一般にＳＡＲ（Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ Ｒｅｓｉｓｔｅｒ）と呼ばれる制御回路または制御方法との組み合わせにより実現される。また、ダブルステージ型ＤＡＣはさらに、主ＤＡＣおよび副ＤＡＣのそれぞれを、容量アレイで実現するか、あるいは抵抗ストリングで実現するかによって、以下の４種類に大別される。
〔１〕容量アレイ＋容量アレイ型
〔２〕抵抗ストリング＋容量アレイ型
〔３〕容量アレイ＋抵抗ストリング型
〔４〕抵抗ストリング＋抵抗ストリング型
これらの中でも、小面積でかつ比較的高性能なＡＤ変換器として、特に、容量アレイ＋抵抗ストリング型（以下、Ｃ−Ｒ型と呼称する）ＤＡＣを用いたＡＤ変換器が広く使用されている。
【０００４】
Ｃ−Ｒ型ＤＡＣを用いたＡＤ変換器の一般的な例としては、Ｃアレイ型ＤＡ変換器の出力ノードと、Ｒ型ＤＡ変換器のステップ電圧出力ノードとの間に容量結合手段を接続し、Ｃアレイ型ＤＡ変換器の出力ノードからＤＡ変換出力を取り出すような構成のＣ−Ｒ型ＤＡ変換器を用いたものがあった（例えば、特許文献１参照）。
【０００５】
また、他の一般的な例としては、抵抗ストリングの出力ノードが、容量アレイ回路中の単位の容量値を有する容量に接続され、この容量を含む容量アレイ回路の共通の接続端の電圧と、抵抗ストリングにより分圧された基準電圧とを加算した出力をＤＡ変換出力としたＣ−Ｒ型ＤＡ変換器を用いたものがあった（例えば、特許文献２参照）。
【０００６】
図６は、従来のＣ−Ｒ型ＤＡＣを用いたＡＤ変換器の構成例を示す図である。
図６では、例として、主ＤＡＣおよび副ＤＡＣでそれぞれ４ビットずつの変換を行う８ビットの逐次比較型のＡＤ変換器の構成例を示している。このＡＤ変換器は、コンデンサＣ１〜Ｃ５、スイッチ素子群１、スイッチ２および３からなる主ＤＡＣと、抵抗Ｒ０〜Ｒ１５およびスイッチ素子群４からなる副ＤＡＣと、比較器５と、逐次比較制御回路６とを具備している。また、入力端子７ａには基準電圧Ｖｒｅｆが入力され、入力端子７ｂには変換対象となる入力アナログ電圧Ｖｉｎが入力される。
【０００７】
コンデンサＣ１〜Ｃ５は、それぞれの一端が、スイッチ２の固定端子側のノード２１に共通に接続された容量アレイを構成している。コンデンサＣ１およびＣ２の容量値はそれぞれ単位容量値Ｃｘとされ、コンデンサＣ３〜Ｃ５の容量値はそれぞれ２Ｃｘ、４Ｃｘ、８Ｃｘとなるように重み付けされている。
【０００８】
また、各コンデンサＣ１〜Ｃ５の他端はそれぞれスイッチ素子群１内の対応するスイッチの固定端子に接続されている。スイッチ素子群１により、コンデンサＣ１は、スイッチ素子群４の出力端子側のノード４１と、スイッチ２の固定端子側のノード２１とに選択的に接続され、コンデンサＣ２〜Ｃ５は、入力端子１とスイッチ２の固定端子側のノード２１とに選択的に接続される。
【０００９】
スイッチ２は２つの可動端子を有し、一方は開放され、他方は接地電位とされている。また、スイッチ３も２つの可動端子を有し、一方には入力端子７ｂからの入力アナログ電圧Ｖｉｎが導入され、他方は接地電位とされている。
【００１０】
抵抗Ｒ０〜Ｒ１５は直列に接続され、それぞれ同一の抵抗値を有して、抵抗ストリングを構成している。この抵抗ストリングの一方の端子には基準電圧Ｖｒｅｆが導入され、他方の端子は接地電位とされている。スイッチ素子群４は、各抵抗Ｒ０〜Ｒ１５からの出力を切り換えて基準電圧Ｖｒｅｆを分圧し、スイッチ素子群１を介してコンデンサＣ１に出力する。
【００１１】
比較器５は、反転入力端子がノード２１に接続され、非反転入力端子が接地電位とされている。比較器５は、ノード２１の電位と接地電位とを比較して、比較結果を逐次比較制御回路６に出力する。
【００１２】
逐次比較制御回路６は、比較器５の比較結果の入力を受けて、スイッチ素子群１および４、スイッチ２および３の動作を一定周期のクロック信号に従って制御するとともに、変換された８ビットのデジタルデータを出力する。
【００１３】
以下、このようなＡＤ変換器の動作について説明する。
まず、入力アナログ電圧Ｖｉｎに対するサンプリング動作を行う。サンプリング動作では、コンデンサＣ１〜Ｃ５のすべてが入力端子７ｂに接続されるように、スイッチ素子群１およびスイッチ３が制御され、また、ノード２１が接地電位となるようにスイッチ２が制御される。このとき、コンデンサＣ１〜Ｃ５によりノード２１に蓄積される電荷量は、−１６ＣｘＶｉｎとなる。
【００１４】
この後、逐次比較動作が行われて、ＭＳＢ側から順にデジタルデータを決定していく。まず、スイッチ２を開放状態とし、スイッチ素子群１およびスイッチ３を制御して、コンデンサＣ１〜Ｃ４のスイッチ素子群１側のノード１１〜１４を接地電位とし、コンデンサＣ５のスイッチ素子群１側のノード１５を入力端子７ａに接続させて基準電圧Ｖｒｅｆとする。これにより、ノード２１の電位が、コンデンサＣ１〜Ｃ５に蓄積された電荷の再分配により決まるようになり、ノード２１の電位は、Ｖｒｅｆ／２−Ｖｉｎとなる。従って、入力アナログ電圧Ｖｉｎと、基準電圧Ｖｒｅｆの１／２との大小を比較器５で判定することができ、比較結果によりＭＳＢの値が決定される。
【００１５】
さらに、スイッチ素子群１の切り換えを行うことにより、ノード２１の電位をＶｒｅｆ／１６刻みで変化させることができる。従って、逐次比較制御回路６の制御により、比較器５による比較結果に基づいてスイッチ素子群１の切り換えが行われることにより、ＭＳＢ側から４ビット分のデジタルデータが決定される。
【００１６】
次に、主ＤＡＣにおける合計のサンプリング容量値である１６Ｃｘに対して、その１／１６の容量値である単位容量値Ｃｘを有するコンデンサＣ１のノード１１の電位を、スイッチ素子群４を切り換えることによりＶｒｅｆ／１６刻みでさらに変化させる。これにより、ノード２１の電位をさらにＶｒｅｆ／２５６刻みで変化させることができ、比較器５による比較結果によりＬＳＢ側の４ビット部のデジタルデータを決定することができる。
【００１７】
このように、従来のＣ−Ｒ型ＤＡＣを用いたＡＤ変換器では、１６個分の単位容量と１６個分の単位抵抗を設けることで、８ビット精度のＡＤ変換器が実現されていた。例えば、容量と抵抗のいずれかのみを用いたシングルステージ型ＤＡＣにより８ビット精度の変換を実現する場合、単位容量または単位抵抗が２５６個必要となることから、ダブルステージ型ＤＡＣを用いることにより、部品点数を大幅に削減できることがわかる。また、抵抗ストリングを下位ビット側変換用の副ＤＡＣとして用いたことで、抵抗値の製造ばらつきが出力値に与える影響が小さいことから、副ＤＡＣの面積をも削減することが可能となる。従って、Ｃ−Ｒ型ＤＡＣを用いることにより、小面積かつ低コストで、比較的高性能なＡＤ変換器を実現することが可能となっている。
【００１８】
【特許文献１】
特開昭５９−１６３９１３号公報（第６８頁−第７０頁、第３図）
【特許文献２】
特開昭５７−５５６１４号公報（第８２頁−第８４頁、第２図）
【００１９】
【発明が解決しようとする課題】
ところで、近年、集積回路の微細化の進展に伴って、ＣＭＯＳデジタルＬＳＩの高速化の進展が著しい。このようなデジタル要素回路の性能向上をシステム全体に生かすためにも、アナログ要素回路に対する高速化の要求がますます強くなっている。このようなアナログ要素回路の１つとして、逐次比較型のＡＤ変換器に対する高速化も強く望まれている。
【００２０】
逐次比較型のＡＤ変換器における変換時間は、アナログ信号をサンプリング容量に蓄積するサンプリング時間と、サンプリング終了後に、比較器によりＭＳＢ側からデジタルデータを決定していく比較時間とからなる。変換時間を短縮するには、これらの双方を短縮する必要があるが、このうち各ビットにおける比較時間を短縮するためには、各部の抵抗値と容量値とによって決まる時定数を小さくしなければならない。
【００２１】
上記の図６に示したＡＤ変換器の場合、比較器５での各ビットにおける比較時間を短縮するためには、比較器５自体の高速化とともに、ＤＡＣ出力のセトリングタイムを小さくすることも必要となる。上記のＡＤ変換器では、ＤＡＣ出力の上位ビット側は容量ＤＡＣにより得られ、下位ビット側は抵抗ＤＡＣにより得られる。従って、ＤＡＣ出力のセトリングタイムは、上位側では、コンデンサＣ１〜Ｃ５の容量値とスイッチ素子群１におけるＯＮ抵抗によって決まる時定数によって制限され、下位側では、抵抗ＤＡＣの等価抵抗と主に抵抗ＤＡＣの出力先となるコンデンサＣ１の容量値とによって制限される。このことから、変換時間を短縮するためには、抵抗ＤＡＣの出力ノードの等価抵抗を下げる必要があることがわかる。
【００２２】
抵抗ＤＡＣの等価抵抗を下げるためには、抵抗ＤＡＣを構成する抵抗Ｒ０〜Ｒ１５の単位抵抗値を下げる必要がある。これは、高速化のためには、基準電圧Ｖｒｅｆを供給する外部回路の電流供給能力を高め、かつ出力値の精度を高める必要が生じ、部品コストの上昇を招くことを意味する。
【００２３】
ここで、ｍおよびｎをそれぞれ０から１５までの整数とし、ＡＤ変換器内の接地電位をＶｓｓとすると、逐次比較動作時において、電荷の再分配によって決定される比較器５の反転入力端子、すなわちノード２１の電位Ｖｘは、以下の式（１）のようになる。
【００２４】
【数１】
Ｖｘ＝（ｍ／１６）（Ｖｒｅｆ−Ｖｓｓ）＋（ｎ／２５６）（Ｖｒｅｆ−Ｖｓｓ）−Ｖｉｎ＋Ｖｓｓ ………（１）
この式（１）に示すように、入力される入力アナログ電圧Ｖｉｎは、基準電圧Ｖｒｅｆと比較されて、デジタルデータに変換される。このため、基準電圧Ｖｒｅｆの精度を確保することが、変換後のデジタルデータの精度を確保するために重要となる。しかし、上記のように、高速化のために抵抗ＤＡＣの抵抗値を下げると、基準電圧Ｖｒｅｆが印加される入力端子７ａに流れ込む電流の量が増加する。このため、外部において基準電圧Ｖｒｅｆを発生する回路は、増加した電流を供給しながら、その出力電圧値の精度を確保できなければならない。一般に、電源回路は有限の出力抵抗値を持つため、このような出力電流の増大は電圧値の誤差を増加させる要因となり、実現は容易ではない。
【００２５】
また、電源回路や基準電圧Ｖｒｅｆの発生回路の電流供給能力を増大させ、その出力インピーダンスを低減する手法として、電圧フォロワ回路を使用することが知られている。しかし、一般に、オペアンプを用いた電圧フォロワ回路では、入力換算オフセットに起因する誤差が生じる。図６に示したＡＤ変換器では、基準電圧Ｖｒｅｆの誤差は変換データの誤差となって出現するため、基準電圧Ｖｒｅｆの発生回路には、大電流を供給する能力と同時に、低オフセット性能を併せ持つことが要求される。このため、上記のＡＤ変換器において高速な変換性能を実現しようとすると、低オフセットかつ低インピーダンスの外部回路が必要不可欠となる。
【００２６】
以上のように、従来のＣ−Ｒ型ＤＡＣを用いたＡＤ変換器では、変換動作を高速化するために抵抗ＤＡＣの抵抗値を下げると、外部の基準電圧Ｖｒｅｆの発生回路に対して、低オフセット性能と低インピーダンス特性とを同時に要求することになり、システム全体の部品コストを上昇させてしまうという問題があった。
【００２７】
本発明はこのような課題に鑑みてなされたものであり、チップ外部の部品コストを上昇させることなく、高速な変換が可能な逐次比較型のＡＤ変換器を提供することを目的とする。
【００２８】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示すように、入力アナログ電圧Ｖｉｎと局部ＤＡ変換器からの局部アナログ電圧との大小関係を比較器５により判定し、前記比較器５の判定出力に基づいてデジタルデータを発生して前記局部ＤＡ変換器に入力させ、前記局部アナログ電圧が前記入力アナログ電圧Ｖｉｎに最も近い値となるときの前記デジタルデータをＡＤ変換出力とする逐次比較型のＡＤ変換器において、前記局部ＤＡ変換器は、一端が共通に接続された複数のコンデンサＣ１〜Ｃ５からなるコンデンサ群と、前記各コンデンサＣ１〜Ｃ５に接続された第１のスイッチ素子群１とを具備して、前記デジタルデータの上位ビットデータに基づいて前記第１のスイッチ素子群１を制御し、第１の基準電圧Ｖｒｅｆまたは第２の基準電圧と接続させて前記各コンデンサＣ１〜Ｃ５の電荷を再分配し、再分配後の前記各コンデンサＣ１〜Ｃ５の一端の電圧を前記比較器５に出力することにより、前記上位ビットデータをＤＡ変換する容量アレイ型ＤＡ変換器と、複数の抵抗Ｒ０〜Ｒ１５が直列に接続された抵抗群と、前記各抵抗Ｒ０〜Ｒ１５に接続された第２のスイッチ素子群４とを具備して、前記デジタルデータの下位ビットデータに基づいて前記第２のスイッチ素子群４を制御し、前記抵抗群の両端の電圧を分圧して、前記上位ビットデータに相当する前記容量アレイ型ＤＡ変換器の出力電圧に加算する抵抗ストリング型ＤＡ変換器とを有し、前記抵抗群の一端には、前記第１の基準電圧Ｖｒｅｆを入力とする電圧フォロワ回路８の出力電圧が印加され、前記抵抗群の他端には前記第２の基準電圧が印加されることを特徴とするＡＤ変換器が提供される。
【００２９】
このようなＡＤ変換器において、容量アレイ型ＤＡ変換器では、比較器５の判定出力を基に出力されたデジタルデータの上位ビットデータに基づいて、第１のスイッチ素子群が制御される。これにより、コンデンサ群に対して第１の基準電圧Ｖｒｅｆまたは第２の基準電圧が接続されて各コンデンサＣ１〜Ｃ５の電荷が再分配され、再分配後の各コンデンサＣ１〜Ｃ５の一端の電圧が比較器５に出力されて、上位ビットデータが順次決定されるとともに、上位ビットデータがＤＡ変換される。また、抵抗ストリング型ＤＡ変換器では、上位ビットデータの決定後に出力されるデジタルデータの下位ビットデータに基づいて第２のスイッチ素子群４が制御され、抵抗群の両端の電圧が分圧されて容量アレイ型ＤＡ変換器に供給される。上位ビットデータに相当する容量アレイ型ＤＡ変換器の出力電圧に、容量アレイ型ＤＡ変換器からの供給電圧が加算され、この電圧と入力アナログ電圧Ｖｉｎとが比較器５において比較されることにより、下位ビットデータが順次決定される。
【００３０】
さらに、抵抗ストリング型ＤＡ変換器の抵抗群の一端には、第１の基準電圧Ｖｒｅｆを入力とする電圧フォロワ回路８の出力電圧が印加され、抵抗群の他端には第２の基準電圧（例えば接地電位）が印加される。電圧フォロワ回路８により、抵抗群に対する電流供給能力が増大し、抵抗群の具備する抵抗値を下げることができる。このとき、電圧フォロワ回路８の出力電圧にオフセットが発生した場合は、このオフセットは抵抗ストリング型ＤＡ変換器の出力電圧値にのみ影響する。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の第１の実施の形態に係るＡＤ変換器の全体構成を示す図である。
【００３２】
図１では、例として、主ＤＡＣおよび副ＤＡＣでそれぞれ４ビットずつの変換を行う８ビットの逐次比較型のＡＤ変換器の構成を示している。このＡＤ変換器は、コンデンサＣ１〜Ｃ５、スイッチ素子群１、スイッチ２および３からなる主ＤＡＣと、抵抗Ｒ０〜Ｒ１５およびスイッチ素子群４からなる副ＤＡＣと、比較器５と、逐次比較制御回路６とを具備している。また、入力端子７ａには基準電圧Ｖｒｅｆが入力され、入力端子７ｂには変換対象となる入力アナログ電圧Ｖｉｎが入力される。さらに、入力端子７ｂと抵抗Ｒ１５との間には、電圧フォロワ回路８が設けられている。
【００３３】
コンデンサＣ１〜Ｃ５は、それぞれの一端が、スイッチ２の固定端子側のノード２１に共通に接続された容量アレイを構成している。コンデンサＣ１およびＣ２の容量値はそれぞれ単位容量値Ｃｘとされ、コンデンサＣ３〜Ｃ５の容量値はそれぞれ２Ｃｘ、４Ｃｘ、８Ｃｘとなるように重み付けされている。
【００３４】
また、各コンデンサＣ１〜Ｃ５の他端はそれぞれスイッチ素子群１内の対応するスイッチの固定端子に接続されている。スイッチ素子群１により、コンデンサＣ１は、スイッチ素子群４の出力端子側のノード４１と、スイッチ２の固定端子側のノード２１とに選択的に接続され、コンデンサＣ２〜Ｃ５は、入力端子１とスイッチ２の固定端子側のノード２１とに選択的に接続される。
【００３５】
スイッチ２は２つの可動端子を有し、一方は開放され、他方は接地電位とされている。また、スイッチ３も２つの可動端子を有し、一方には入力端子７ｂからの入力アナログ電圧Ｖｉｎが導入され、他方は接地電位とされている。
【００３６】
抵抗Ｒ０〜Ｒ１５は直列に接続され、それぞれ同一の抵抗値を有して、抵抗ストリングを構成している。この抵抗ストリングの一方の端子には電圧フォロワ回路８の出力電圧が導入され、他方の端子は接地電位とされている。スイッチ素子群４は、各抵抗Ｒ０〜Ｒ１５からの出力を切り換えて基準電圧Ｖｒｅｆを分圧し、スイッチ素子群１を介してコンデンサＣ１に出力する。
【００３７】
比較器５は、反転入力端子がノード２１に接続され、非反転入力端子が接地電位とされている。比較器５は、ノード２１の電位と接地電位とを比較して、比較結果を逐次比較制御回路６に出力する。
【００３８】
逐次比較制御回路６は、比較器５の比較結果の入力を受けて、スイッチ素子群１および４、スイッチ２および３の動作を一定周期のクロック信号に従って制御するとともに、変換された８ビットのデジタルデータを出力する。
【００３９】
電圧フォロワ回路８を構成するオペアンプ８１は、入力端子７ａからの基準電圧Ｖｒｅｆを非反転入力端子に受け、出力電圧を抵抗ストリング中の抵抗Ｒ１５に対して供給する。なお、電圧フォロワ回路８の詳細な構成例については、後述する。
【００４０】
以下、このようなＡＤ変換器の動作について説明する。
まず、入力アナログ電圧Ｖｉｎに対するサンプリング動作を行う。サンプリング動作では、コンデンサＣ１〜Ｃ５のすべてが入力端子７ｂに接続されるように、スイッチ素子群１およびスイッチ３が制御され、また、ノード２１が接地電位となるようにスイッチ２が制御される。このとき、コンデンサＣ１〜Ｃ５によりノード２１に蓄積される電荷量は、−１６ＣｘＶｉｎとなる。
【００４１】
この後、逐次比較動作が行われて、ＭＳＢ側から順にデジタルデータを決定していく。まず、スイッチ２を開放状態とし、スイッチ素子群１およびスイッチ３を制御して、コンデンサＣ１〜Ｃ４のスイッチ素子群１側のノード１１〜１４を接地電位とし、コンデンサＣ５のスイッチ素子群１側のノード１５を入力端子７ａに接続させて基準電圧Ｖｒｅｆとする。これにより、ノード２１の電位が、コンデンサＣ１〜Ｃ５に蓄積された電荷の再分配により決まるようになり、ノード２１の電位は、Ｖｒｅｆ／２−Ｖｉｎとなる。従って、入力アナログ電圧Ｖｉｎと、基準電圧Ｖｒｅｆの１／２との大小を比較器５で判定することができ、比較結果によりＭＳＢの値が決定される。
【００４２】
さらに、スイッチ素子群１の切り換えを行うことにより、ノード２１の電位をＶｒｅｆ／１６刻みで変化させることができる。例えば、ＭＳＢの値が“１”と決定された場合は、逐次比較制御回路６の制御により、コンデンサＣ４のスイッチ素子群１側のノード１４が基準電圧Ｖｒｅｆとされ、ノード２１の電位が３Ｖｒｅｆ／４−Ｖｉｎとされる。また、ＭＳＢの値が“０”と決定された場合は、ノード１５が接地電位とされ、ノード１４が基準電圧Ｖｒｅｆとされて、ノード２１の電位がＶｒｅｆ／４−Ｖｉｎとされる。このときの比較器５の比較結果により、デジタルデータの上位２ビット目の値が決定される。このように、逐次比較制御回路６の制御により、比較器５による比較結果に基づいてスイッチ素子群１の切り換えが行われることにより、ＭＳＢ側から４ビット分のデジタルデータが決定される。
【００４３】
ここで、ｍを０から１５までの整数とし、ＡＤ変換器内の接地電位をＶｓｓとすると、上位ビット変換時において、電荷の再分配によって決定される比較器５の反転入力端子、すなわちノード２１の電位Ｖｘは、以下の式（２）のようになる。
【００４４】
【数２】
Ｖｘ＝（ｍ／１６）（Ｖｒｅｆ−Ｖｓｓ）−Ｖｉｎ＋Ｖｓｓ ………（２）
この式（２）により、例えばＶｓｓ＝０としたとき、入力アナログ電圧Ｖｉｎと、基準電圧Ｖｒｅｆを１６分割した値である（ｍ／１６）Ｖｒｅｆとの大小について、比較器５で判定できることがわかる。従って、上位４ビット分のデジタルデータを決定することができる。
【００４５】
次に、主ＤＡＣにおける合計のサンプリング容量値である１６Ｃｘに対して、その１／１６の容量値である単位容量値Ｃｘを有するコンデンサＣ１に接続されたスイッチ素子群１のスイッチを切り換え、コンデンサＣ１のノード１１の電位をＶｒｅｆ／１６刻みでさらに変化させる。これにより、ノード２１の電位をさらにＶｒｅｆ／２５６刻みで変化させることができ、比較器５による比較結果によりＬＳＢ側の４ビット部のデジタルデータを決定することができる。なお、ここでは、電圧フォロワ回路８から出力される電圧Ｖｆが、基準電圧Ｖｒｅｆとほぼ等しいものとする。
【００４６】
例えば、スイッチ素子群１の切り換えにより、容量アレイ中で基準電圧Ｖｒｅｆに接続されるコンデンサの容量値をｍＣｘ、接地電位に接続される容量値を（１５−ｍ）Ｃｘとして、コンデンサＣ１のスイッチ素子群１側のノード１１の電位を、Ｖｓｓを含めて、ｎ（Ｖｆ−Ｖｓｓ）＋Ｖｓｓと表す。このとき、電荷の再分配によって決定される比較器５の反転入力端子、すなわちノード２１の電位Ｖｘは、以下の式（３）のようになる。
【００４７】
【数３】
Ｖｘ＝（ｍ／１６）（Ｖｒｅｆ−Ｖｓｓ）＋（ｎ／２５６）（Ｖｆ−Ｖｓｓ）−Ｖｉｎ＋Ｖｓｓ ………（３）
基準電圧Ｖｒｅｆと電圧フォロワ回路８からの電圧Ｖｆとがほぼ等しいことから、式（３）による電位Ｖｘに対する比較器５の比較結果に基づき、合計８ビットのデジタルデータが得られることがわかる。
【００４８】
ところで、このような構成のＡＤ変換器において、変換動作を高速化するための１つの方法として、抵抗ＤＡＣの出力ノードの等価抵抗を下げ、この抵抗値と容量ＤＡＣの容量値とによって決まる時定数を小さくすることが挙げられる。ここで、例えば抵抗ＤＡＣの抵抗値を構成する抵抗Ｒ０〜Ｒ１５の単位抵抗値を下げた場合、入力端子７ａに流れ込む電流が増加してしまう。本実施の形態では、抵抗ストリングに対して基準電圧Ｖｒｅｆが印加されるノードに電圧フォロワ回路８を設けて、抵抗ストリングに対する電流供給能力を高めることで、基準電圧Ｖｒｅｆを発生する外部回路を変更することなく、抵抗Ｒ０〜Ｒ１５の抵抗値を下げることを実現する。
【００４９】
図１のＡＤ変換器において、基準電圧Ｖｒｅｆが印加される入力端子７ａでは、容量アレイ内の各コンデンサＣ１〜Ｃ５に電荷を供給する役割を果たしているだけであるため、定常的に電流が流れることはない。一方、電圧フォロワ回路８での電圧発生により、抵抗ＤＡＣに対して電流が供給される。ここで、電圧フォロワ回路８の発生電圧には、入力換算オフセットによる誤差が生じる場合があるため、この発生電圧は基準電圧Ｖｒｅｆと完全に一致しないことがある。しかし、電圧フォロワ回路８からの出力電圧は抵抗ＤＡＣにのみ印加されることから、オフセットによる変換精度の誤差は、抵抗ＤＡＣにより変換される下位ビットデータのみに出現することになる。
【００５０】
図１のＡＤ変換器では、下位４ビット分の変換が抵抗ＤＡＣで行われるため、上記の式（３）においてｎの値が最大で“１５”となり、オフセットの影響は１／１６程度に軽減される。例えば、電圧フォロワ回路８の出力電圧に２０ｍＶの誤差が生じた場合、比較器５の反転入力端子のノード２１では、誤差による電位の変動が１．２５ｍＶ程度となる。入力アナログ電圧Ｖｉｎのフルスケールを５Ｖとすると、例えば１０ビット精度とした場合でも、１ＬＳＢ分の電圧は４．８８ｍＶとなるため、上記の誤差は変換結果の精度にほとんど影響を与えない許容範囲内に収まる。
【００５１】
このように、抵抗ＤＡＣに対して、電圧フォロワ回路８を介して基準電圧Ｖｒｅｆを供給することにより、抵抗ＤＡＣ内の各抵抗Ｒ０〜Ｒ１５の抵抗値を下げた場合でも、基準電圧Ｖｒｅｆを発生する外部回路の電流供給能力を高める必要がなくなる。従って、部品コストを大きく上昇させることなく、ＡＤ変換器内の時定数を下げ、逐次比較動作を高速化することができる。また、電圧フォロワ回路８の発生電圧に生じる誤差は、下位ビットデータの変換精度にのみ影響するため、ＡＤ変換の精度が大きく損なわれることがない。
【００５２】
次に、電圧フォロワ回路８の回路構成について説明する。
図２は、電圧フォロワ回路８の概略構成例を示す図である。
図２に示す電圧フォロワ回路８では、基準電圧Ｖｒｅｆをオペアンプ８１を介して出力する回路とともに、オペアンプ８１の電源電圧Ｖｄｄを出力するための回路を設けている。上記の構成のＡＤ変換器では、実際には、基準電圧Ｖｒｅｆと電源電圧Ｖｄｄとを同一として使用されることも多いため、電源電圧Ｖｄｄを出力する回路を設けることで、汎用性が高まる。
【００５３】
電圧フォロワ回路８では、図２に示すように、オペアンプ８１の反転入力端子に基準電圧Ｖｒｅｆが入力され、オペアンプ８１の出力端子側のノード８２が、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと略称する）ＰＭ１のゲートに接続されている。ＰＭＯＳトランジスタＰＭ１のソースには電源電圧Ｖｄｄが印加され、ドレインが抵抗ストリングの抵抗Ｒ１５に接続されている。また、抵抗Ｒ１５との接続端のノード８３と、ノード８２との間には、コンデンサＣ１０が接続されており、ノード８３はオペアンプ８１の非反転入力端子に接続されている。
【００５４】
さらに、ＰＭＯＳトランジスタＰＭ２のソースには電源電圧Ｖｄｄが印加され、ドレインがノード８２に接続されている。このＰＭＯＳトランジスタＰＭ２のゲートには、制御信号Ｓａが入力される。また、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと略称する）ＮＭ３のドレインがノード８２に接続され、ソースが接地電位とされている。このＮＭＯＳトランジスタＮＭ３のゲートには、制御信号Ｓｂが入力される。
【００５５】
オペアンプ８１には、このオペアンプ８１を動作させるか否かを制御するための制御信号ＥＮが入力される。制御信号ＥＮがＨレベルのとき、制御信号ＳａおよびＳｂをそれぞれＨレベル、ＬレベルとしてＰＭＯＳトランジスタＰＭ２およびＮＭＯＳトランジスタＮＭ３をともにＯＦＦ状態とすることで、オペアンプ８１の出力によりＰＭＯＳトランジスタＰＭ１のゲート電位がＨレベルとなって、ＰＭＯＳトランジスタＰＭ１がＯＦＦ状態とされる。このとき、オペアンプ８１の出力電圧が、ＰＭＯＳトランジスタＰＭ１を介してオペアンプ８１の非反転入力端子に帰還され、電圧フォロワが形成されて、ノード８３の電位が基準電圧Ｖｒｅｆに近づくようにフィードバックが働く。なお、コンデンサＣ１０は、位相補償容量として機能する。
【００５６】
また、制御信号ＥＮをＬレベルとすると、オペアンプ８１の出力がハイインピーダンスとなって動作が停止される。このとき、制御信号ＳａおよびＳｂの信号レベルに応じて、ＰＭＯＳトランジスタＰＭ１のゲート電位を変化させることで、ＰＭＯＳトランジスタＰＭ１のＯＮ／ＯＦＦを切り換え、電源電圧Ｖｄｄの出力の有無を制御することが可能となる。
【００５７】
制御信号ＳａおよびＳｂをともにＨレベルとすると、ＰＭＯＳトランジスタＰＭ２がＯＦＦ状態となり、ＮＭＯＳトランジスタＮＭ３がＯＮ状態となって、ノード８２が接地電位（Ｌレベル）となる。これにより、ＰＭＯＳトランジスタＰＭ１がＯＮ状態となって、電源電圧Ｖｄｄがノード８３に対して出力される。
【００５８】
また、制御信号ＳａおよびＳｂをともにＬレベルとすると、ＰＭＯＳトランジスタＰＭ２がＯＮ状態、ＮＭＯＳトランジスタＮＭ３がＯＦＦ状態となって、ノード８２が電源電圧Ｖｄｄの電位（Ｈレベル）となる。これにより、ＰＭＯＳトランジスタＰＭ１がＯＦＦ状態となって、ノード８３が接地電位となり、電圧フォロワ回路８の全体の動作がＯＦＦした状態となる。
【００５９】
次に、このような電圧フォロワ回路８の具体的な構成について説明する。
図３は、電圧フォロワ回路８の第１の回路構成例を示す図である。なお、図３では、図２に示した回路構成に対応する要素については、同一の符号を付して示している。
【００６０】
この図３に示す回路構成では、ＰＭＯＳトランジスタＰＭ４およびＰＭ５と、ＮＭＯＳトランジスタＮＭ６、ＮＭ７およびＮＭ８とによって差動増幅器が構成されている。ＰＭＯＳトランジスタＰＭ４およびＰＭ５のソースには電源電圧Ｖｄｄが印加され、これら双方のゲートがＰＭＯＳトランジスタＰＭ４のドレインに接続されて、Ｐ型能動負荷が構成されている。また、ＮＭＯＳトランジスタＮＭ６およびＮＭ７のドレインは、ＰＭＯＳトランジスタＰＭ４およびＰＭ５とそれぞれ接続され、ＮＭＯＳトランジスタＮＭ６およびＮＭ７の各ゲートが差動入力対となっている。さらに、ＮＭＯＳトランジスタＮＭ８のドレインがＮＭＯＳトランジスタＮＭ６およびＮＭ７のソースに接続され、ＮＭＯＳトランジスタＮＭ８のソースが接地電位とされて、ＮＭＯＳトランジスタＮＭ８が電流源を構成している。
【００６１】
また、ＰＭＯＳトランジスタＰＭ４のドレインには、ＰＭＯＳトランジスタＰＭ９のドレインが接続されている。ＰＭＯＳトランジスタＰＭ９のソースには電源電圧Ｖｄｄが印加され、ゲートには制御信号ＥＮが入力される。
【００６２】
また、基準電圧Ｖｒｅｆが入力される入力端子７ａは、ＰＭＯＳトランジスタＰＭ１０およびＮＭＯＳトランジスタＮＭ１１のドレインと接続され、各トランジスタのソースが、差動増幅器の一方の入力であるＮＭＯＳトランジスタＮＭ７のゲートに接続されている。なお、差動増幅器の他方の入力であるＮＭＯＳトランジスタ６のゲートは、電源電圧Ｖｄｄを外部に出力するためのＰＭＯＳトランジスタＰＭ１のドレインのノード８３に接続されている。
【００６３】
また、ＮＭＯＳトランジスタＮＭ１１のソースには、制御信号ＥＮが入力される。さらに、ＰＭＯＳトランジスタＰＭ１０およびＮＭＯＳトランジスタＮＭ１１のドレインのノード８４には、ＮＭＯＳトランジスタＮＭ１２のドレインが接続され、このＮＭＯＳトランジスタＮＭ１２のソースは接地電位とされ、ゲートはＰＭＯＳトランジスタＰＭ１０のゲートに接続されている。
【００６４】
一方、インバータＩＮＶ１３には制御信号ＥＮが入力され、インバータＩＮＶ１３による反転信号ＥＮＸが、ＰＭＯＳトランジスタＰＭ１０、ＰＭ１４、ＰＭ１５、およびＮＭＯＳトランジスタＮＭ１６の各ゲートに入力される。ＰＭＯＳトランジスタＰＭ１４のソースには電源電圧Ｖｄｄが印加され、ドレインは抵抗Ｒ１７を介して、ＮＭＯＳトランジスタＮＭ１８のドレインに接続されている。ＮＭＯＳトランジスタＮＭ１８のソースは接地電位とされ、ゲートは、自身のドレインと、ＰＭＯＳトランジスタＰＭ１５およびＮＭＯＳトランジスタＮＭ１９の各ドレインに接続されている。
【００６５】
ＰＭＯＳトランジスタＰＭ１５およびＮＭＯＳトランジスタＮＭ１９の各ソースは、ＮＭＯＳトランジスタＮＭ８のゲートとＮＭＯＳトランジスタＮＭ１６のドレインとに接続されている。ＮＭＯＳトランジスタＮＭ１６のソースは接地電位とされている。
【００６６】
以下、このような構成を有する電圧フォロワ回路８の動作について説明する。
まず、オペアンプ８１を動作させる場合には、上述したように、制御信号ＥＮをＨレベルとし、制御信号ＳａおよびＳｂをそれぞれＨレベル、Ｌレベルとする。制御信号ＥＮがＨレベルのとき、インバータＩＮＶ１３からの反転信号ＥＮＸはＬレベルとなり、ＰＭＯＳトランジスタＰＭ１４がＯＮ状態となって、抵抗Ｒ１７に電流が流れる。これにより、ＮＭＯＳトランジスタＮＭ１８のドレインおよびゲートのノード８５は、抵抗Ｒ１７に流れる電流に対応した電位となる。
【００６７】
また、反転信号ＥＮＸ、制御信号ＥＮがそれぞれＬレベル、Ｈレベルであるので、ＰＭＯＳトランジスタＰＭ１５とＮＭＯＳトランジスタＮＭ１９とがともにＯＮ状態となり、これらのソースのノード８６はノード８５と等しくなり、差動増幅器のＮＭＯＳトランジスタＮＭ８に対して、所定の電流が流れる。このとき、ＮＭＯＳトランジスタＮＭ１６は、ＯＦＦ状態となっている。
【００６８】
さらに、反転信号ＥＮＸ、制御信号ＥＮがそれぞれＬレベル、Ｈレベルであるので、ＰＭＯＳトランジスタＰＭ１０とＮＭＯＳトランジスタＮＭ１２とがともにＯＮ状態となり、これらのソースのノード８４は入力端子７ａからの基準電圧Ｖｒｅｆと等しくなる。このとき、ＮＭＯＳトランジスタＮＭ１２は、ＯＦＦ状態となっている。
【００６９】
また、ＰＭＯＳトランジスタＰＭ９はＯＦＦ状態となり、ＰＭＯＳトランジスタＰＭ４およびＰＭ５と、ＮＭＯＳトランジスタＮＭ６、ＮＭ７およびＮＭ８とによって構成される差動増幅器が動作し、ノード８３の電位が基準電圧Ｖｒｅｆと等しくなるようにフィードバックが働く。このとき、コンデンサＣ１０は位相補償容量として機能する。
【００７０】
このような動作により、抵抗ＤＡＣへの電流供給能力が向上され、抵抗ストリングの抵抗値を下げた場合にも、低コストで高速・高精度なＡＤ変換器が実現される。
【００７１】
次に、抵抗ＤＡＣに対して電源電圧Ｖｄｄを出力する場合には、上述したように、制御信号ＥＮがＬレベルとされる。これにより、インバータＩＮＶ１３からの反転信号ＥＮＸはＨレベルとなり、ＰＭＯＳトランジスタＰＭ１４がＯＦＦ状態となって、抵抗Ｒ１７に電流が流れなくなる。また、ＰＭＯＳトランジスタＰＭ１５とＮＭＯＳトランジスタＮＭ１９とがともにＯＦＦ状態となり、ＮＭＯＳトランジスタＮＭ１６がＯＮ状態となる。従って、ノード８６が接地電位となり、ＮＭＯＳトランジスタＮＭ８がＯＦＦ状態となる。
【００７２】
さらに、ＰＭＯＳトランジスタＰＭ１０とＮＭＯＳトランジスタＮＭ１２とがともにＯＦＦ状態となり、ＮＭＯＳトランジスタＮＭ１２がＯＮ状態となって、ノード８４が接地電位となる。従って、ＮＭＯＳトランジスタＮＭ７がＯＦＦ状態となる。
【００７３】
このような動作により、差動増幅器内のＮＭＯＳトランジスタＮＭ７およびＮＭ８がともにＯＦＦ状態とされ、差動増幅器内に定常電流が流れることが防止される。このため、ノード８３から帰還された電圧がＮＭＯＳトランジスタＮＭ６のゲートに入力された場合でも、オペアンプ８１の出力がハイインピーダンスの状態に保たれる。従って、ＰＭＯＳトランジスタＰＭ２およびＮＭＯＳトランジスタＮＭ３の動作を制御することにより、ＰＭＯＳトランジスタＰＭ１における電源電圧Ｖｄｄの出力の有無を切り換えることが可能となる。
【００７４】
上記の状態で、制御信号ＳａおよびＳｂをともにＨレベルにすると、ＰＭＯＳトランジスタＰＭ２がＯＦＦ状態、ＮＭＯＳトランジスタＮＭ３がＯＮ状態となって、差動増幅器の出力のノード８２が接地電位となる。これにより、ＰＭＯＳトランジスタＰＭ１がＯＮ状態となり、ノード８３の電位が電源電圧Ｖｄｄとなる。
【００７５】
また、制御信号ＳａおよびＳｂをともにＬレベルにすると、ＰＭＯＳトランジスタＰＭ２がＯＮ状態、ＮＭＯＳトランジスタＮＭ３がＯＦＦ状態となって、差動増幅器の出力のノード８２が電源電圧Ｖｄｄとなる。これにより、ＰＭＯＳトランジスタＰＭ１がＯＦＦ状態となり、抵抗ＤＡＣに対する電源電圧Ｖｄｄの出力が停止される。
【００７６】
以上のような回路構成により、低コストで高速・高精度なＡＤ変換器が実現されるとともに、必要に応じて、オペアンプ８１を動作させずに電源電圧Ｖｄｄを出力させたり、回路の出力を停止させたりすることが可能となり、汎用性の高いＡＤ変換器が実現される。
【００７７】
次に、図４は、電圧フォロワ回路８の第２の回路構成例を示す図である。なお、図４では、図３に示した回路構成に対応する要素については、同一の符号を付して示している。
【００７８】
この図４に示す回路構成において、図３に示した回路構成との違いは、基準電圧Ｖｒｅｆの入力端子７ａが、差動増幅器内のＮＭＯＳトランジスタＮＭ７に直接接続されていること、回路の出力となるノード８３と、差動増幅器内のＮＭＯＳトランジスタＮＭ６との間に、ＰＭＯＳトランジスタＰＭ２０およびＮＭＯＳトランジスタＮＭ２１が挿入され、さらに挿入されたこれらのトランジスタとＮＭＯＳトランジスタＮＭ６とが接続されたノード８７に、ＮＭＯＳトランジスタＮＭ２２が接続されていることである。
【００７９】
ＰＭＯＳトランジスタＰＭ２０およびＮＭＯＳトランジスタＮＭ２１のドレインは、ともにノード８３に接続され、ソースがＮＭＯＳトランジスタＮＭ６のゲートおよびＮＭＯＳトランジスタＮＭ２２のドレインに接続されている。また、ＰＭＯＳトランジスタＰＭ２０のゲートには反転信号ＥＮＸが入力され、ＮＭＯＳトランジスタＮＭ２１のゲートには制御信号ＥＮが入力される。ＮＭＯＳトランジスタＮＭ２２のゲートには、反転信号ＥＮＸが入力される。
【００８０】
このような構成の電圧フォロワ回路８は、以下のように動作する。
制御信号ＥＮをＨレベル、制御信号ＳａおよびＳｂをそれぞれＨレベル、Ｌレベルとすると、図３の場合と同様に、ＰＭＯＳトランジスタＰＭ１５およびＮＭＯＳトランジスタＮＭ１９がＯＮ状態となり、差動増幅器内のＮＭＯＳトランジスタＮＭ８に所定の電流が流れる。また、ＰＭＯＳトランジスタＰＭ２０およびＮＭＯＳトランジスタＮＭ２１がＯＮ状態となり、ＮＭＯＳトランジスタＮＭ２２がＯＦＦ状態となるため、ノード８３に出力される電圧ＶｆがＮＭＯＳトランジスタＮＭ６に帰還し、電圧フォロワが構成されて、ノード８３の電位が基準電圧Ｖｒｅｆと等しくなるようにフィードバックが働く。
【００８１】
一方、オペアンプ８１の動作を停止させる場合は、制御信号ＥＮをＬレベルとすると、図３の場合と同様に、ＰＭＯＳトランジスタＰＭ１５およびＮＭＯＳトランジスタＮＭ１９がＯＦＦ状態となり、差動増幅器内のＮＭＯＳトランジスタＮＭ８がＯＦＦ状態となる。これに加えて、ＰＭＯＳトランジスタＰＭ２０およびＮＭＯＳトランジスタＮＭ２１がＯＦＦ状態となり、ＮＭＯＳトランジスタＮＭ２２がＯＮ状態となるため、ノード８７が接地電位となる。
【００８２】
このような動作により、差動増幅器内のＮＭＯＳトランジスタＮＭ６およびＮＭ８がともにＯＦＦ状態とされ、差動増幅器内に定常電流が流れることが防止される。この回路では、入力端子７ａからの基準電圧ＶｒｅｆがＮＭＯＳトランジスタＮＭ７のゲートに入力されることがあるが、この場合にも上記の動作によりオペアンプ８１の出力がハイインピーダンスの状態に保たれる。従って、ＰＭＯＳトランジスタＰＭ２およびＮＭＯＳトランジスタＮＭ３の動作を制御することにより、ＰＭＯＳトランジスタＰＭ１における電源電圧Ｖｄｄの出力の有無を切り換えることが可能となる。
【００８３】
以上の回路構成により、図３の場合と同様に、低コストで高速・高精度なＡＤ変換器が実現されるとともに、必要に応じて、電源電圧Ｖｄｄの出力動作、および回路の出力を停止する動作を選択することが可能となる。
【００８４】
ところで、以上の第１の実施の形態では、入力端子７ａに基準電圧Ｖｒｅｆが印加され、入力端子７ｂが接地電位とされていた。しかし、このようなＣ−Ｒ型ＤＡＣを用いたＡＤ変換器は、入力端子７ｂに対しても、接地電位以外の基準電圧を印加して使用される場合がある。以下、このような場合に適したＡＤ変換器について説明する。
【００８５】
図５は、本発明の第２の実施の形態に係るＡＤ変換器の全体構成を示す図である。なお、図５では、図１に示した回路構成に対応する要素については、同一の符号を付して示している。
【００８６】
図５に示すＡＤ変換器では、容量ＤＡＣおよび抵抗ＤＡＣの基本的な構成は、図１の場合と同様である。また、図１の場合と同様に、入力端子７ａからの基準電圧Ｖｒｅｆは、電圧フォロワ回路８を介して抵抗ストリングに供給される。
【００８７】
また、本実施の形態では、スイッチ３の一方の可動端子は入力端子７ｂに接続されて、入力アナログ信号Ｖｉｎの入力を受け、他方の可動端子は入力端子７ｃに接続されて、負の基準電圧Ｖｒｅｆ２の入力を受けている。さらに、入力端子７ｃからの基準電圧Ｖｒｅｆ２は、電圧フォロワ回路９を介して、抵抗ストリングの抵抗Ｒ０に供給される。
【００８８】
このような構成のＡＤ変換器において、入力アナログ信号Ｖｉｎに対するＡＤ変換動作は、図１の場合とほぼ同じである。また、正の基準電圧Ｖｒｅｆおよび負の基準電圧Ｖｒｅｆ２を、それぞれ電圧フォロワ回路８および９を介して抵抗ＤＡＣに供給する構成としたことで、抵抗ＤＡＣに対する電圧供給能力が高められる。従って、基準電圧ＶｒｅｆおよびＶｒｅｆ２をそれぞれ発生する外部回路を変更することなく、ストリングの抵抗値を下げて回路の時定数を低下させ、変換速度および変換精度を向上させることが可能となる。
【００８９】
【発明の効果】
以上説明したように、本発明のＡＤ変換器では、抵抗ストリング型ＤＡ変換器の抵抗群の一端に、第１の基準電圧を入力とする電圧フォロワ回路の出力電圧が印加され、抵抗群の他端に第２の基準電圧が印加される。電圧フォロワ回路により、抵抗群に対する電流供給能力が増大するので、第１の基準電圧の供給源が有する電流供給能力を上げずに、抵抗群の具備する抵抗値を下げ、回路の時定数を下げることができる。また、電圧フォロワ回路の出力電圧にオフセットが発生した場合は、このオフセットは抵抗ストリング型ＤＡ変換器の出力電圧値にのみ影響するため、変換されたデジタルデータの誤差が抑制される。従って、部品コストを大きく上昇させることなく、高速で高精度なＡＤ変換を行うことが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＡＤ変換器の全体構成を示す図である。
【図２】電圧フォロワ回路の概略構成例を示す図である。
【図３】電圧フォロワ回路の第１の回路構成例を示す図である。
【図４】電圧フォロワ回路の第２の回路構成例を示す図である。
【図５】本発明の第２の実施の形態に係るＡＤ変換器の全体構成を示す図である。
【図６】従来のＣ−Ｒ型ＤＡＣを用いたＡＤ変換器の構成例を示す図である。
【符号の説明】
１ スイッチ素子群
２，３ スイッチ
４ スイッチ素子群
５ 比較器
６ 逐次比較制御回路
７ａ，７ｂ 入力端子
８ 電圧フォロワ回路
１１〜１５，２１，３１，４１，５１ ノード
８１ オペアンプ
Ｃ１〜Ｃ５ コンデンサ
Ｒ０〜Ｒ１５ 抵抗
Claims (8)
- 入力アナログ電圧と局部ＤＡ変換器からの局部アナログ電圧との大小関係を比較器により判定し、前記比較器の判定出力に基づいてデジタルデータを発生して前記局部ＤＡ変換器に入力させ、前記局部アナログ電圧が前記入力アナログ電圧に最も近い値となるときの前記デジタルデータをＡＤ変換出力とする逐次比較型のＡＤ変換器において、
前記局部ＤＡ変換器は、
一端が共通に接続された複数のコンデンサからなるコンデンサ群と、前記各コンデンサに接続された第１のスイッチ素子群とを具備して、前記デジタルデータの上位ビットデータに基づいて前記第１のスイッチ素子群を制御し、第１の基準電圧または第２の基準電圧と接続させて前記各コンデンサの電荷を再分配し、再分配後の前記各コンデンサの一端の電圧を前記比較器に出力することにより、前記上位ビットデータをＤＡ変換する容量アレイ型ＤＡ変換器と、
複数の抵抗が直列に接続された抵抗群と、前記各抵抗に接続された第２のスイッチ素子群とを具備して、前記デジタルデータの下位ビットデータに基づいて前記第２のスイッチ素子群を制御し、前記抵抗群の両端の電圧を分圧して、前記上位ビットデータに相当する前記容量アレイ型ＤＡ変換器の出力電圧に加算する抵抗ストリング型ＤＡ変換器と、
を有し、前記抵抗群の一端には、前記第１の基準電圧を入力とする電圧フォロワ回路の出力電圧が印加され、前記抵抗群の他端には前記第２の基準電圧が印加されることを特徴とするＡＤ変換器。 - 前記電圧フォロワ回路を構成するオペアンプの出力段に、前記オペアンプの出力電圧と、前記オペアンプを駆動する電源電圧とを選択的に出力する出力切り換え回路をさらに設けたことを特徴とする請求項１記載のＡＤ変換器。
- 前記電圧フォロワ回路は、前記第１の基準電圧が入力される入力端子と前記オペアンプの非反転入力端子との間に接続されて、外部からの選択信号に従って電圧供給を遮断する入力電圧遮断回路をさらに有することを特徴とする請求項２記載のＡＤ変換器。
- 前記入力電圧遮断回路が遮断状態であるときに、前記オペアンプの出力電圧レベルを前記電源電圧または接地電位に設定する電圧設定回路をさらに設け、
前記出力切り換え回路は、前記入力電圧遮断回路が遮断状態であるときに、前記電圧設定回路によって設定された前記オペアンプの出力電圧レベルに応じて、前記電源電圧の出力の有無を切り換えることを特徴とする請求項３記載のＡＤ変換器。 - 前記電圧フォロワ回路は、前記抵抗群の一端に対する出力端子と、前記出力端子からの帰還電圧の供給を受ける前記オペアンプの反転入力端子との間に接続されて、外部からの選択信号に従って前記帰還電圧の供給を遮断する帰還電圧遮断回路を具備することを特徴とする請求項２記載のＡＤ変換器。
- 前記帰還電圧遮断回路が遮断状態であるときに、前記オペアンプの出力電圧レベルを前記電源電圧または接地電位に設定する電圧設定回路をさらに設け、
前記出力切り換え回路は、前記帰還電圧遮断回路が遮断状態であるときに、前記電圧設定回路によって設定された前記オペアンプの出力電圧レベルに応じて、前記電源電圧の出力の有無を切り換えることを特徴とする請求項５記載のＡＤ変換器。 - 入力アナログ電圧と局部ＤＡ変換器からの局部アナログ電圧との大小関係を比較器により判定し、前記比較器の判定出力に基づいてデジタルデータを発生して前記局部ＤＡ変換器に入力させ、前記局部アナログ電圧が前記入力アナログ電圧に最も近い値となるときの前記デジタルデータをＡＤ変換出力とする逐次比較型のＡＤ変換器において、
前記局部ＤＡ変換器は、
一端が共通に接続された複数のコンデンサからなるコンデンサ群と、前記各コンデンサに接続された第１のスイッチ素子群とを具備して、前記デジタルデータの上位ビットデータに基づいて前記第１のスイッチ素子群を制御し、第１の基準電圧または第２の基準電圧と接続させて前記各コンデンサの電荷を再分配し、再分配後の前記各コンデンサの一端の電圧を前記比較器に出力することにより、前記上位ビットデータをＤＡ変換する容量アレイ型ＤＡ変換器と、
複数の抵抗が直列に接続された抵抗群と、前記各抵抗に接続された第２のスイッチ素子群とを具備して、前記デジタルデータの下位ビットデータに基づいて前記第２のスイッチ素子群を制御し、前記抵抗群の両端の電圧を分圧して、前記上位ビットデータに相当する前記容量アレイ型ＤＡ変換器の出力電圧に加算する抵抗ストリング型ＤＡ変換器と、
を有し、前記抵抗群の一端には、前記第１の基準電圧を入力とする第１の電圧フォロワ回路の出力電圧が印加され、前記抵抗群の他端には、前記第２の基準電圧を入力とする第２の電圧フォロワ回路の出力電圧が印加されることを特徴とするＡＤ変換器。 - 前記第１の電圧フォロワ回路を構成する第１のオペアンプの出力段に、前記第１のオペアンプの出力電圧と、前記第１のオペアンプを駆動する電源電圧とを選択的に出力する第１の出力切り換え回路を設け、
前記第２の電圧フォロワ回路を構成する第２のオペアンプの出力段に、前記第２のオペアンプの出力電圧と、前記第２のオペアンプを駆動する電源電圧とを選択的に出力する第２の出力切り換え回路を設けたことを特徴とする請求項７記載のＡＤ変換器。
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2003
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