JP2004260263A - Ad変換器 - Google Patents
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Abstract
【課題】チップ外部の部品コストを上昇させることなく、高速な変換が可能な逐次比較型のAD変換器を提供する。
【解決手段】コンデンサC1〜C5からなる容量アレイとスイッチ素子群1、スイッチ2および3によって構成される容量アレイ型DA変換器を主DACとして用い、抵抗R0〜R15からなる抵抗ストリングとスイッチ素子群4によって構成される抵抗ストリング型DA変換器を副DACとして用いる。抵抗ストリングの一端には、基準電圧Vrefを入力とする電圧フォロワ回路8の出力電圧が印加され、抵抗群の他端は接地電位とされる。電圧フォロワ回路8により、抵抗ストリングに対する電流供給能力が増大し、基準電圧Vrefを発生する外部回路を変更することなく、抵抗ストリングの具備する抵抗値を下げることができる。また、電圧フォロワ回路8の出力電圧の誤差は、抵抗ストリング型DA変換器の出力電圧値にのみ影響するため、変換精度に与えられる影響が少ない。
【選択図】 図1
【解決手段】コンデンサC1〜C5からなる容量アレイとスイッチ素子群1、スイッチ2および3によって構成される容量アレイ型DA変換器を主DACとして用い、抵抗R0〜R15からなる抵抗ストリングとスイッチ素子群4によって構成される抵抗ストリング型DA変換器を副DACとして用いる。抵抗ストリングの一端には、基準電圧Vrefを入力とする電圧フォロワ回路8の出力電圧が印加され、抵抗群の他端は接地電位とされる。電圧フォロワ回路8により、抵抗ストリングに対する電流供給能力が増大し、基準電圧Vrefを発生する外部回路を変更することなく、抵抗ストリングの具備する抵抗値を下げることができる。また、電圧フォロワ回路8の出力電圧の誤差は、抵抗ストリング型DA変換器の出力電圧値にのみ影響するため、変換精度に与えられる影響が少ない。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、入力アナログ電圧をデジタルデータに変換するAD変換器に関し、特に、上位ビットデータおよび下位ビットデータを変換する局部DA変換器として、容量アレイ型DA変換器および抵抗ストリング型DA変換器をそれぞれ用いた逐次比較型のAD変換器に関する。
【0002】
【従来の技術】
現在、アナログ信号をデジタル信号に変換するAD変換器(アナログ・デジタル変換器)は、あらゆる電子機器に搭載されている。特に最近では、低コストかつ高性能で、製品用途の広い逐次比較型と呼ばれるAD変換器が知られている。逐次比較型AD変換器は、比較的簡単な回路構成で実現され、またCMOS(Complementary Metal−Oxide Semiconductor)プロセスとの整合性が高いため、製造コストが低い。なおかつ、比較的高速な変換を実現できることが特徴である。また、この逐次比較型AD変換器に対して、ダブルステージ型DAC(Digital Analog Converter)を用いることで、高分解能のAD変換器をより小さなシリコン面積で実現できることが知られている。
【0003】
高分解能の逐次比較型AD変換器は、MSB(Most Significant Bit)側の変換に対応する主DACと、LSB(Least Significant Bit)側の変換に対応する副DACとの2段構成を有するダブルステージ型DACと、比較器と、一般にSAR(Successive Approximation Resister)と呼ばれる制御回路または制御方法との組み合わせにより実現される。また、ダブルステージ型DACはさらに、主DACおよび副DACのそれぞれを、容量アレイで実現するか、あるいは抵抗ストリングで実現するかによって、以下の4種類に大別される。
〔1〕容量アレイ+容量アレイ型
〔2〕抵抗ストリング+容量アレイ型
〔3〕容量アレイ+抵抗ストリング型
〔4〕抵抗ストリング+抵抗ストリング型
これらの中でも、小面積でかつ比較的高性能なAD変換器として、特に、容量アレイ+抵抗ストリング型(以下、C−R型と呼称する)DACを用いたAD変換器が広く使用されている。
【0004】
C−R型DACを用いたAD変換器の一般的な例としては、Cアレイ型DA変換器の出力ノードと、R型DA変換器のステップ電圧出力ノードとの間に容量結合手段を接続し、Cアレイ型DA変換器の出力ノードからDA変換出力を取り出すような構成のC−R型DA変換器を用いたものがあった(例えば、特許文献1参照)。
【0005】
また、他の一般的な例としては、抵抗ストリングの出力ノードが、容量アレイ回路中の単位の容量値を有する容量に接続され、この容量を含む容量アレイ回路の共通の接続端の電圧と、抵抗ストリングにより分圧された基準電圧とを加算した出力をDA変換出力としたC−R型DA変換器を用いたものがあった(例えば、特許文献2参照)。
【0006】
図6は、従来のC−R型DACを用いたAD変換器の構成例を示す図である。
図6では、例として、主DACおよび副DACでそれぞれ4ビットずつの変換を行う8ビットの逐次比較型のAD変換器の構成例を示している。このAD変換器は、コンデンサC1〜C5、スイッチ素子群1、スイッチ2および3からなる主DACと、抵抗R0〜R15およびスイッチ素子群4からなる副DACと、比較器5と、逐次比較制御回路6とを具備している。また、入力端子7aには基準電圧Vrefが入力され、入力端子7bには変換対象となる入力アナログ電圧Vinが入力される。
【0007】
コンデンサC1〜C5は、それぞれの一端が、スイッチ2の固定端子側のノード21に共通に接続された容量アレイを構成している。コンデンサC1およびC2の容量値はそれぞれ単位容量値Cxとされ、コンデンサC3〜C5の容量値はそれぞれ2Cx、4Cx、8Cxとなるように重み付けされている。
【0008】
また、各コンデンサC1〜C5の他端はそれぞれスイッチ素子群1内の対応するスイッチの固定端子に接続されている。スイッチ素子群1により、コンデンサC1は、スイッチ素子群4の出力端子側のノード41と、スイッチ2の固定端子側のノード21とに選択的に接続され、コンデンサC2〜C5は、入力端子1とスイッチ2の固定端子側のノード21とに選択的に接続される。
【0009】
スイッチ2は2つの可動端子を有し、一方は開放され、他方は接地電位とされている。また、スイッチ3も2つの可動端子を有し、一方には入力端子7bからの入力アナログ電圧Vinが導入され、他方は接地電位とされている。
【0010】
抵抗R0〜R15は直列に接続され、それぞれ同一の抵抗値を有して、抵抗ストリングを構成している。この抵抗ストリングの一方の端子には基準電圧Vrefが導入され、他方の端子は接地電位とされている。スイッチ素子群4は、各抵抗R0〜R15からの出力を切り換えて基準電圧Vrefを分圧し、スイッチ素子群1を介してコンデンサC1に出力する。
【0011】
比較器5は、反転入力端子がノード21に接続され、非反転入力端子が接地電位とされている。比較器5は、ノード21の電位と接地電位とを比較して、比較結果を逐次比較制御回路6に出力する。
【0012】
逐次比較制御回路6は、比較器5の比較結果の入力を受けて、スイッチ素子群1および4、スイッチ2および3の動作を一定周期のクロック信号に従って制御するとともに、変換された8ビットのデジタルデータを出力する。
【0013】
以下、このようなAD変換器の動作について説明する。
まず、入力アナログ電圧Vinに対するサンプリング動作を行う。サンプリング動作では、コンデンサC1〜C5のすべてが入力端子7bに接続されるように、スイッチ素子群1およびスイッチ3が制御され、また、ノード21が接地電位となるようにスイッチ2が制御される。このとき、コンデンサC1〜C5によりノード21に蓄積される電荷量は、−16CxVinとなる。
【0014】
この後、逐次比較動作が行われて、MSB側から順にデジタルデータを決定していく。まず、スイッチ2を開放状態とし、スイッチ素子群1およびスイッチ3を制御して、コンデンサC1〜C4のスイッチ素子群1側のノード11〜14を接地電位とし、コンデンサC5のスイッチ素子群1側のノード15を入力端子7aに接続させて基準電圧Vrefとする。これにより、ノード21の電位が、コンデンサC1〜C5に蓄積された電荷の再分配により決まるようになり、ノード21の電位は、Vref/2−Vinとなる。従って、入力アナログ電圧Vinと、基準電圧Vrefの1/2との大小を比較器5で判定することができ、比較結果によりMSBの値が決定される。
【0015】
さらに、スイッチ素子群1の切り換えを行うことにより、ノード21の電位をVref/16刻みで変化させることができる。従って、逐次比較制御回路6の制御により、比較器5による比較結果に基づいてスイッチ素子群1の切り換えが行われることにより、MSB側から4ビット分のデジタルデータが決定される。
【0016】
次に、主DACにおける合計のサンプリング容量値である16Cxに対して、その1/16の容量値である単位容量値Cxを有するコンデンサC1のノード11の電位を、スイッチ素子群4を切り換えることによりVref/16刻みでさらに変化させる。これにより、ノード21の電位をさらにVref/256刻みで変化させることができ、比較器5による比較結果によりLSB側の4ビット部のデジタルデータを決定することができる。
【0017】
このように、従来のC−R型DACを用いたAD変換器では、16個分の単位容量と16個分の単位抵抗を設けることで、8ビット精度のAD変換器が実現されていた。例えば、容量と抵抗のいずれかのみを用いたシングルステージ型DACにより8ビット精度の変換を実現する場合、単位容量または単位抵抗が256個必要となることから、ダブルステージ型DACを用いることにより、部品点数を大幅に削減できることがわかる。また、抵抗ストリングを下位ビット側変換用の副DACとして用いたことで、抵抗値の製造ばらつきが出力値に与える影響が小さいことから、副DACの面積をも削減することが可能となる。従って、C−R型DACを用いることにより、小面積かつ低コストで、比較的高性能なAD変換器を実現することが可能となっている。
【0018】
【特許文献1】
特開昭59−163913号公報(第68頁−第70頁、第3図)
【特許文献2】
特開昭57−55614号公報(第82頁−第84頁、第2図)
【0019】
【発明が解決しようとする課題】
ところで、近年、集積回路の微細化の進展に伴って、CMOSデジタルLSIの高速化の進展が著しい。このようなデジタル要素回路の性能向上をシステム全体に生かすためにも、アナログ要素回路に対する高速化の要求がますます強くなっている。このようなアナログ要素回路の1つとして、逐次比較型のAD変換器に対する高速化も強く望まれている。
【0020】
逐次比較型のAD変換器における変換時間は、アナログ信号をサンプリング容量に蓄積するサンプリング時間と、サンプリング終了後に、比較器によりMSB側からデジタルデータを決定していく比較時間とからなる。変換時間を短縮するには、これらの双方を短縮する必要があるが、このうち各ビットにおける比較時間を短縮するためには、各部の抵抗値と容量値とによって決まる時定数を小さくしなければならない。
【0021】
上記の図6に示したAD変換器の場合、比較器5での各ビットにおける比較時間を短縮するためには、比較器5自体の高速化とともに、DAC出力のセトリングタイムを小さくすることも必要となる。上記のAD変換器では、DAC出力の上位ビット側は容量DACにより得られ、下位ビット側は抵抗DACにより得られる。従って、DAC出力のセトリングタイムは、上位側では、コンデンサC1〜C5の容量値とスイッチ素子群1におけるON抵抗によって決まる時定数によって制限され、下位側では、抵抗DACの等価抵抗と主に抵抗DACの出力先となるコンデンサC1の容量値とによって制限される。このことから、変換時間を短縮するためには、抵抗DACの出力ノードの等価抵抗を下げる必要があることがわかる。
【0022】
抵抗DACの等価抵抗を下げるためには、抵抗DACを構成する抵抗R0〜R15の単位抵抗値を下げる必要がある。これは、高速化のためには、基準電圧Vrefを供給する外部回路の電流供給能力を高め、かつ出力値の精度を高める必要が生じ、部品コストの上昇を招くことを意味する。
【0023】
ここで、mおよびnをそれぞれ0から15までの整数とし、AD変換器内の接地電位をVssとすると、逐次比較動作時において、電荷の再分配によって決定される比較器5の反転入力端子、すなわちノード21の電位Vxは、以下の式(1)のようになる。
【0024】
【数1】
Vx=(m/16)(Vref−Vss)+(n/256)(Vref−Vss)−Vin+Vss ………(1)
この式(1)に示すように、入力される入力アナログ電圧Vinは、基準電圧Vrefと比較されて、デジタルデータに変換される。このため、基準電圧Vrefの精度を確保することが、変換後のデジタルデータの精度を確保するために重要となる。しかし、上記のように、高速化のために抵抗DACの抵抗値を下げると、基準電圧Vrefが印加される入力端子7aに流れ込む電流の量が増加する。このため、外部において基準電圧Vrefを発生する回路は、増加した電流を供給しながら、その出力電圧値の精度を確保できなければならない。一般に、電源回路は有限の出力抵抗値を持つため、このような出力電流の増大は電圧値の誤差を増加させる要因となり、実現は容易ではない。
【0025】
また、電源回路や基準電圧Vrefの発生回路の電流供給能力を増大させ、その出力インピーダンスを低減する手法として、電圧フォロワ回路を使用することが知られている。しかし、一般に、オペアンプを用いた電圧フォロワ回路では、入力換算オフセットに起因する誤差が生じる。図6に示したAD変換器では、基準電圧Vrefの誤差は変換データの誤差となって出現するため、基準電圧Vrefの発生回路には、大電流を供給する能力と同時に、低オフセット性能を併せ持つことが要求される。このため、上記のAD変換器において高速な変換性能を実現しようとすると、低オフセットかつ低インピーダンスの外部回路が必要不可欠となる。
【0026】
以上のように、従来のC−R型DACを用いたAD変換器では、変換動作を高速化するために抵抗DACの抵抗値を下げると、外部の基準電圧Vrefの発生回路に対して、低オフセット性能と低インピーダンス特性とを同時に要求することになり、システム全体の部品コストを上昇させてしまうという問題があった。
【0027】
本発明はこのような課題に鑑みてなされたものであり、チップ外部の部品コストを上昇させることなく、高速な変換が可能な逐次比較型のAD変換器を提供することを目的とする。
【0028】
【課題を解決するための手段】
本発明では上記課題を解決するために、図1に示すように、入力アナログ電圧Vinと局部DA変換器からの局部アナログ電圧との大小関係を比較器5により判定し、前記比較器5の判定出力に基づいてデジタルデータを発生して前記局部DA変換器に入力させ、前記局部アナログ電圧が前記入力アナログ電圧Vinに最も近い値となるときの前記デジタルデータをAD変換出力とする逐次比較型のAD変換器において、前記局部DA変換器は、一端が共通に接続された複数のコンデンサC1〜C5からなるコンデンサ群と、前記各コンデンサC1〜C5に接続された第1のスイッチ素子群1とを具備して、前記デジタルデータの上位ビットデータに基づいて前記第1のスイッチ素子群1を制御し、第1の基準電圧Vrefまたは第2の基準電圧と接続させて前記各コンデンサC1〜C5の電荷を再分配し、再分配後の前記各コンデンサC1〜C5の一端の電圧を前記比較器5に出力することにより、前記上位ビットデータをDA変換する容量アレイ型DA変換器と、複数の抵抗R0〜R15が直列に接続された抵抗群と、前記各抵抗R0〜R15に接続された第2のスイッチ素子群4とを具備して、前記デジタルデータの下位ビットデータに基づいて前記第2のスイッチ素子群4を制御し、前記抵抗群の両端の電圧を分圧して、前記上位ビットデータに相当する前記容量アレイ型DA変換器の出力電圧に加算する抵抗ストリング型DA変換器とを有し、前記抵抗群の一端には、前記第1の基準電圧Vrefを入力とする電圧フォロワ回路8の出力電圧が印加され、前記抵抗群の他端には前記第2の基準電圧が印加されることを特徴とするAD変換器が提供される。
【0029】
このようなAD変換器において、容量アレイ型DA変換器では、比較器5の判定出力を基に出力されたデジタルデータの上位ビットデータに基づいて、第1のスイッチ素子群が制御される。これにより、コンデンサ群に対して第1の基準電圧Vrefまたは第2の基準電圧が接続されて各コンデンサC1〜C5の電荷が再分配され、再分配後の各コンデンサC1〜C5の一端の電圧が比較器5に出力されて、上位ビットデータが順次決定されるとともに、上位ビットデータがDA変換される。また、抵抗ストリング型DA変換器では、上位ビットデータの決定後に出力されるデジタルデータの下位ビットデータに基づいて第2のスイッチ素子群4が制御され、抵抗群の両端の電圧が分圧されて容量アレイ型DA変換器に供給される。上位ビットデータに相当する容量アレイ型DA変換器の出力電圧に、容量アレイ型DA変換器からの供給電圧が加算され、この電圧と入力アナログ電圧Vinとが比較器5において比較されることにより、下位ビットデータが順次決定される。
【0030】
さらに、抵抗ストリング型DA変換器の抵抗群の一端には、第1の基準電圧Vrefを入力とする電圧フォロワ回路8の出力電圧が印加され、抵抗群の他端には第2の基準電圧(例えば接地電位)が印加される。電圧フォロワ回路8により、抵抗群に対する電流供給能力が増大し、抵抗群の具備する抵抗値を下げることができる。このとき、電圧フォロワ回路8の出力電圧にオフセットが発生した場合は、このオフセットは抵抗ストリング型DA変換器の出力電圧値にのみ影響する。
【0031】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図1は、本発明の第1の実施の形態に係るAD変換器の全体構成を示す図である。
【0032】
図1では、例として、主DACおよび副DACでそれぞれ4ビットずつの変換を行う8ビットの逐次比較型のAD変換器の構成を示している。このAD変換器は、コンデンサC1〜C5、スイッチ素子群1、スイッチ2および3からなる主DACと、抵抗R0〜R15およびスイッチ素子群4からなる副DACと、比較器5と、逐次比較制御回路6とを具備している。また、入力端子7aには基準電圧Vrefが入力され、入力端子7bには変換対象となる入力アナログ電圧Vinが入力される。さらに、入力端子7bと抵抗R15との間には、電圧フォロワ回路8が設けられている。
【0033】
コンデンサC1〜C5は、それぞれの一端が、スイッチ2の固定端子側のノード21に共通に接続された容量アレイを構成している。コンデンサC1およびC2の容量値はそれぞれ単位容量値Cxとされ、コンデンサC3〜C5の容量値はそれぞれ2Cx、4Cx、8Cxとなるように重み付けされている。
【0034】
また、各コンデンサC1〜C5の他端はそれぞれスイッチ素子群1内の対応するスイッチの固定端子に接続されている。スイッチ素子群1により、コンデンサC1は、スイッチ素子群4の出力端子側のノード41と、スイッチ2の固定端子側のノード21とに選択的に接続され、コンデンサC2〜C5は、入力端子1とスイッチ2の固定端子側のノード21とに選択的に接続される。
【0035】
スイッチ2は2つの可動端子を有し、一方は開放され、他方は接地電位とされている。また、スイッチ3も2つの可動端子を有し、一方には入力端子7bからの入力アナログ電圧Vinが導入され、他方は接地電位とされている。
【0036】
抵抗R0〜R15は直列に接続され、それぞれ同一の抵抗値を有して、抵抗ストリングを構成している。この抵抗ストリングの一方の端子には電圧フォロワ回路8の出力電圧が導入され、他方の端子は接地電位とされている。スイッチ素子群4は、各抵抗R0〜R15からの出力を切り換えて基準電圧Vrefを分圧し、スイッチ素子群1を介してコンデンサC1に出力する。
【0037】
比較器5は、反転入力端子がノード21に接続され、非反転入力端子が接地電位とされている。比較器5は、ノード21の電位と接地電位とを比較して、比較結果を逐次比較制御回路6に出力する。
【0038】
逐次比較制御回路6は、比較器5の比較結果の入力を受けて、スイッチ素子群1および4、スイッチ2および3の動作を一定周期のクロック信号に従って制御するとともに、変換された8ビットのデジタルデータを出力する。
【0039】
電圧フォロワ回路8を構成するオペアンプ81は、入力端子7aからの基準電圧Vrefを非反転入力端子に受け、出力電圧を抵抗ストリング中の抵抗R15に対して供給する。なお、電圧フォロワ回路8の詳細な構成例については、後述する。
【0040】
以下、このようなAD変換器の動作について説明する。
まず、入力アナログ電圧Vinに対するサンプリング動作を行う。サンプリング動作では、コンデンサC1〜C5のすべてが入力端子7bに接続されるように、スイッチ素子群1およびスイッチ3が制御され、また、ノード21が接地電位となるようにスイッチ2が制御される。このとき、コンデンサC1〜C5によりノード21に蓄積される電荷量は、−16CxVinとなる。
【0041】
この後、逐次比較動作が行われて、MSB側から順にデジタルデータを決定していく。まず、スイッチ2を開放状態とし、スイッチ素子群1およびスイッチ3を制御して、コンデンサC1〜C4のスイッチ素子群1側のノード11〜14を接地電位とし、コンデンサC5のスイッチ素子群1側のノード15を入力端子7aに接続させて基準電圧Vrefとする。これにより、ノード21の電位が、コンデンサC1〜C5に蓄積された電荷の再分配により決まるようになり、ノード21の電位は、Vref/2−Vinとなる。従って、入力アナログ電圧Vinと、基準電圧Vrefの1/2との大小を比較器5で判定することができ、比較結果によりMSBの値が決定される。
【0042】
さらに、スイッチ素子群1の切り換えを行うことにより、ノード21の電位をVref/16刻みで変化させることができる。例えば、MSBの値が“1”と決定された場合は、逐次比較制御回路6の制御により、コンデンサC4のスイッチ素子群1側のノード14が基準電圧Vrefとされ、ノード21の電位が3Vref/4−Vinとされる。また、MSBの値が“0”と決定された場合は、ノード15が接地電位とされ、ノード14が基準電圧Vrefとされて、ノード21の電位がVref/4−Vinとされる。このときの比較器5の比較結果により、デジタルデータの上位2ビット目の値が決定される。このように、逐次比較制御回路6の制御により、比較器5による比較結果に基づいてスイッチ素子群1の切り換えが行われることにより、MSB側から4ビット分のデジタルデータが決定される。
【0043】
ここで、mを0から15までの整数とし、AD変換器内の接地電位をVssとすると、上位ビット変換時において、電荷の再分配によって決定される比較器5の反転入力端子、すなわちノード21の電位Vxは、以下の式(2)のようになる。
【0044】
【数2】
Vx=(m/16)(Vref−Vss)−Vin+Vss ………(2)
この式(2)により、例えばVss=0としたとき、入力アナログ電圧Vinと、基準電圧Vrefを16分割した値である(m/16)Vrefとの大小について、比較器5で判定できることがわかる。従って、上位4ビット分のデジタルデータを決定することができる。
【0045】
次に、主DACにおける合計のサンプリング容量値である16Cxに対して、その1/16の容量値である単位容量値Cxを有するコンデンサC1に接続されたスイッチ素子群1のスイッチを切り換え、コンデンサC1のノード11の電位をVref/16刻みでさらに変化させる。これにより、ノード21の電位をさらにVref/256刻みで変化させることができ、比較器5による比較結果によりLSB側の4ビット部のデジタルデータを決定することができる。なお、ここでは、電圧フォロワ回路8から出力される電圧Vfが、基準電圧Vrefとほぼ等しいものとする。
【0046】
例えば、スイッチ素子群1の切り換えにより、容量アレイ中で基準電圧Vrefに接続されるコンデンサの容量値をmCx、接地電位に接続される容量値を(15−m)Cxとして、コンデンサC1のスイッチ素子群1側のノード11の電位を、Vssを含めて、n(Vf−Vss)+Vssと表す。このとき、電荷の再分配によって決定される比較器5の反転入力端子、すなわちノード21の電位Vxは、以下の式(3)のようになる。
【0047】
【数3】
Vx=(m/16)(Vref−Vss)+(n/256)(Vf−Vss)−Vin+Vss ………(3)
基準電圧Vrefと電圧フォロワ回路8からの電圧Vfとがほぼ等しいことから、式(3)による電位Vxに対する比較器5の比較結果に基づき、合計8ビットのデジタルデータが得られることがわかる。
【0048】
ところで、このような構成のAD変換器において、変換動作を高速化するための1つの方法として、抵抗DACの出力ノードの等価抵抗を下げ、この抵抗値と容量DACの容量値とによって決まる時定数を小さくすることが挙げられる。ここで、例えば抵抗DACの抵抗値を構成する抵抗R0〜R15の単位抵抗値を下げた場合、入力端子7aに流れ込む電流が増加してしまう。本実施の形態では、抵抗ストリングに対して基準電圧Vrefが印加されるノードに電圧フォロワ回路8を設けて、抵抗ストリングに対する電流供給能力を高めることで、基準電圧Vrefを発生する外部回路を変更することなく、抵抗R0〜R15の抵抗値を下げることを実現する。
【0049】
図1のAD変換器において、基準電圧Vrefが印加される入力端子7aでは、容量アレイ内の各コンデンサC1〜C5に電荷を供給する役割を果たしているだけであるため、定常的に電流が流れることはない。一方、電圧フォロワ回路8での電圧発生により、抵抗DACに対して電流が供給される。ここで、電圧フォロワ回路8の発生電圧には、入力換算オフセットによる誤差が生じる場合があるため、この発生電圧は基準電圧Vrefと完全に一致しないことがある。しかし、電圧フォロワ回路8からの出力電圧は抵抗DACにのみ印加されることから、オフセットによる変換精度の誤差は、抵抗DACにより変換される下位ビットデータのみに出現することになる。
【0050】
図1のAD変換器では、下位4ビット分の変換が抵抗DACで行われるため、上記の式(3)においてnの値が最大で“15”となり、オフセットの影響は1/16程度に軽減される。例えば、電圧フォロワ回路8の出力電圧に20mVの誤差が生じた場合、比較器5の反転入力端子のノード21では、誤差による電位の変動が1.25mV程度となる。入力アナログ電圧Vinのフルスケールを5Vとすると、例えば10ビット精度とした場合でも、1LSB分の電圧は4.88mVとなるため、上記の誤差は変換結果の精度にほとんど影響を与えない許容範囲内に収まる。
【0051】
このように、抵抗DACに対して、電圧フォロワ回路8を介して基準電圧Vrefを供給することにより、抵抗DAC内の各抵抗R0〜R15の抵抗値を下げた場合でも、基準電圧Vrefを発生する外部回路の電流供給能力を高める必要がなくなる。従って、部品コストを大きく上昇させることなく、AD変換器内の時定数を下げ、逐次比較動作を高速化することができる。また、電圧フォロワ回路8の発生電圧に生じる誤差は、下位ビットデータの変換精度にのみ影響するため、AD変換の精度が大きく損なわれることがない。
【0052】
次に、電圧フォロワ回路8の回路構成について説明する。
図2は、電圧フォロワ回路8の概略構成例を示す図である。
図2に示す電圧フォロワ回路8では、基準電圧Vrefをオペアンプ81を介して出力する回路とともに、オペアンプ81の電源電圧Vddを出力するための回路を設けている。上記の構成のAD変換器では、実際には、基準電圧Vrefと電源電圧Vddとを同一として使用されることも多いため、電源電圧Vddを出力する回路を設けることで、汎用性が高まる。
【0053】
電圧フォロワ回路8では、図2に示すように、オペアンプ81の反転入力端子に基準電圧Vrefが入力され、オペアンプ81の出力端子側のノード82が、PチャネルMOSトランジスタ(以下、PMOSトランジスタと略称する)PM1のゲートに接続されている。PMOSトランジスタPM1のソースには電源電圧Vddが印加され、ドレインが抵抗ストリングの抵抗R15に接続されている。また、抵抗R15との接続端のノード83と、ノード82との間には、コンデンサC10が接続されており、ノード83はオペアンプ81の非反転入力端子に接続されている。
【0054】
さらに、PMOSトランジスタPM2のソースには電源電圧Vddが印加され、ドレインがノード82に接続されている。このPMOSトランジスタPM2のゲートには、制御信号Saが入力される。また、NチャネルMOSトランジスタ(以下、NMOSトランジスタと略称する)NM3のドレインがノード82に接続され、ソースが接地電位とされている。このNMOSトランジスタNM3のゲートには、制御信号Sbが入力される。
【0055】
オペアンプ81には、このオペアンプ81を動作させるか否かを制御するための制御信号ENが入力される。制御信号ENがHレベルのとき、制御信号SaおよびSbをそれぞれHレベル、LレベルとしてPMOSトランジスタPM2およびNMOSトランジスタNM3をともにOFF状態とすることで、オペアンプ81の出力によりPMOSトランジスタPM1のゲート電位がHレベルとなって、PMOSトランジスタPM1がOFF状態とされる。このとき、オペアンプ81の出力電圧が、PMOSトランジスタPM1を介してオペアンプ81の非反転入力端子に帰還され、電圧フォロワが形成されて、ノード83の電位が基準電圧Vrefに近づくようにフィードバックが働く。なお、コンデンサC10は、位相補償容量として機能する。
【0056】
また、制御信号ENをLレベルとすると、オペアンプ81の出力がハイインピーダンスとなって動作が停止される。このとき、制御信号SaおよびSbの信号レベルに応じて、PMOSトランジスタPM1のゲート電位を変化させることで、PMOSトランジスタPM1のON/OFFを切り換え、電源電圧Vddの出力の有無を制御することが可能となる。
【0057】
制御信号SaおよびSbをともにHレベルとすると、PMOSトランジスタPM2がOFF状態となり、NMOSトランジスタNM3がON状態となって、ノード82が接地電位(Lレベル)となる。これにより、PMOSトランジスタPM1がON状態となって、電源電圧Vddがノード83に対して出力される。
【0058】
また、制御信号SaおよびSbをともにLレベルとすると、PMOSトランジスタPM2がON状態、NMOSトランジスタNM3がOFF状態となって、ノード82が電源電圧Vddの電位(Hレベル)となる。これにより、PMOSトランジスタPM1がOFF状態となって、ノード83が接地電位となり、電圧フォロワ回路8の全体の動作がOFFした状態となる。
【0059】
次に、このような電圧フォロワ回路8の具体的な構成について説明する。
図3は、電圧フォロワ回路8の第1の回路構成例を示す図である。なお、図3では、図2に示した回路構成に対応する要素については、同一の符号を付して示している。
【0060】
この図3に示す回路構成では、PMOSトランジスタPM4およびPM5と、NMOSトランジスタNM6、NM7およびNM8とによって差動増幅器が構成されている。PMOSトランジスタPM4およびPM5のソースには電源電圧Vddが印加され、これら双方のゲートがPMOSトランジスタPM4のドレインに接続されて、P型能動負荷が構成されている。また、NMOSトランジスタNM6およびNM7のドレインは、PMOSトランジスタPM4およびPM5とそれぞれ接続され、NMOSトランジスタNM6およびNM7の各ゲートが差動入力対となっている。さらに、NMOSトランジスタNM8のドレインがNMOSトランジスタNM6およびNM7のソースに接続され、NMOSトランジスタNM8のソースが接地電位とされて、NMOSトランジスタNM8が電流源を構成している。
【0061】
また、PMOSトランジスタPM4のドレインには、PMOSトランジスタPM9のドレインが接続されている。PMOSトランジスタPM9のソースには電源電圧Vddが印加され、ゲートには制御信号ENが入力される。
【0062】
また、基準電圧Vrefが入力される入力端子7aは、PMOSトランジスタPM10およびNMOSトランジスタNM11のドレインと接続され、各トランジスタのソースが、差動増幅器の一方の入力であるNMOSトランジスタNM7のゲートに接続されている。なお、差動増幅器の他方の入力であるNMOSトランジスタ6のゲートは、電源電圧Vddを外部に出力するためのPMOSトランジスタPM1のドレインのノード83に接続されている。
【0063】
また、NMOSトランジスタNM11のソースには、制御信号ENが入力される。さらに、PMOSトランジスタPM10およびNMOSトランジスタNM11のドレインのノード84には、NMOSトランジスタNM12のドレインが接続され、このNMOSトランジスタNM12のソースは接地電位とされ、ゲートはPMOSトランジスタPM10のゲートに接続されている。
【0064】
一方、インバータINV13には制御信号ENが入力され、インバータINV13による反転信号ENXが、PMOSトランジスタPM10、PM14、PM15、およびNMOSトランジスタNM16の各ゲートに入力される。PMOSトランジスタPM14のソースには電源電圧Vddが印加され、ドレインは抵抗R17を介して、NMOSトランジスタNM18のドレインに接続されている。NMOSトランジスタNM18のソースは接地電位とされ、ゲートは、自身のドレインと、PMOSトランジスタPM15およびNMOSトランジスタNM19の各ドレインに接続されている。
【0065】
PMOSトランジスタPM15およびNMOSトランジスタNM19の各ソースは、NMOSトランジスタNM8のゲートとNMOSトランジスタNM16のドレインとに接続されている。NMOSトランジスタNM16のソースは接地電位とされている。
【0066】
以下、このような構成を有する電圧フォロワ回路8の動作について説明する。
まず、オペアンプ81を動作させる場合には、上述したように、制御信号ENをHレベルとし、制御信号SaおよびSbをそれぞれHレベル、Lレベルとする。制御信号ENがHレベルのとき、インバータINV13からの反転信号ENXはLレベルとなり、PMOSトランジスタPM14がON状態となって、抵抗R17に電流が流れる。これにより、NMOSトランジスタNM18のドレインおよびゲートのノード85は、抵抗R17に流れる電流に対応した電位となる。
【0067】
また、反転信号ENX、制御信号ENがそれぞれLレベル、Hレベルであるので、PMOSトランジスタPM15とNMOSトランジスタNM19とがともにON状態となり、これらのソースのノード86はノード85と等しくなり、差動増幅器のNMOSトランジスタNM8に対して、所定の電流が流れる。このとき、NMOSトランジスタNM16は、OFF状態となっている。
【0068】
さらに、反転信号ENX、制御信号ENがそれぞれLレベル、Hレベルであるので、PMOSトランジスタPM10とNMOSトランジスタNM12とがともにON状態となり、これらのソースのノード84は入力端子7aからの基準電圧Vrefと等しくなる。このとき、NMOSトランジスタNM12は、OFF状態となっている。
【0069】
また、PMOSトランジスタPM9はOFF状態となり、PMOSトランジスタPM4およびPM5と、NMOSトランジスタNM6、NM7およびNM8とによって構成される差動増幅器が動作し、ノード83の電位が基準電圧Vrefと等しくなるようにフィードバックが働く。このとき、コンデンサC10は位相補償容量として機能する。
【0070】
このような動作により、抵抗DACへの電流供給能力が向上され、抵抗ストリングの抵抗値を下げた場合にも、低コストで高速・高精度なAD変換器が実現される。
【0071】
次に、抵抗DACに対して電源電圧Vddを出力する場合には、上述したように、制御信号ENがLレベルとされる。これにより、インバータINV13からの反転信号ENXはHレベルとなり、PMOSトランジスタPM14がOFF状態となって、抵抗R17に電流が流れなくなる。また、PMOSトランジスタPM15とNMOSトランジスタNM19とがともにOFF状態となり、NMOSトランジスタNM16がON状態となる。従って、ノード86が接地電位となり、NMOSトランジスタNM8がOFF状態となる。
【0072】
さらに、PMOSトランジスタPM10とNMOSトランジスタNM12とがともにOFF状態となり、NMOSトランジスタNM12がON状態となって、ノード84が接地電位となる。従って、NMOSトランジスタNM7がOFF状態となる。
【0073】
このような動作により、差動増幅器内のNMOSトランジスタNM7およびNM8がともにOFF状態とされ、差動増幅器内に定常電流が流れることが防止される。このため、ノード83から帰還された電圧がNMOSトランジスタNM6のゲートに入力された場合でも、オペアンプ81の出力がハイインピーダンスの状態に保たれる。従って、PMOSトランジスタPM2およびNMOSトランジスタNM3の動作を制御することにより、PMOSトランジスタPM1における電源電圧Vddの出力の有無を切り換えることが可能となる。
【0074】
上記の状態で、制御信号SaおよびSbをともにHレベルにすると、PMOSトランジスタPM2がOFF状態、NMOSトランジスタNM3がON状態となって、差動増幅器の出力のノード82が接地電位となる。これにより、PMOSトランジスタPM1がON状態となり、ノード83の電位が電源電圧Vddとなる。
【0075】
また、制御信号SaおよびSbをともにLレベルにすると、PMOSトランジスタPM2がON状態、NMOSトランジスタNM3がOFF状態となって、差動増幅器の出力のノード82が電源電圧Vddとなる。これにより、PMOSトランジスタPM1がOFF状態となり、抵抗DACに対する電源電圧Vddの出力が停止される。
【0076】
以上のような回路構成により、低コストで高速・高精度なAD変換器が実現されるとともに、必要に応じて、オペアンプ81を動作させずに電源電圧Vddを出力させたり、回路の出力を停止させたりすることが可能となり、汎用性の高いAD変換器が実現される。
【0077】
次に、図4は、電圧フォロワ回路8の第2の回路構成例を示す図である。なお、図4では、図3に示した回路構成に対応する要素については、同一の符号を付して示している。
【0078】
この図4に示す回路構成において、図3に示した回路構成との違いは、基準電圧Vrefの入力端子7aが、差動増幅器内のNMOSトランジスタNM7に直接接続されていること、回路の出力となるノード83と、差動増幅器内のNMOSトランジスタNM6との間に、PMOSトランジスタPM20およびNMOSトランジスタNM21が挿入され、さらに挿入されたこれらのトランジスタとNMOSトランジスタNM6とが接続されたノード87に、NMOSトランジスタNM22が接続されていることである。
【0079】
PMOSトランジスタPM20およびNMOSトランジスタNM21のドレインは、ともにノード83に接続され、ソースがNMOSトランジスタNM6のゲートおよびNMOSトランジスタNM22のドレインに接続されている。また、PMOSトランジスタPM20のゲートには反転信号ENXが入力され、NMOSトランジスタNM21のゲートには制御信号ENが入力される。NMOSトランジスタNM22のゲートには、反転信号ENXが入力される。
【0080】
このような構成の電圧フォロワ回路8は、以下のように動作する。
制御信号ENをHレベル、制御信号SaおよびSbをそれぞれHレベル、Lレベルとすると、図3の場合と同様に、PMOSトランジスタPM15およびNMOSトランジスタNM19がON状態となり、差動増幅器内のNMOSトランジスタNM8に所定の電流が流れる。また、PMOSトランジスタPM20およびNMOSトランジスタNM21がON状態となり、NMOSトランジスタNM22がOFF状態となるため、ノード83に出力される電圧VfがNMOSトランジスタNM6に帰還し、電圧フォロワが構成されて、ノード83の電位が基準電圧Vrefと等しくなるようにフィードバックが働く。
【0081】
一方、オペアンプ81の動作を停止させる場合は、制御信号ENをLレベルとすると、図3の場合と同様に、PMOSトランジスタPM15およびNMOSトランジスタNM19がOFF状態となり、差動増幅器内のNMOSトランジスタNM8がOFF状態となる。これに加えて、PMOSトランジスタPM20およびNMOSトランジスタNM21がOFF状態となり、NMOSトランジスタNM22がON状態となるため、ノード87が接地電位となる。
【0082】
このような動作により、差動増幅器内のNMOSトランジスタNM6およびNM8がともにOFF状態とされ、差動増幅器内に定常電流が流れることが防止される。この回路では、入力端子7aからの基準電圧VrefがNMOSトランジスタNM7のゲートに入力されることがあるが、この場合にも上記の動作によりオペアンプ81の出力がハイインピーダンスの状態に保たれる。従って、PMOSトランジスタPM2およびNMOSトランジスタNM3の動作を制御することにより、PMOSトランジスタPM1における電源電圧Vddの出力の有無を切り換えることが可能となる。
【0083】
以上の回路構成により、図3の場合と同様に、低コストで高速・高精度なAD変換器が実現されるとともに、必要に応じて、電源電圧Vddの出力動作、および回路の出力を停止する動作を選択することが可能となる。
【0084】
ところで、以上の第1の実施の形態では、入力端子7aに基準電圧Vrefが印加され、入力端子7bが接地電位とされていた。しかし、このようなC−R型DACを用いたAD変換器は、入力端子7bに対しても、接地電位以外の基準電圧を印加して使用される場合がある。以下、このような場合に適したAD変換器について説明する。
【0085】
図5は、本発明の第2の実施の形態に係るAD変換器の全体構成を示す図である。なお、図5では、図1に示した回路構成に対応する要素については、同一の符号を付して示している。
【0086】
図5に示すAD変換器では、容量DACおよび抵抗DACの基本的な構成は、図1の場合と同様である。また、図1の場合と同様に、入力端子7aからの基準電圧Vrefは、電圧フォロワ回路8を介して抵抗ストリングに供給される。
【0087】
また、本実施の形態では、スイッチ3の一方の可動端子は入力端子7bに接続されて、入力アナログ信号Vinの入力を受け、他方の可動端子は入力端子7cに接続されて、負の基準電圧Vref2の入力を受けている。さらに、入力端子7cからの基準電圧Vref2は、電圧フォロワ回路9を介して、抵抗ストリングの抵抗R0に供給される。
【0088】
このような構成のAD変換器において、入力アナログ信号Vinに対するAD変換動作は、図1の場合とほぼ同じである。また、正の基準電圧Vrefおよび負の基準電圧Vref2を、それぞれ電圧フォロワ回路8および9を介して抵抗DACに供給する構成としたことで、抵抗DACに対する電圧供給能力が高められる。従って、基準電圧VrefおよびVref2をそれぞれ発生する外部回路を変更することなく、ストリングの抵抗値を下げて回路の時定数を低下させ、変換速度および変換精度を向上させることが可能となる。
【0089】
【発明の効果】
以上説明したように、本発明のAD変換器では、抵抗ストリング型DA変換器の抵抗群の一端に、第1の基準電圧を入力とする電圧フォロワ回路の出力電圧が印加され、抵抗群の他端に第2の基準電圧が印加される。電圧フォロワ回路により、抵抗群に対する電流供給能力が増大するので、第1の基準電圧の供給源が有する電流供給能力を上げずに、抵抗群の具備する抵抗値を下げ、回路の時定数を下げることができる。また、電圧フォロワ回路の出力電圧にオフセットが発生した場合は、このオフセットは抵抗ストリング型DA変換器の出力電圧値にのみ影響するため、変換されたデジタルデータの誤差が抑制される。従って、部品コストを大きく上昇させることなく、高速で高精度なAD変換を行うことが可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係るAD変換器の全体構成を示す図である。
【図2】電圧フォロワ回路の概略構成例を示す図である。
【図3】電圧フォロワ回路の第1の回路構成例を示す図である。
【図4】電圧フォロワ回路の第2の回路構成例を示す図である。
【図5】本発明の第2の実施の形態に係るAD変換器の全体構成を示す図である。
【図6】従来のC−R型DACを用いたAD変換器の構成例を示す図である。
【符号の説明】
1 スイッチ素子群
2,3 スイッチ
4 スイッチ素子群
5 比較器
6 逐次比較制御回路
7a,7b 入力端子
8 電圧フォロワ回路
11〜15,21,31,41,51 ノード
81 オペアンプ
C1〜C5 コンデンサ
R0〜R15 抵抗
【発明の属する技術分野】
本発明は、入力アナログ電圧をデジタルデータに変換するAD変換器に関し、特に、上位ビットデータおよび下位ビットデータを変換する局部DA変換器として、容量アレイ型DA変換器および抵抗ストリング型DA変換器をそれぞれ用いた逐次比較型のAD変換器に関する。
【0002】
【従来の技術】
現在、アナログ信号をデジタル信号に変換するAD変換器(アナログ・デジタル変換器)は、あらゆる電子機器に搭載されている。特に最近では、低コストかつ高性能で、製品用途の広い逐次比較型と呼ばれるAD変換器が知られている。逐次比較型AD変換器は、比較的簡単な回路構成で実現され、またCMOS(Complementary Metal−Oxide Semiconductor)プロセスとの整合性が高いため、製造コストが低い。なおかつ、比較的高速な変換を実現できることが特徴である。また、この逐次比較型AD変換器に対して、ダブルステージ型DAC(Digital Analog Converter)を用いることで、高分解能のAD変換器をより小さなシリコン面積で実現できることが知られている。
【0003】
高分解能の逐次比較型AD変換器は、MSB(Most Significant Bit)側の変換に対応する主DACと、LSB(Least Significant Bit)側の変換に対応する副DACとの2段構成を有するダブルステージ型DACと、比較器と、一般にSAR(Successive Approximation Resister)と呼ばれる制御回路または制御方法との組み合わせにより実現される。また、ダブルステージ型DACはさらに、主DACおよび副DACのそれぞれを、容量アレイで実現するか、あるいは抵抗ストリングで実現するかによって、以下の4種類に大別される。
〔1〕容量アレイ+容量アレイ型
〔2〕抵抗ストリング+容量アレイ型
〔3〕容量アレイ+抵抗ストリング型
〔4〕抵抗ストリング+抵抗ストリング型
これらの中でも、小面積でかつ比較的高性能なAD変換器として、特に、容量アレイ+抵抗ストリング型(以下、C−R型と呼称する)DACを用いたAD変換器が広く使用されている。
【0004】
C−R型DACを用いたAD変換器の一般的な例としては、Cアレイ型DA変換器の出力ノードと、R型DA変換器のステップ電圧出力ノードとの間に容量結合手段を接続し、Cアレイ型DA変換器の出力ノードからDA変換出力を取り出すような構成のC−R型DA変換器を用いたものがあった(例えば、特許文献1参照)。
【0005】
また、他の一般的な例としては、抵抗ストリングの出力ノードが、容量アレイ回路中の単位の容量値を有する容量に接続され、この容量を含む容量アレイ回路の共通の接続端の電圧と、抵抗ストリングにより分圧された基準電圧とを加算した出力をDA変換出力としたC−R型DA変換器を用いたものがあった(例えば、特許文献2参照)。
【0006】
図6は、従来のC−R型DACを用いたAD変換器の構成例を示す図である。
図6では、例として、主DACおよび副DACでそれぞれ4ビットずつの変換を行う8ビットの逐次比較型のAD変換器の構成例を示している。このAD変換器は、コンデンサC1〜C5、スイッチ素子群1、スイッチ2および3からなる主DACと、抵抗R0〜R15およびスイッチ素子群4からなる副DACと、比較器5と、逐次比較制御回路6とを具備している。また、入力端子7aには基準電圧Vrefが入力され、入力端子7bには変換対象となる入力アナログ電圧Vinが入力される。
【0007】
コンデンサC1〜C5は、それぞれの一端が、スイッチ2の固定端子側のノード21に共通に接続された容量アレイを構成している。コンデンサC1およびC2の容量値はそれぞれ単位容量値Cxとされ、コンデンサC3〜C5の容量値はそれぞれ2Cx、4Cx、8Cxとなるように重み付けされている。
【0008】
また、各コンデンサC1〜C5の他端はそれぞれスイッチ素子群1内の対応するスイッチの固定端子に接続されている。スイッチ素子群1により、コンデンサC1は、スイッチ素子群4の出力端子側のノード41と、スイッチ2の固定端子側のノード21とに選択的に接続され、コンデンサC2〜C5は、入力端子1とスイッチ2の固定端子側のノード21とに選択的に接続される。
【0009】
スイッチ2は2つの可動端子を有し、一方は開放され、他方は接地電位とされている。また、スイッチ3も2つの可動端子を有し、一方には入力端子7bからの入力アナログ電圧Vinが導入され、他方は接地電位とされている。
【0010】
抵抗R0〜R15は直列に接続され、それぞれ同一の抵抗値を有して、抵抗ストリングを構成している。この抵抗ストリングの一方の端子には基準電圧Vrefが導入され、他方の端子は接地電位とされている。スイッチ素子群4は、各抵抗R0〜R15からの出力を切り換えて基準電圧Vrefを分圧し、スイッチ素子群1を介してコンデンサC1に出力する。
【0011】
比較器5は、反転入力端子がノード21に接続され、非反転入力端子が接地電位とされている。比較器5は、ノード21の電位と接地電位とを比較して、比較結果を逐次比較制御回路6に出力する。
【0012】
逐次比較制御回路6は、比較器5の比較結果の入力を受けて、スイッチ素子群1および4、スイッチ2および3の動作を一定周期のクロック信号に従って制御するとともに、変換された8ビットのデジタルデータを出力する。
【0013】
以下、このようなAD変換器の動作について説明する。
まず、入力アナログ電圧Vinに対するサンプリング動作を行う。サンプリング動作では、コンデンサC1〜C5のすべてが入力端子7bに接続されるように、スイッチ素子群1およびスイッチ3が制御され、また、ノード21が接地電位となるようにスイッチ2が制御される。このとき、コンデンサC1〜C5によりノード21に蓄積される電荷量は、−16CxVinとなる。
【0014】
この後、逐次比較動作が行われて、MSB側から順にデジタルデータを決定していく。まず、スイッチ2を開放状態とし、スイッチ素子群1およびスイッチ3を制御して、コンデンサC1〜C4のスイッチ素子群1側のノード11〜14を接地電位とし、コンデンサC5のスイッチ素子群1側のノード15を入力端子7aに接続させて基準電圧Vrefとする。これにより、ノード21の電位が、コンデンサC1〜C5に蓄積された電荷の再分配により決まるようになり、ノード21の電位は、Vref/2−Vinとなる。従って、入力アナログ電圧Vinと、基準電圧Vrefの1/2との大小を比較器5で判定することができ、比較結果によりMSBの値が決定される。
【0015】
さらに、スイッチ素子群1の切り換えを行うことにより、ノード21の電位をVref/16刻みで変化させることができる。従って、逐次比較制御回路6の制御により、比較器5による比較結果に基づいてスイッチ素子群1の切り換えが行われることにより、MSB側から4ビット分のデジタルデータが決定される。
【0016】
次に、主DACにおける合計のサンプリング容量値である16Cxに対して、その1/16の容量値である単位容量値Cxを有するコンデンサC1のノード11の電位を、スイッチ素子群4を切り換えることによりVref/16刻みでさらに変化させる。これにより、ノード21の電位をさらにVref/256刻みで変化させることができ、比較器5による比較結果によりLSB側の4ビット部のデジタルデータを決定することができる。
【0017】
このように、従来のC−R型DACを用いたAD変換器では、16個分の単位容量と16個分の単位抵抗を設けることで、8ビット精度のAD変換器が実現されていた。例えば、容量と抵抗のいずれかのみを用いたシングルステージ型DACにより8ビット精度の変換を実現する場合、単位容量または単位抵抗が256個必要となることから、ダブルステージ型DACを用いることにより、部品点数を大幅に削減できることがわかる。また、抵抗ストリングを下位ビット側変換用の副DACとして用いたことで、抵抗値の製造ばらつきが出力値に与える影響が小さいことから、副DACの面積をも削減することが可能となる。従って、C−R型DACを用いることにより、小面積かつ低コストで、比較的高性能なAD変換器を実現することが可能となっている。
【0018】
【特許文献1】
特開昭59−163913号公報(第68頁−第70頁、第3図)
【特許文献2】
特開昭57−55614号公報(第82頁−第84頁、第2図)
【0019】
【発明が解決しようとする課題】
ところで、近年、集積回路の微細化の進展に伴って、CMOSデジタルLSIの高速化の進展が著しい。このようなデジタル要素回路の性能向上をシステム全体に生かすためにも、アナログ要素回路に対する高速化の要求がますます強くなっている。このようなアナログ要素回路の1つとして、逐次比較型のAD変換器に対する高速化も強く望まれている。
【0020】
逐次比較型のAD変換器における変換時間は、アナログ信号をサンプリング容量に蓄積するサンプリング時間と、サンプリング終了後に、比較器によりMSB側からデジタルデータを決定していく比較時間とからなる。変換時間を短縮するには、これらの双方を短縮する必要があるが、このうち各ビットにおける比較時間を短縮するためには、各部の抵抗値と容量値とによって決まる時定数を小さくしなければならない。
【0021】
上記の図6に示したAD変換器の場合、比較器5での各ビットにおける比較時間を短縮するためには、比較器5自体の高速化とともに、DAC出力のセトリングタイムを小さくすることも必要となる。上記のAD変換器では、DAC出力の上位ビット側は容量DACにより得られ、下位ビット側は抵抗DACにより得られる。従って、DAC出力のセトリングタイムは、上位側では、コンデンサC1〜C5の容量値とスイッチ素子群1におけるON抵抗によって決まる時定数によって制限され、下位側では、抵抗DACの等価抵抗と主に抵抗DACの出力先となるコンデンサC1の容量値とによって制限される。このことから、変換時間を短縮するためには、抵抗DACの出力ノードの等価抵抗を下げる必要があることがわかる。
【0022】
抵抗DACの等価抵抗を下げるためには、抵抗DACを構成する抵抗R0〜R15の単位抵抗値を下げる必要がある。これは、高速化のためには、基準電圧Vrefを供給する外部回路の電流供給能力を高め、かつ出力値の精度を高める必要が生じ、部品コストの上昇を招くことを意味する。
【0023】
ここで、mおよびnをそれぞれ0から15までの整数とし、AD変換器内の接地電位をVssとすると、逐次比較動作時において、電荷の再分配によって決定される比較器5の反転入力端子、すなわちノード21の電位Vxは、以下の式(1)のようになる。
【0024】
【数1】
Vx=(m/16)(Vref−Vss)+(n/256)(Vref−Vss)−Vin+Vss ………(1)
この式(1)に示すように、入力される入力アナログ電圧Vinは、基準電圧Vrefと比較されて、デジタルデータに変換される。このため、基準電圧Vrefの精度を確保することが、変換後のデジタルデータの精度を確保するために重要となる。しかし、上記のように、高速化のために抵抗DACの抵抗値を下げると、基準電圧Vrefが印加される入力端子7aに流れ込む電流の量が増加する。このため、外部において基準電圧Vrefを発生する回路は、増加した電流を供給しながら、その出力電圧値の精度を確保できなければならない。一般に、電源回路は有限の出力抵抗値を持つため、このような出力電流の増大は電圧値の誤差を増加させる要因となり、実現は容易ではない。
【0025】
また、電源回路や基準電圧Vrefの発生回路の電流供給能力を増大させ、その出力インピーダンスを低減する手法として、電圧フォロワ回路を使用することが知られている。しかし、一般に、オペアンプを用いた電圧フォロワ回路では、入力換算オフセットに起因する誤差が生じる。図6に示したAD変換器では、基準電圧Vrefの誤差は変換データの誤差となって出現するため、基準電圧Vrefの発生回路には、大電流を供給する能力と同時に、低オフセット性能を併せ持つことが要求される。このため、上記のAD変換器において高速な変換性能を実現しようとすると、低オフセットかつ低インピーダンスの外部回路が必要不可欠となる。
【0026】
以上のように、従来のC−R型DACを用いたAD変換器では、変換動作を高速化するために抵抗DACの抵抗値を下げると、外部の基準電圧Vrefの発生回路に対して、低オフセット性能と低インピーダンス特性とを同時に要求することになり、システム全体の部品コストを上昇させてしまうという問題があった。
【0027】
本発明はこのような課題に鑑みてなされたものであり、チップ外部の部品コストを上昇させることなく、高速な変換が可能な逐次比較型のAD変換器を提供することを目的とする。
【0028】
【課題を解決するための手段】
本発明では上記課題を解決するために、図1に示すように、入力アナログ電圧Vinと局部DA変換器からの局部アナログ電圧との大小関係を比較器5により判定し、前記比較器5の判定出力に基づいてデジタルデータを発生して前記局部DA変換器に入力させ、前記局部アナログ電圧が前記入力アナログ電圧Vinに最も近い値となるときの前記デジタルデータをAD変換出力とする逐次比較型のAD変換器において、前記局部DA変換器は、一端が共通に接続された複数のコンデンサC1〜C5からなるコンデンサ群と、前記各コンデンサC1〜C5に接続された第1のスイッチ素子群1とを具備して、前記デジタルデータの上位ビットデータに基づいて前記第1のスイッチ素子群1を制御し、第1の基準電圧Vrefまたは第2の基準電圧と接続させて前記各コンデンサC1〜C5の電荷を再分配し、再分配後の前記各コンデンサC1〜C5の一端の電圧を前記比較器5に出力することにより、前記上位ビットデータをDA変換する容量アレイ型DA変換器と、複数の抵抗R0〜R15が直列に接続された抵抗群と、前記各抵抗R0〜R15に接続された第2のスイッチ素子群4とを具備して、前記デジタルデータの下位ビットデータに基づいて前記第2のスイッチ素子群4を制御し、前記抵抗群の両端の電圧を分圧して、前記上位ビットデータに相当する前記容量アレイ型DA変換器の出力電圧に加算する抵抗ストリング型DA変換器とを有し、前記抵抗群の一端には、前記第1の基準電圧Vrefを入力とする電圧フォロワ回路8の出力電圧が印加され、前記抵抗群の他端には前記第2の基準電圧が印加されることを特徴とするAD変換器が提供される。
【0029】
このようなAD変換器において、容量アレイ型DA変換器では、比較器5の判定出力を基に出力されたデジタルデータの上位ビットデータに基づいて、第1のスイッチ素子群が制御される。これにより、コンデンサ群に対して第1の基準電圧Vrefまたは第2の基準電圧が接続されて各コンデンサC1〜C5の電荷が再分配され、再分配後の各コンデンサC1〜C5の一端の電圧が比較器5に出力されて、上位ビットデータが順次決定されるとともに、上位ビットデータがDA変換される。また、抵抗ストリング型DA変換器では、上位ビットデータの決定後に出力されるデジタルデータの下位ビットデータに基づいて第2のスイッチ素子群4が制御され、抵抗群の両端の電圧が分圧されて容量アレイ型DA変換器に供給される。上位ビットデータに相当する容量アレイ型DA変換器の出力電圧に、容量アレイ型DA変換器からの供給電圧が加算され、この電圧と入力アナログ電圧Vinとが比較器5において比較されることにより、下位ビットデータが順次決定される。
【0030】
さらに、抵抗ストリング型DA変換器の抵抗群の一端には、第1の基準電圧Vrefを入力とする電圧フォロワ回路8の出力電圧が印加され、抵抗群の他端には第2の基準電圧(例えば接地電位)が印加される。電圧フォロワ回路8により、抵抗群に対する電流供給能力が増大し、抵抗群の具備する抵抗値を下げることができる。このとき、電圧フォロワ回路8の出力電圧にオフセットが発生した場合は、このオフセットは抵抗ストリング型DA変換器の出力電圧値にのみ影響する。
【0031】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図1は、本発明の第1の実施の形態に係るAD変換器の全体構成を示す図である。
【0032】
図1では、例として、主DACおよび副DACでそれぞれ4ビットずつの変換を行う8ビットの逐次比較型のAD変換器の構成を示している。このAD変換器は、コンデンサC1〜C5、スイッチ素子群1、スイッチ2および3からなる主DACと、抵抗R0〜R15およびスイッチ素子群4からなる副DACと、比較器5と、逐次比較制御回路6とを具備している。また、入力端子7aには基準電圧Vrefが入力され、入力端子7bには変換対象となる入力アナログ電圧Vinが入力される。さらに、入力端子7bと抵抗R15との間には、電圧フォロワ回路8が設けられている。
【0033】
コンデンサC1〜C5は、それぞれの一端が、スイッチ2の固定端子側のノード21に共通に接続された容量アレイを構成している。コンデンサC1およびC2の容量値はそれぞれ単位容量値Cxとされ、コンデンサC3〜C5の容量値はそれぞれ2Cx、4Cx、8Cxとなるように重み付けされている。
【0034】
また、各コンデンサC1〜C5の他端はそれぞれスイッチ素子群1内の対応するスイッチの固定端子に接続されている。スイッチ素子群1により、コンデンサC1は、スイッチ素子群4の出力端子側のノード41と、スイッチ2の固定端子側のノード21とに選択的に接続され、コンデンサC2〜C5は、入力端子1とスイッチ2の固定端子側のノード21とに選択的に接続される。
【0035】
スイッチ2は2つの可動端子を有し、一方は開放され、他方は接地電位とされている。また、スイッチ3も2つの可動端子を有し、一方には入力端子7bからの入力アナログ電圧Vinが導入され、他方は接地電位とされている。
【0036】
抵抗R0〜R15は直列に接続され、それぞれ同一の抵抗値を有して、抵抗ストリングを構成している。この抵抗ストリングの一方の端子には電圧フォロワ回路8の出力電圧が導入され、他方の端子は接地電位とされている。スイッチ素子群4は、各抵抗R0〜R15からの出力を切り換えて基準電圧Vrefを分圧し、スイッチ素子群1を介してコンデンサC1に出力する。
【0037】
比較器5は、反転入力端子がノード21に接続され、非反転入力端子が接地電位とされている。比較器5は、ノード21の電位と接地電位とを比較して、比較結果を逐次比較制御回路6に出力する。
【0038】
逐次比較制御回路6は、比較器5の比較結果の入力を受けて、スイッチ素子群1および4、スイッチ2および3の動作を一定周期のクロック信号に従って制御するとともに、変換された8ビットのデジタルデータを出力する。
【0039】
電圧フォロワ回路8を構成するオペアンプ81は、入力端子7aからの基準電圧Vrefを非反転入力端子に受け、出力電圧を抵抗ストリング中の抵抗R15に対して供給する。なお、電圧フォロワ回路8の詳細な構成例については、後述する。
【0040】
以下、このようなAD変換器の動作について説明する。
まず、入力アナログ電圧Vinに対するサンプリング動作を行う。サンプリング動作では、コンデンサC1〜C5のすべてが入力端子7bに接続されるように、スイッチ素子群1およびスイッチ3が制御され、また、ノード21が接地電位となるようにスイッチ2が制御される。このとき、コンデンサC1〜C5によりノード21に蓄積される電荷量は、−16CxVinとなる。
【0041】
この後、逐次比較動作が行われて、MSB側から順にデジタルデータを決定していく。まず、スイッチ2を開放状態とし、スイッチ素子群1およびスイッチ3を制御して、コンデンサC1〜C4のスイッチ素子群1側のノード11〜14を接地電位とし、コンデンサC5のスイッチ素子群1側のノード15を入力端子7aに接続させて基準電圧Vrefとする。これにより、ノード21の電位が、コンデンサC1〜C5に蓄積された電荷の再分配により決まるようになり、ノード21の電位は、Vref/2−Vinとなる。従って、入力アナログ電圧Vinと、基準電圧Vrefの1/2との大小を比較器5で判定することができ、比較結果によりMSBの値が決定される。
【0042】
さらに、スイッチ素子群1の切り換えを行うことにより、ノード21の電位をVref/16刻みで変化させることができる。例えば、MSBの値が“1”と決定された場合は、逐次比較制御回路6の制御により、コンデンサC4のスイッチ素子群1側のノード14が基準電圧Vrefとされ、ノード21の電位が3Vref/4−Vinとされる。また、MSBの値が“0”と決定された場合は、ノード15が接地電位とされ、ノード14が基準電圧Vrefとされて、ノード21の電位がVref/4−Vinとされる。このときの比較器5の比較結果により、デジタルデータの上位2ビット目の値が決定される。このように、逐次比較制御回路6の制御により、比較器5による比較結果に基づいてスイッチ素子群1の切り換えが行われることにより、MSB側から4ビット分のデジタルデータが決定される。
【0043】
ここで、mを0から15までの整数とし、AD変換器内の接地電位をVssとすると、上位ビット変換時において、電荷の再分配によって決定される比較器5の反転入力端子、すなわちノード21の電位Vxは、以下の式(2)のようになる。
【0044】
【数2】
Vx=(m/16)(Vref−Vss)−Vin+Vss ………(2)
この式(2)により、例えばVss=0としたとき、入力アナログ電圧Vinと、基準電圧Vrefを16分割した値である(m/16)Vrefとの大小について、比較器5で判定できることがわかる。従って、上位4ビット分のデジタルデータを決定することができる。
【0045】
次に、主DACにおける合計のサンプリング容量値である16Cxに対して、その1/16の容量値である単位容量値Cxを有するコンデンサC1に接続されたスイッチ素子群1のスイッチを切り換え、コンデンサC1のノード11の電位をVref/16刻みでさらに変化させる。これにより、ノード21の電位をさらにVref/256刻みで変化させることができ、比較器5による比較結果によりLSB側の4ビット部のデジタルデータを決定することができる。なお、ここでは、電圧フォロワ回路8から出力される電圧Vfが、基準電圧Vrefとほぼ等しいものとする。
【0046】
例えば、スイッチ素子群1の切り換えにより、容量アレイ中で基準電圧Vrefに接続されるコンデンサの容量値をmCx、接地電位に接続される容量値を(15−m)Cxとして、コンデンサC1のスイッチ素子群1側のノード11の電位を、Vssを含めて、n(Vf−Vss)+Vssと表す。このとき、電荷の再分配によって決定される比較器5の反転入力端子、すなわちノード21の電位Vxは、以下の式(3)のようになる。
【0047】
【数3】
Vx=(m/16)(Vref−Vss)+(n/256)(Vf−Vss)−Vin+Vss ………(3)
基準電圧Vrefと電圧フォロワ回路8からの電圧Vfとがほぼ等しいことから、式(3)による電位Vxに対する比較器5の比較結果に基づき、合計8ビットのデジタルデータが得られることがわかる。
【0048】
ところで、このような構成のAD変換器において、変換動作を高速化するための1つの方法として、抵抗DACの出力ノードの等価抵抗を下げ、この抵抗値と容量DACの容量値とによって決まる時定数を小さくすることが挙げられる。ここで、例えば抵抗DACの抵抗値を構成する抵抗R0〜R15の単位抵抗値を下げた場合、入力端子7aに流れ込む電流が増加してしまう。本実施の形態では、抵抗ストリングに対して基準電圧Vrefが印加されるノードに電圧フォロワ回路8を設けて、抵抗ストリングに対する電流供給能力を高めることで、基準電圧Vrefを発生する外部回路を変更することなく、抵抗R0〜R15の抵抗値を下げることを実現する。
【0049】
図1のAD変換器において、基準電圧Vrefが印加される入力端子7aでは、容量アレイ内の各コンデンサC1〜C5に電荷を供給する役割を果たしているだけであるため、定常的に電流が流れることはない。一方、電圧フォロワ回路8での電圧発生により、抵抗DACに対して電流が供給される。ここで、電圧フォロワ回路8の発生電圧には、入力換算オフセットによる誤差が生じる場合があるため、この発生電圧は基準電圧Vrefと完全に一致しないことがある。しかし、電圧フォロワ回路8からの出力電圧は抵抗DACにのみ印加されることから、オフセットによる変換精度の誤差は、抵抗DACにより変換される下位ビットデータのみに出現することになる。
【0050】
図1のAD変換器では、下位4ビット分の変換が抵抗DACで行われるため、上記の式(3)においてnの値が最大で“15”となり、オフセットの影響は1/16程度に軽減される。例えば、電圧フォロワ回路8の出力電圧に20mVの誤差が生じた場合、比較器5の反転入力端子のノード21では、誤差による電位の変動が1.25mV程度となる。入力アナログ電圧Vinのフルスケールを5Vとすると、例えば10ビット精度とした場合でも、1LSB分の電圧は4.88mVとなるため、上記の誤差は変換結果の精度にほとんど影響を与えない許容範囲内に収まる。
【0051】
このように、抵抗DACに対して、電圧フォロワ回路8を介して基準電圧Vrefを供給することにより、抵抗DAC内の各抵抗R0〜R15の抵抗値を下げた場合でも、基準電圧Vrefを発生する外部回路の電流供給能力を高める必要がなくなる。従って、部品コストを大きく上昇させることなく、AD変換器内の時定数を下げ、逐次比較動作を高速化することができる。また、電圧フォロワ回路8の発生電圧に生じる誤差は、下位ビットデータの変換精度にのみ影響するため、AD変換の精度が大きく損なわれることがない。
【0052】
次に、電圧フォロワ回路8の回路構成について説明する。
図2は、電圧フォロワ回路8の概略構成例を示す図である。
図2に示す電圧フォロワ回路8では、基準電圧Vrefをオペアンプ81を介して出力する回路とともに、オペアンプ81の電源電圧Vddを出力するための回路を設けている。上記の構成のAD変換器では、実際には、基準電圧Vrefと電源電圧Vddとを同一として使用されることも多いため、電源電圧Vddを出力する回路を設けることで、汎用性が高まる。
【0053】
電圧フォロワ回路8では、図2に示すように、オペアンプ81の反転入力端子に基準電圧Vrefが入力され、オペアンプ81の出力端子側のノード82が、PチャネルMOSトランジスタ(以下、PMOSトランジスタと略称する)PM1のゲートに接続されている。PMOSトランジスタPM1のソースには電源電圧Vddが印加され、ドレインが抵抗ストリングの抵抗R15に接続されている。また、抵抗R15との接続端のノード83と、ノード82との間には、コンデンサC10が接続されており、ノード83はオペアンプ81の非反転入力端子に接続されている。
【0054】
さらに、PMOSトランジスタPM2のソースには電源電圧Vddが印加され、ドレインがノード82に接続されている。このPMOSトランジスタPM2のゲートには、制御信号Saが入力される。また、NチャネルMOSトランジスタ(以下、NMOSトランジスタと略称する)NM3のドレインがノード82に接続され、ソースが接地電位とされている。このNMOSトランジスタNM3のゲートには、制御信号Sbが入力される。
【0055】
オペアンプ81には、このオペアンプ81を動作させるか否かを制御するための制御信号ENが入力される。制御信号ENがHレベルのとき、制御信号SaおよびSbをそれぞれHレベル、LレベルとしてPMOSトランジスタPM2およびNMOSトランジスタNM3をともにOFF状態とすることで、オペアンプ81の出力によりPMOSトランジスタPM1のゲート電位がHレベルとなって、PMOSトランジスタPM1がOFF状態とされる。このとき、オペアンプ81の出力電圧が、PMOSトランジスタPM1を介してオペアンプ81の非反転入力端子に帰還され、電圧フォロワが形成されて、ノード83の電位が基準電圧Vrefに近づくようにフィードバックが働く。なお、コンデンサC10は、位相補償容量として機能する。
【0056】
また、制御信号ENをLレベルとすると、オペアンプ81の出力がハイインピーダンスとなって動作が停止される。このとき、制御信号SaおよびSbの信号レベルに応じて、PMOSトランジスタPM1のゲート電位を変化させることで、PMOSトランジスタPM1のON/OFFを切り換え、電源電圧Vddの出力の有無を制御することが可能となる。
【0057】
制御信号SaおよびSbをともにHレベルとすると、PMOSトランジスタPM2がOFF状態となり、NMOSトランジスタNM3がON状態となって、ノード82が接地電位(Lレベル)となる。これにより、PMOSトランジスタPM1がON状態となって、電源電圧Vddがノード83に対して出力される。
【0058】
また、制御信号SaおよびSbをともにLレベルとすると、PMOSトランジスタPM2がON状態、NMOSトランジスタNM3がOFF状態となって、ノード82が電源電圧Vddの電位(Hレベル)となる。これにより、PMOSトランジスタPM1がOFF状態となって、ノード83が接地電位となり、電圧フォロワ回路8の全体の動作がOFFした状態となる。
【0059】
次に、このような電圧フォロワ回路8の具体的な構成について説明する。
図3は、電圧フォロワ回路8の第1の回路構成例を示す図である。なお、図3では、図2に示した回路構成に対応する要素については、同一の符号を付して示している。
【0060】
この図3に示す回路構成では、PMOSトランジスタPM4およびPM5と、NMOSトランジスタNM6、NM7およびNM8とによって差動増幅器が構成されている。PMOSトランジスタPM4およびPM5のソースには電源電圧Vddが印加され、これら双方のゲートがPMOSトランジスタPM4のドレインに接続されて、P型能動負荷が構成されている。また、NMOSトランジスタNM6およびNM7のドレインは、PMOSトランジスタPM4およびPM5とそれぞれ接続され、NMOSトランジスタNM6およびNM7の各ゲートが差動入力対となっている。さらに、NMOSトランジスタNM8のドレインがNMOSトランジスタNM6およびNM7のソースに接続され、NMOSトランジスタNM8のソースが接地電位とされて、NMOSトランジスタNM8が電流源を構成している。
【0061】
また、PMOSトランジスタPM4のドレインには、PMOSトランジスタPM9のドレインが接続されている。PMOSトランジスタPM9のソースには電源電圧Vddが印加され、ゲートには制御信号ENが入力される。
【0062】
また、基準電圧Vrefが入力される入力端子7aは、PMOSトランジスタPM10およびNMOSトランジスタNM11のドレインと接続され、各トランジスタのソースが、差動増幅器の一方の入力であるNMOSトランジスタNM7のゲートに接続されている。なお、差動増幅器の他方の入力であるNMOSトランジスタ6のゲートは、電源電圧Vddを外部に出力するためのPMOSトランジスタPM1のドレインのノード83に接続されている。
【0063】
また、NMOSトランジスタNM11のソースには、制御信号ENが入力される。さらに、PMOSトランジスタPM10およびNMOSトランジスタNM11のドレインのノード84には、NMOSトランジスタNM12のドレインが接続され、このNMOSトランジスタNM12のソースは接地電位とされ、ゲートはPMOSトランジスタPM10のゲートに接続されている。
【0064】
一方、インバータINV13には制御信号ENが入力され、インバータINV13による反転信号ENXが、PMOSトランジスタPM10、PM14、PM15、およびNMOSトランジスタNM16の各ゲートに入力される。PMOSトランジスタPM14のソースには電源電圧Vddが印加され、ドレインは抵抗R17を介して、NMOSトランジスタNM18のドレインに接続されている。NMOSトランジスタNM18のソースは接地電位とされ、ゲートは、自身のドレインと、PMOSトランジスタPM15およびNMOSトランジスタNM19の各ドレインに接続されている。
【0065】
PMOSトランジスタPM15およびNMOSトランジスタNM19の各ソースは、NMOSトランジスタNM8のゲートとNMOSトランジスタNM16のドレインとに接続されている。NMOSトランジスタNM16のソースは接地電位とされている。
【0066】
以下、このような構成を有する電圧フォロワ回路8の動作について説明する。
まず、オペアンプ81を動作させる場合には、上述したように、制御信号ENをHレベルとし、制御信号SaおよびSbをそれぞれHレベル、Lレベルとする。制御信号ENがHレベルのとき、インバータINV13からの反転信号ENXはLレベルとなり、PMOSトランジスタPM14がON状態となって、抵抗R17に電流が流れる。これにより、NMOSトランジスタNM18のドレインおよびゲートのノード85は、抵抗R17に流れる電流に対応した電位となる。
【0067】
また、反転信号ENX、制御信号ENがそれぞれLレベル、Hレベルであるので、PMOSトランジスタPM15とNMOSトランジスタNM19とがともにON状態となり、これらのソースのノード86はノード85と等しくなり、差動増幅器のNMOSトランジスタNM8に対して、所定の電流が流れる。このとき、NMOSトランジスタNM16は、OFF状態となっている。
【0068】
さらに、反転信号ENX、制御信号ENがそれぞれLレベル、Hレベルであるので、PMOSトランジスタPM10とNMOSトランジスタNM12とがともにON状態となり、これらのソースのノード84は入力端子7aからの基準電圧Vrefと等しくなる。このとき、NMOSトランジスタNM12は、OFF状態となっている。
【0069】
また、PMOSトランジスタPM9はOFF状態となり、PMOSトランジスタPM4およびPM5と、NMOSトランジスタNM6、NM7およびNM8とによって構成される差動増幅器が動作し、ノード83の電位が基準電圧Vrefと等しくなるようにフィードバックが働く。このとき、コンデンサC10は位相補償容量として機能する。
【0070】
このような動作により、抵抗DACへの電流供給能力が向上され、抵抗ストリングの抵抗値を下げた場合にも、低コストで高速・高精度なAD変換器が実現される。
【0071】
次に、抵抗DACに対して電源電圧Vddを出力する場合には、上述したように、制御信号ENがLレベルとされる。これにより、インバータINV13からの反転信号ENXはHレベルとなり、PMOSトランジスタPM14がOFF状態となって、抵抗R17に電流が流れなくなる。また、PMOSトランジスタPM15とNMOSトランジスタNM19とがともにOFF状態となり、NMOSトランジスタNM16がON状態となる。従って、ノード86が接地電位となり、NMOSトランジスタNM8がOFF状態となる。
【0072】
さらに、PMOSトランジスタPM10とNMOSトランジスタNM12とがともにOFF状態となり、NMOSトランジスタNM12がON状態となって、ノード84が接地電位となる。従って、NMOSトランジスタNM7がOFF状態となる。
【0073】
このような動作により、差動増幅器内のNMOSトランジスタNM7およびNM8がともにOFF状態とされ、差動増幅器内に定常電流が流れることが防止される。このため、ノード83から帰還された電圧がNMOSトランジスタNM6のゲートに入力された場合でも、オペアンプ81の出力がハイインピーダンスの状態に保たれる。従って、PMOSトランジスタPM2およびNMOSトランジスタNM3の動作を制御することにより、PMOSトランジスタPM1における電源電圧Vddの出力の有無を切り換えることが可能となる。
【0074】
上記の状態で、制御信号SaおよびSbをともにHレベルにすると、PMOSトランジスタPM2がOFF状態、NMOSトランジスタNM3がON状態となって、差動増幅器の出力のノード82が接地電位となる。これにより、PMOSトランジスタPM1がON状態となり、ノード83の電位が電源電圧Vddとなる。
【0075】
また、制御信号SaおよびSbをともにLレベルにすると、PMOSトランジスタPM2がON状態、NMOSトランジスタNM3がOFF状態となって、差動増幅器の出力のノード82が電源電圧Vddとなる。これにより、PMOSトランジスタPM1がOFF状態となり、抵抗DACに対する電源電圧Vddの出力が停止される。
【0076】
以上のような回路構成により、低コストで高速・高精度なAD変換器が実現されるとともに、必要に応じて、オペアンプ81を動作させずに電源電圧Vddを出力させたり、回路の出力を停止させたりすることが可能となり、汎用性の高いAD変換器が実現される。
【0077】
次に、図4は、電圧フォロワ回路8の第2の回路構成例を示す図である。なお、図4では、図3に示した回路構成に対応する要素については、同一の符号を付して示している。
【0078】
この図4に示す回路構成において、図3に示した回路構成との違いは、基準電圧Vrefの入力端子7aが、差動増幅器内のNMOSトランジスタNM7に直接接続されていること、回路の出力となるノード83と、差動増幅器内のNMOSトランジスタNM6との間に、PMOSトランジスタPM20およびNMOSトランジスタNM21が挿入され、さらに挿入されたこれらのトランジスタとNMOSトランジスタNM6とが接続されたノード87に、NMOSトランジスタNM22が接続されていることである。
【0079】
PMOSトランジスタPM20およびNMOSトランジスタNM21のドレインは、ともにノード83に接続され、ソースがNMOSトランジスタNM6のゲートおよびNMOSトランジスタNM22のドレインに接続されている。また、PMOSトランジスタPM20のゲートには反転信号ENXが入力され、NMOSトランジスタNM21のゲートには制御信号ENが入力される。NMOSトランジスタNM22のゲートには、反転信号ENXが入力される。
【0080】
このような構成の電圧フォロワ回路8は、以下のように動作する。
制御信号ENをHレベル、制御信号SaおよびSbをそれぞれHレベル、Lレベルとすると、図3の場合と同様に、PMOSトランジスタPM15およびNMOSトランジスタNM19がON状態となり、差動増幅器内のNMOSトランジスタNM8に所定の電流が流れる。また、PMOSトランジスタPM20およびNMOSトランジスタNM21がON状態となり、NMOSトランジスタNM22がOFF状態となるため、ノード83に出力される電圧VfがNMOSトランジスタNM6に帰還し、電圧フォロワが構成されて、ノード83の電位が基準電圧Vrefと等しくなるようにフィードバックが働く。
【0081】
一方、オペアンプ81の動作を停止させる場合は、制御信号ENをLレベルとすると、図3の場合と同様に、PMOSトランジスタPM15およびNMOSトランジスタNM19がOFF状態となり、差動増幅器内のNMOSトランジスタNM8がOFF状態となる。これに加えて、PMOSトランジスタPM20およびNMOSトランジスタNM21がOFF状態となり、NMOSトランジスタNM22がON状態となるため、ノード87が接地電位となる。
【0082】
このような動作により、差動増幅器内のNMOSトランジスタNM6およびNM8がともにOFF状態とされ、差動増幅器内に定常電流が流れることが防止される。この回路では、入力端子7aからの基準電圧VrefがNMOSトランジスタNM7のゲートに入力されることがあるが、この場合にも上記の動作によりオペアンプ81の出力がハイインピーダンスの状態に保たれる。従って、PMOSトランジスタPM2およびNMOSトランジスタNM3の動作を制御することにより、PMOSトランジスタPM1における電源電圧Vddの出力の有無を切り換えることが可能となる。
【0083】
以上の回路構成により、図3の場合と同様に、低コストで高速・高精度なAD変換器が実現されるとともに、必要に応じて、電源電圧Vddの出力動作、および回路の出力を停止する動作を選択することが可能となる。
【0084】
ところで、以上の第1の実施の形態では、入力端子7aに基準電圧Vrefが印加され、入力端子7bが接地電位とされていた。しかし、このようなC−R型DACを用いたAD変換器は、入力端子7bに対しても、接地電位以外の基準電圧を印加して使用される場合がある。以下、このような場合に適したAD変換器について説明する。
【0085】
図5は、本発明の第2の実施の形態に係るAD変換器の全体構成を示す図である。なお、図5では、図1に示した回路構成に対応する要素については、同一の符号を付して示している。
【0086】
図5に示すAD変換器では、容量DACおよび抵抗DACの基本的な構成は、図1の場合と同様である。また、図1の場合と同様に、入力端子7aからの基準電圧Vrefは、電圧フォロワ回路8を介して抵抗ストリングに供給される。
【0087】
また、本実施の形態では、スイッチ3の一方の可動端子は入力端子7bに接続されて、入力アナログ信号Vinの入力を受け、他方の可動端子は入力端子7cに接続されて、負の基準電圧Vref2の入力を受けている。さらに、入力端子7cからの基準電圧Vref2は、電圧フォロワ回路9を介して、抵抗ストリングの抵抗R0に供給される。
【0088】
このような構成のAD変換器において、入力アナログ信号Vinに対するAD変換動作は、図1の場合とほぼ同じである。また、正の基準電圧Vrefおよび負の基準電圧Vref2を、それぞれ電圧フォロワ回路8および9を介して抵抗DACに供給する構成としたことで、抵抗DACに対する電圧供給能力が高められる。従って、基準電圧VrefおよびVref2をそれぞれ発生する外部回路を変更することなく、ストリングの抵抗値を下げて回路の時定数を低下させ、変換速度および変換精度を向上させることが可能となる。
【0089】
【発明の効果】
以上説明したように、本発明のAD変換器では、抵抗ストリング型DA変換器の抵抗群の一端に、第1の基準電圧を入力とする電圧フォロワ回路の出力電圧が印加され、抵抗群の他端に第2の基準電圧が印加される。電圧フォロワ回路により、抵抗群に対する電流供給能力が増大するので、第1の基準電圧の供給源が有する電流供給能力を上げずに、抵抗群の具備する抵抗値を下げ、回路の時定数を下げることができる。また、電圧フォロワ回路の出力電圧にオフセットが発生した場合は、このオフセットは抵抗ストリング型DA変換器の出力電圧値にのみ影響するため、変換されたデジタルデータの誤差が抑制される。従って、部品コストを大きく上昇させることなく、高速で高精度なAD変換を行うことが可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係るAD変換器の全体構成を示す図である。
【図2】電圧フォロワ回路の概略構成例を示す図である。
【図3】電圧フォロワ回路の第1の回路構成例を示す図である。
【図4】電圧フォロワ回路の第2の回路構成例を示す図である。
【図5】本発明の第2の実施の形態に係るAD変換器の全体構成を示す図である。
【図6】従来のC−R型DACを用いたAD変換器の構成例を示す図である。
【符号の説明】
1 スイッチ素子群
2,3 スイッチ
4 スイッチ素子群
5 比較器
6 逐次比較制御回路
7a,7b 入力端子
8 電圧フォロワ回路
11〜15,21,31,41,51 ノード
81 オペアンプ
C1〜C5 コンデンサ
R0〜R15 抵抗
Claims (8)
- 入力アナログ電圧と局部DA変換器からの局部アナログ電圧との大小関係を比較器により判定し、前記比較器の判定出力に基づいてデジタルデータを発生して前記局部DA変換器に入力させ、前記局部アナログ電圧が前記入力アナログ電圧に最も近い値となるときの前記デジタルデータをAD変換出力とする逐次比較型のAD変換器において、
前記局部DA変換器は、
一端が共通に接続された複数のコンデンサからなるコンデンサ群と、前記各コンデンサに接続された第1のスイッチ素子群とを具備して、前記デジタルデータの上位ビットデータに基づいて前記第1のスイッチ素子群を制御し、第1の基準電圧または第2の基準電圧と接続させて前記各コンデンサの電荷を再分配し、再分配後の前記各コンデンサの一端の電圧を前記比較器に出力することにより、前記上位ビットデータをDA変換する容量アレイ型DA変換器と、
複数の抵抗が直列に接続された抵抗群と、前記各抵抗に接続された第2のスイッチ素子群とを具備して、前記デジタルデータの下位ビットデータに基づいて前記第2のスイッチ素子群を制御し、前記抵抗群の両端の電圧を分圧して、前記上位ビットデータに相当する前記容量アレイ型DA変換器の出力電圧に加算する抵抗ストリング型DA変換器と、
を有し、前記抵抗群の一端には、前記第1の基準電圧を入力とする電圧フォロワ回路の出力電圧が印加され、前記抵抗群の他端には前記第2の基準電圧が印加されることを特徴とするAD変換器。 - 前記電圧フォロワ回路を構成するオペアンプの出力段に、前記オペアンプの出力電圧と、前記オペアンプを駆動する電源電圧とを選択的に出力する出力切り換え回路をさらに設けたことを特徴とする請求項1記載のAD変換器。
- 前記電圧フォロワ回路は、前記第1の基準電圧が入力される入力端子と前記オペアンプの非反転入力端子との間に接続されて、外部からの選択信号に従って電圧供給を遮断する入力電圧遮断回路をさらに有することを特徴とする請求項2記載のAD変換器。
- 前記入力電圧遮断回路が遮断状態であるときに、前記オペアンプの出力電圧レベルを前記電源電圧または接地電位に設定する電圧設定回路をさらに設け、
前記出力切り換え回路は、前記入力電圧遮断回路が遮断状態であるときに、前記電圧設定回路によって設定された前記オペアンプの出力電圧レベルに応じて、前記電源電圧の出力の有無を切り換えることを特徴とする請求項3記載のAD変換器。 - 前記電圧フォロワ回路は、前記抵抗群の一端に対する出力端子と、前記出力端子からの帰還電圧の供給を受ける前記オペアンプの反転入力端子との間に接続されて、外部からの選択信号に従って前記帰還電圧の供給を遮断する帰還電圧遮断回路を具備することを特徴とする請求項2記載のAD変換器。
- 前記帰還電圧遮断回路が遮断状態であるときに、前記オペアンプの出力電圧レベルを前記電源電圧または接地電位に設定する電圧設定回路をさらに設け、
前記出力切り換え回路は、前記帰還電圧遮断回路が遮断状態であるときに、前記電圧設定回路によって設定された前記オペアンプの出力電圧レベルに応じて、前記電源電圧の出力の有無を切り換えることを特徴とする請求項5記載のAD変換器。 - 入力アナログ電圧と局部DA変換器からの局部アナログ電圧との大小関係を比較器により判定し、前記比較器の判定出力に基づいてデジタルデータを発生して前記局部DA変換器に入力させ、前記局部アナログ電圧が前記入力アナログ電圧に最も近い値となるときの前記デジタルデータをAD変換出力とする逐次比較型のAD変換器において、
前記局部DA変換器は、
一端が共通に接続された複数のコンデンサからなるコンデンサ群と、前記各コンデンサに接続された第1のスイッチ素子群とを具備して、前記デジタルデータの上位ビットデータに基づいて前記第1のスイッチ素子群を制御し、第1の基準電圧または第2の基準電圧と接続させて前記各コンデンサの電荷を再分配し、再分配後の前記各コンデンサの一端の電圧を前記比較器に出力することにより、前記上位ビットデータをDA変換する容量アレイ型DA変換器と、
複数の抵抗が直列に接続された抵抗群と、前記各抵抗に接続された第2のスイッチ素子群とを具備して、前記デジタルデータの下位ビットデータに基づいて前記第2のスイッチ素子群を制御し、前記抵抗群の両端の電圧を分圧して、前記上位ビットデータに相当する前記容量アレイ型DA変換器の出力電圧に加算する抵抗ストリング型DA変換器と、
を有し、前記抵抗群の一端には、前記第1の基準電圧を入力とする第1の電圧フォロワ回路の出力電圧が印加され、前記抵抗群の他端には、前記第2の基準電圧を入力とする第2の電圧フォロワ回路の出力電圧が印加されることを特徴とするAD変換器。 - 前記第1の電圧フォロワ回路を構成する第1のオペアンプの出力段に、前記第1のオペアンプの出力電圧と、前記第1のオペアンプを駆動する電源電圧とを選択的に出力する第1の出力切り換え回路を設け、
前記第2の電圧フォロワ回路を構成する第2のオペアンプの出力段に、前記第2のオペアンプの出力電圧と、前記第2のオペアンプを駆動する電源電圧とを選択的に出力する第2の出力切り換え回路を設けたことを特徴とする請求項7記載のAD変換器。
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