JPH01120863A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH01120863A JPH01120863A JP62278286A JP27828687A JPH01120863A JP H01120863 A JPH01120863 A JP H01120863A JP 62278286 A JP62278286 A JP 62278286A JP 27828687 A JP27828687 A JP 27828687A JP H01120863 A JPH01120863 A JP H01120863A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要）
電極コンタクト・ホールが微細化された場合にも良好な
オーミック・コンタクトをとることが可能な電極構成を
有する半導体記憶装置に関し、半導体記憶装置に於ける
メモリ部分に於ける電極・配線を利用し、周辺回路部分
に於いてｊｌ／Ｓｉ合金を電極の材料とした場合のシリ
コン析出の防止を目的とし、 多結晶シリコン膜と金属シリサイド膜とを積層してなる
電極・配線を有するメモリ部分と、前記積層された電極
・配線と同一の被膜が少なくとも電極コンタクト・ホー
ル内に於いてシリコン半導体基板との間に介在して形成
されたＡｊｌ！／Ｓｉ合金からなる電極・配線を有する
周辺回路部分とを備えてなるよう構成する。
オーミック・コンタクトをとることが可能な電極構成を
有する半導体記憶装置に関し、半導体記憶装置に於ける
メモリ部分に於ける電極・配線を利用し、周辺回路部分
に於いてｊｌ／Ｓｉ合金を電極の材料とした場合のシリ
コン析出の防止を目的とし、 多結晶シリコン膜と金属シリサイド膜とを積層してなる
電極・配線を有するメモリ部分と、前記積層された電極
・配線と同一の被膜が少なくとも電極コンタクト・ホー
ル内に於いてシリコン半導体基板との間に介在して形成
されたＡｊｌ！／Ｓｉ合金からなる電極・配線を有する
周辺回路部分とを備えてなるよう構成する。
本発明は、電極コンタクト・ホールが微細化された場合
にも良好なオーミック・コンタクトをとることが可能な
電極構成を有する半導体記憶装置に関する。
にも良好なオーミック・コンタクトをとることが可能な
電極構成を有する半導体記憶装置に関する。
半導体記憶装置を高集積化する手段の一つとして電極・
配線の微細化が挙げられ、それを達成するには、まず、
電極コンタクト・ホールを小さくすることが必要になる
。
配線の微細化が挙げられ、それを達成するには、まず、
電極コンタクト・ホールを小さくすることが必要になる
。
電極コンタクト・ホールを小さ（形成することができる
限界は、現在のフォト・リソグラフィ技術で現出できる
最小線幅や精度などで決まってしまうのであるが、その
限界を打破すべく、種々な工夫がなされている。
限界は、現在のフォト・リソグラフィ技術で現出できる
最小線幅や精度などで決まってしまうのであるが、その
限界を打破すべく、種々な工夫がなされている。
本発明者は、電極・配線パターンの高密化を図る為、従
来のようなフォト・リソグラフィ技術で絶縁膜をエツチ
ングして形成するのではなく、電極・配線ピッチの狭小
化が要求される方向に存在する電極コンタクト・ホール
のエツジをフィールド絶縁膜に於けるそれを利用し、フ
ォト・リソグラフィ技術の限界を越えて電極コンタクト
・ホールの寸法を小さくすることに成功し、その結果、
電極・配線パターンは高密化された。
来のようなフォト・リソグラフィ技術で絶縁膜をエツチ
ングして形成するのではなく、電極・配線ピッチの狭小
化が要求される方向に存在する電極コンタクト・ホール
のエツジをフィールド絶縁膜に於けるそれを利用し、フ
ォト・リソグラフィ技術の限界を越えて電極コンタクト
・ホールの寸法を小さくすることに成功し、その結果、
電極・配線パターンは高密化された。
然しなから、前記のように、電極コンタクト・ホールの
寸法を小さくしたことで新たな問題が発生した。
寸法を小さくしたことで新たな問題が発生した。
即ち、そのように寸法を小さくしたことに起因して半導
体基板と電極とのコンタクト面積が少なくなり、コンタ
クト抵抗が上昇気味となる。そこで、従来は蒸捏問題視
する必要がなかったＡｌｌＳｔ合金中の過剰シリコンの
析出に依る影響を考慮せざるを得ない状況になった。
体基板と電極とのコンタクト面積が少なくなり、コンタ
クト抵抗が上昇気味となる。そこで、従来は蒸捏問題視
する必要がなかったＡｌｌＳｔ合金中の過剰シリコンの
析出に依る影響を考慮せざるを得ない状況になった。
第２図は従来の技術を説明する為の工程要所に於ける半
導体装置の要部切断側面図を表している。
導体装置の要部切断側面図を表している。
図に於いて、２１はシリコン半導体基板、２２は二酸化
シリコン（ＳｉＯｚ）からなるフィールド絶縁膜、２３
は不純物拡散領域、２４はＡｌ／Ｓｔ合金からなる電極
・配線、２５は析出されたシリコンをそれぞれ示してい
る。
シリコン（ＳｉＯｚ）からなるフィールド絶縁膜、２３
は不純物拡散領域、２４はＡｌ／Ｓｔ合金からなる電極
・配線、２５は析出されたシリコンをそれぞれ示してい
る。
一般に、Ａ１／Ｓｉ合金からなる電極・配線を用いた場
合、図示のように、電極コンタクト・ホール内の隅角部
分に過剰のシリコン２５が析出され、その程度がひどく
なった場合、電極コンタクト・ホールの底−面に析出さ
れてしまい、コンタクト抵抗はかなり上昇することにな
る。
合、図示のように、電極コンタクト・ホール内の隅角部
分に過剰のシリコン２５が析出され、その程度がひどく
なった場合、電極コンタクト・ホールの底−面に析出さ
れてしまい、コンタクト抵抗はかなり上昇することにな
る。
この問題を解消する為、Ａβ／Ｓｉ合金からなる電極・
配線の下地としてタングステン・シリサイド（ＷＳ ｉ
ｘ ）膜或いはモリブデン・シリサイド（ＭｏＳｉｘ）
膜など金属シリサイド膜を敷いたり、電極コンタクト・
ホール内にそれ等の膜を形成したりすることが考えられ
ている。
配線の下地としてタングステン・シリサイド（ＷＳ ｉ
ｘ ）膜或いはモリブデン・シリサイド（ＭｏＳｉｘ）
膜など金属シリサイド膜を敷いたり、電極コンタクト・
ホール内にそれ等の膜を形成したりすることが考えられ
ている。
然しなから、そのように金属シリサイド膜を別設するこ
とは、当然、工程数の増加や製造歩留りの低下に結び付
き、従って、コスト・アンプになる。
とは、当然、工程数の増加や製造歩留りの低下に結び付
き、従って、コスト・アンプになる。
本発明は、半導体記憶装置に於けるメモリ部分に於ける
電極・配線を利用し、周辺回路部分に於いてＡｊ２／Ｓ
ｉ合金を電極の材料とした場合のシリコン析出を防止し
ようとする。
電極・配線を利用し、周辺回路部分に於いてＡｊ２／Ｓ
ｉ合金を電極の材料とした場合のシリコン析出を防止し
ようとする。
近年、ダイナ゛ミック・ランダム・アクセス・メモリ
（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓ ｓ
ｍｅｍｏ ｒ ｙ ： ＤＲＡＭ）に於いては、ド
ーピングした多結晶シリコン膜と金属シリサイド膜とを
積層してなるビット線を用いることが行われている。
（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓ ｓ
ｍｅｍｏ ｒ ｙ ： ＤＲＡＭ）に於いては、ド
ーピングした多結晶シリコン膜と金属シリサイド膜とを
積層してなるビット線を用いることが行われている。
その理由とされているところの主なものは次の通りであ
る。
る。
例えば、ビット線の材料としてＡ１を用いた場合には、
エレクトロマイグレーションに対する耐性を得る為、か
なり厚く形成しなければならないが、そのようにした場
合、相隣るビット線間の寄生容量が大になり、スイッチ
ング・スピードの低下を招来することになるので、これ
に対処する為に、前記のような多結晶シリコン膜と金属
シリサイド膜からなるビット線、を用いるもの−であり
、また、斯かるビット線は多結晶シリコンのみからなる
ものに比較すると温かに低抵抗であることに依る。
エレクトロマイグレーションに対する耐性を得る為、か
なり厚く形成しなければならないが、そのようにした場
合、相隣るビット線間の寄生容量が大になり、スイッチ
ング・スピードの低下を招来することになるので、これ
に対処する為に、前記のような多結晶シリコン膜と金属
シリサイド膜からなるビット線、を用いるもの−であり
、また、斯かるビット線は多結晶シリコンのみからなる
ものに比較すると温かに低抵抗であることに依る。
また、スタティック・ランダム・アクセス・メモリ （
ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍ
ｅｍｏ ｒ ｙ： ＳＲＡＭ）に於いても、接地側電源
線（ＶＳＳ線）に前記ビット線と同様な構成のものを用
いている。
ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍ
ｅｍｏ ｒ ｙ： ＳＲＡＭ）に於いても、接地側電源
線（ＶＳＳ線）に前記ビット線と同様な構成のものを用
いている。
その理由は、従来技術に於けるように拡散層或いはゲー
ト電極と同一材料を使用する場合と比較し、メモリ・セ
ル面積を縮小することが可能であり、また、スイッチン
グ・スピードを向上することからも好ましいことに依る
。
ト電極と同一材料を使用する場合と比較し、メモリ・セ
ル面積を縮小することが可能であり、また、スイッチン
グ・スピードを向上することからも好ましいことに依る
。
このように、ＤＲＡＭ或いはＳＲＡＭに拘わらず、半導
体記憶装置に於けるメモリ部分には、ドーピングした多
結晶シリコン膜と金属シリサイド膜とを積層した電極・
配線が用いられつつあるので、この電極・配線の一部を
周辺回路部分に利用すれば、Ａｌ／Ｓｉ合金からなる電
極・配線を用いた場合のシリコン析出を簡単に抑止する
ことが可能になる。
体記憶装置に於けるメモリ部分には、ドーピングした多
結晶シリコン膜と金属シリサイド膜とを積層した電極・
配線が用いられつつあるので、この電極・配線の一部を
周辺回路部分に利用すれば、Ａｌ／Ｓｉ合金からなる電
極・配線を用いた場合のシリコン析出を簡単に抑止する
ことが可能になる。
そこで、本発明に依る半導体記憶装置に於いては、多結
晶シリコン膜（例えばｎ＋型多結晶シリコン膜１１）と
金属シリサイド膜（例えばタングステン・シリサイド膜
１２）とを積層してなる電極・配線を有するメモリ部分
と、前記積層された電極・・配線と同一の被膜が少なく
とも電極コンタクト・ホール内に於いてシリコン半導体
基板（例えばｐ型シリコン半導体基板１に於けるｎ＋＋
ソース領域１６或いはｎ＋＋ドレイン領域１７）との間
に介在して形成されたＡ１／Ｓｉ合金からなる電極・配
線（例えばＡｊ！／Ｓｔ合金からなるソース電極１９及
び同じくドレイン電極２０）を有する周辺回路部分とを
備えてなるよう構成する。
晶シリコン膜（例えばｎ＋型多結晶シリコン膜１１）と
金属シリサイド膜（例えばタングステン・シリサイド膜
１２）とを積層してなる電極・配線を有するメモリ部分
と、前記積層された電極・・配線と同一の被膜が少なく
とも電極コンタクト・ホール内に於いてシリコン半導体
基板（例えばｐ型シリコン半導体基板１に於けるｎ＋＋
ソース領域１６或いはｎ＋＋ドレイン領域１７）との間
に介在して形成されたＡ１／Ｓｉ合金からなる電極・配
線（例えばＡｊ！／Ｓｔ合金からなるソース電極１９及
び同じくドレイン電極２０）を有する周辺回路部分とを
備えてなるよう構成する。
前記手段を採ることに依り、何等の工程増加もなく、Ａ
ｊ！ ／ Ｓ ｉ合金を材料とする電極を用いた場合
のシリコン析出を防止することができ、従って、電極コ
ンタクト・ホールを小型化しても、コンタクト抵抗が上
昇して実用にならないなどの虞はなくなる。
ｊ！ ／ Ｓ ｉ合金を材料とする電極を用いた場合
のシリコン析出を防止することができ、従って、電極コ
ンタクト・ホールを小型化しても、コンタクト抵抗が上
昇して実用にならないなどの虞はなくなる。
第１図は本発明一実施例を説明する為の図であり、（Ａ
）は周辺回路部分に関する要部切断側面図、（Ｂ）はメ
モリ部分に関する要部切断側面図をそれぞれ表している
。尚、ここでは、メモリとしてＤＲＡＭを対象にしてい
る。
）は周辺回路部分に関する要部切断側面図、（Ｂ）はメ
モリ部分に関する要部切断側面図をそれぞれ表している
。尚、ここでは、メモリとしてＤＲＡＭを対象にしてい
る。
図に於いて、１はｐ型シリコン半導体基板、２は５ｉ０
２からなるフィールド絶縁膜、３は同じ＜５ｉ０２から
なるゲート絶縁膜、４５，４□ ・・・・はワード線で
ある多結晶シリコン・ゲート電極、５はｎ＋＋ソース領
域（ビット線コンタクト領域）、６はｎ＋型トドレイン
領域蓄積キャパシタ電極コンタクト領域）、７はＳ ｉ
Ｏ２からなる層間絶縁膜、８は多結晶シリコンからな
る蓄積キャパシタの一方の電極、９は多結晶シリコンか
らなる蓄積キャパシタの他方の電極、１０は５ｔＯ２か
らなる眉間絶縁膜、１１はｎ４″型多結晶シリコン膜、
１２はタングステン・シリサイド膜、１３は燐珪酸ガラ
ス（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ：
ＰＳＧ）からなるカバー膜、１４はＡＮからなる抵抗低
減用配線、１５は多結晶シリコン・ゲート電極、１６は
ｎ＋＋ソース領域、１７はｎ＋型トドレイン領域１８は
５ｉ０２からなる眉間絶縁膜、１９はＡｊ！／Ｓｔ合金
からなるソース電極、２０はＡ Ｉｔ ／ Ｓ ｉ合金
からなるドレイン電極をそれぞれ示している。
２からなるフィールド絶縁膜、３は同じ＜５ｉ０２から
なるゲート絶縁膜、４５，４□ ・・・・はワード線で
ある多結晶シリコン・ゲート電極、５はｎ＋＋ソース領
域（ビット線コンタクト領域）、６はｎ＋型トドレイン
領域蓄積キャパシタ電極コンタクト領域）、７はＳ ｉ
Ｏ２からなる層間絶縁膜、８は多結晶シリコンからな
る蓄積キャパシタの一方の電極、９は多結晶シリコンか
らなる蓄積キャパシタの他方の電極、１０は５ｔＯ２か
らなる眉間絶縁膜、１１はｎ４″型多結晶シリコン膜、
１２はタングステン・シリサイド膜、１３は燐珪酸ガラ
ス（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ：
ＰＳＧ）からなるカバー膜、１４はＡＮからなる抵抗低
減用配線、１５は多結晶シリコン・ゲート電極、１６は
ｎ＋＋ソース領域、１７はｎ＋型トドレイン領域１８は
５ｉ０２からなる眉間絶縁膜、１９はＡｊ！／Ｓｔ合金
からなるソース電極、２０はＡ Ｉｔ ／ Ｓ ｉ合金
からなるドレイン電極をそれぞれ示している。
図示されていないが、電極８と電極９との間には、極薄
い、例えば、１００〔人〕程度の誘電体膜が存在し、蓄
積キャパシタの一部を構成している。また、ｎ＋型多結
晶シリコン膜１１及びタングステン・シリサイド膜１２
は、図（Ａ）に表された周辺回路部分に於いては、電極
コンタクト・ホール内でｎ＋＋ソース領域１６及びＡ１
／Ｓｉ合金からなるソース電極１９の間、そして、同じ
くｎ＋＋ドレイン領域１７及びＡｌ／Ｓｉ合金からなる
ドレイン電極２０の間にそれぞれ介在してシリコンの析
出を防止する役割を果たしているものであり、図（Ｂ）
に表されたメモリ部分に於いては、勿論、ビット線を構
成している。尚、本実施例に於いては、多結晶シリコン
膜１１をｎ＋型であるとしているが、コンタクトすべき
部分がｐ型であれば、それに合わせてｐ塑成いはｐ＋型
にドーピングしておけば良い。
い、例えば、１００〔人〕程度の誘電体膜が存在し、蓄
積キャパシタの一部を構成している。また、ｎ＋型多結
晶シリコン膜１１及びタングステン・シリサイド膜１２
は、図（Ａ）に表された周辺回路部分に於いては、電極
コンタクト・ホール内でｎ＋＋ソース領域１６及びＡ１
／Ｓｉ合金からなるソース電極１９の間、そして、同じ
くｎ＋＋ドレイン領域１７及びＡｌ／Ｓｉ合金からなる
ドレイン電極２０の間にそれぞれ介在してシリコンの析
出を防止する役割を果たしているものであり、図（Ｂ）
に表されたメモリ部分に於いては、勿論、ビット線を構
成している。尚、本実施例に於いては、多結晶シリコン
膜１１をｎ＋型であるとしているが、コンタクトすべき
部分がｐ型であれば、それに合わせてｐ塑成いはｐ＋型
にドーピングしておけば良い。
前記した構成を得るには、
ｔｉ＞ 通常のフォト・リソグラフィ技術に依る周辺
回路部分に於ける電極コンタクト・ホールとメモリ部分
に於けるビット線コンタクト・ホールの形成 （２） 化学気相成長（ｃｈｅｍｉｃａ Ｉ ｖａ
ｐ。
回路部分に於ける電極コンタクト・ホールとメモリ部分
に於けるビット線コンタクト・ホールの形成 （２） 化学気相成長（ｃｈｅｍｉｃａ Ｉ ｖａ
ｐ。
ｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法及びスパッタ
リング法に依る多結晶シリコン膜とタングステン・シリ
サイド膜の形成 （３）通常のフォト・リソグラフィ技術に依るタンゲス
テン・シリサイド膜及び多結晶シリコン膜のパターニン
グ を行えば良く、その際、タングステン・シリサイド膜及
び多結晶シリコン膜をビット線の外に周辺回路部分の電
極コンタクト・ホール内にも残すようにエツチングする
ものであり、これは従来に於いてもメモリ部分に於ける
ビット線を形成する為に必要な工程であるから、シリコ
ンの析出を防止する為の膜を形成する工程を特設する必
要は全くない。
リング法に依る多結晶シリコン膜とタングステン・シリ
サイド膜の形成 （３）通常のフォト・リソグラフィ技術に依るタンゲス
テン・シリサイド膜及び多結晶シリコン膜のパターニン
グ を行えば良く、その際、タングステン・シリサイド膜及
び多結晶シリコン膜をビット線の外に周辺回路部分の電
極コンタクト・ホール内にも残すようにエツチングする
ものであり、これは従来に於いてもメモリ部分に於ける
ビット線を形成する為に必要な工程であるから、シリコ
ンの析出を防止する為の膜を形成する工程を特設する必
要は全くない。
本発明に依る半導体記憶装置に於いては、メモリ部分の
電極・配線を利用して周辺回路部分に於けるＡｌ／Ｓｉ
合金からなる電極・配線に起因するシリコン析出を防止
する被膜としている。
電極・配線を利用して周辺回路部分に於けるＡｌ／Ｓｉ
合金からなる電極・配線に起因するシリコン析出を防止
する被膜としている。
前記構成を採ることに依り、何等の工程増加もなく、Ａ
ｌ／Ｓｉ合金を材料とする電極を用いた場合のシリコン
析出を防止することができ、従って、電極コンタクト・
ホールを小型化しても、コンタクト抵抗が上昇して実用
にならないなどの虞はなくなり、半導体記憶装置の高集
積化を図る場合に有効である。
ｌ／Ｓｉ合金を材料とする電極を用いた場合のシリコン
析出を防止することができ、従って、電極コンタクト・
ホールを小型化しても、コンタクト抵抗が上昇して実用
にならないなどの虞はなくなり、半導体記憶装置の高集
積化を図る場合に有効である。
第１図は本発明一実施例を説明する為の図であって、（
Ａ）は周辺回路部分の要部切断側面図、（Ｂ）はメモリ
部分の要部切断側面図、第２図は従来例の要部切断側面
図をそれぞれ表している。 図に於いて、１はｐ型シリコン半導体基板、２はＳ ｉ
Ｏ２からなるフィールド絶縁膜、３は同じ＜５ｉ０２
からなるゲート絶縁膜、４１．４□ ・・・・はワード
線である多結晶シリコン・ゲート電極、５はｎ＋＋ソー
ス領域（ビット線コンタクト８Ｎ域）、６はｎ＋型トド
レイン領域蓄積キャパシタ電極コンタクト領域）、７は
Ｓ ｉ Ｏ２からなる層間絶縁膜、８は多結晶シリコン
からなる蓄積キャパシタの一方の電極、９は多結晶シリ
コンからなる蓄積キャパシタの他方の電極、ｌＯは５ｉ
０２からなる眉間絶縁膜、１１はｎ＋＋多結晶シリコン
膜、１２はタングステン・シリサイド膜、１３は燐珪酸
ガラス（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓ
ｓ：ＰＳＧ）からなるカバー膜、１４はＡｌからなる抵
抗低減用配線、１５は多結晶シリコン・ゲート電極、１
６はｎ＋＋ソース領域、１７はｎ＋型トドレイン領域１
８はＳ ｉ Ｏ２からなる眉間絶縁膜、１９はＡｆ／Ｓ
ｉ合金からなるソース電極、２０はＡ １ ／ Ｓ を
合金からなるドレイン電極をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 −
Ａ）は周辺回路部分の要部切断側面図、（Ｂ）はメモリ
部分の要部切断側面図、第２図は従来例の要部切断側面
図をそれぞれ表している。 図に於いて、１はｐ型シリコン半導体基板、２はＳ ｉ
Ｏ２からなるフィールド絶縁膜、３は同じ＜５ｉ０２
からなるゲート絶縁膜、４１．４□ ・・・・はワード
線である多結晶シリコン・ゲート電極、５はｎ＋＋ソー
ス領域（ビット線コンタクト８Ｎ域）、６はｎ＋型トド
レイン領域蓄積キャパシタ電極コンタクト領域）、７は
Ｓ ｉ Ｏ２からなる層間絶縁膜、８は多結晶シリコン
からなる蓄積キャパシタの一方の電極、９は多結晶シリ
コンからなる蓄積キャパシタの他方の電極、ｌＯは５ｉ
０２からなる眉間絶縁膜、１１はｎ＋＋多結晶シリコン
膜、１２はタングステン・シリサイド膜、１３は燐珪酸
ガラス（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓ
ｓ：ＰＳＧ）からなるカバー膜、１４はＡｌからなる抵
抗低減用配線、１５は多結晶シリコン・ゲート電極、１
６はｎ＋＋ソース領域、１７はｎ＋型トドレイン領域１
８はＳ ｉ Ｏ２からなる眉間絶縁膜、１９はＡｆ／Ｓ
ｉ合金からなるソース電極、２０はＡ １ ／ Ｓ を
合金からなるドレイン電極をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 −
Claims (1)
- 【特許請求の範囲】 多結晶シリコン膜と金属シリサイド膜とを積層してなる
電極・配線を有するメモリ部分と、前記積層された電極
・配線と同一の被膜が少なくとも電極コンタクト・ホー
ル内に於いてシリコン半導体基板との間に介在して形成
されたＡｌ／Ｓｉ合金からなる電極・配線を有する周辺
回路部分と を備えてなることを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62278286A JP2548957B2 (ja) | 1987-11-05 | 1987-11-05 | 半導体記憶装置の製造方法 |
| US07/264,857 US4931845A (en) | 1987-11-05 | 1988-10-31 | Semiconductor memory device having an ohmic contact between an aluminum-silicon alloy metallization film and a silicon substrate |
| EP19880310285 EP0315422A3 (en) | 1987-11-05 | 1988-11-02 | Semiconductor memory device having an ohmic contact between an aluminum-silicon alloy metallization film and a silicon substrate |
| KR8814452A KR920007447B1 (en) | 1987-11-05 | 1988-11-03 | Semiconductor memory device having an ohmic contact between an aluminium-silicon alloy metalization film ad a silicon substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62278286A JP2548957B2 (ja) | 1987-11-05 | 1987-11-05 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01120863A true JPH01120863A (ja) | 1989-05-12 |
| JP2548957B2 JP2548957B2 (ja) | 1996-10-30 |
Family
ID=17595230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62278286A Expired - Fee Related JP2548957B2 (ja) | 1987-11-05 | 1987-11-05 | 半導体記憶装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4931845A (ja) |
| EP (1) | EP0315422A3 (ja) |
| JP (1) | JP2548957B2 (ja) |
| KR (1) | KR920007447B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5545926A (en) * | 1993-10-12 | 1996-08-13 | Kabushiki Kaisha Toshiba | Integrated mosfet device with low resistance peripheral diffusion region contacts and low PN-junction failure memory diffusion contacts |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5247197A (en) * | 1987-11-05 | 1993-09-21 | Fujitsu Limited | Dynamic random access memory device having improved contact hole structures |
| KR920010695B1 (ko) * | 1989-05-19 | 1992-12-12 | 삼성전자 주식회사 | 디램셀 및 그 제조방법 |
| US5281838A (en) * | 1990-03-13 | 1994-01-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having contact between wiring layer and impurity region |
| JP2623019B2 (ja) * | 1990-03-13 | 1997-06-25 | 三菱電機株式会社 | 半導体装置 |
| US5276344A (en) * | 1990-04-27 | 1994-01-04 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor having impurity regions of different depths and manufacturing method thereof |
| DE4143389C2 (de) * | 1990-04-27 | 1994-11-24 | Mitsubishi Electric Corp | Verfahren zum Herstellen eines DRAM |
| DE4143506C2 (de) * | 1990-04-27 | 1997-01-23 | Mitsubishi Electric Corp | Dram |
| JP2524862B2 (ja) * | 1990-05-01 | 1996-08-14 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| JPH0449654A (ja) * | 1990-06-19 | 1992-02-19 | Nec Corp | 半導体メモリ |
| GB2252667A (en) * | 1990-10-08 | 1992-08-12 | Gold Star Electronics | Contact in DRAM device |
| NL9100039A (nl) * | 1991-01-11 | 1992-08-03 | Philips Nv | Halfgeleiderinrichting en werkwijze voor het vervaardigen van de halfgeleiderinrichting. |
| JPH0575061A (ja) * | 1991-09-13 | 1993-03-26 | Oki Electric Ind Co Ltd | 半導体記憶装置の配線構造 |
| JPH05110005A (ja) * | 1991-10-16 | 1993-04-30 | N M B Semiconductor:Kk | Ｍｏｓ型トランジスタ半導体装置およびその製造方法 |
| KR960005248B1 (ko) * | 1991-10-24 | 1996-04-23 | 마쯔시다덴기산교 가부시기가이샤 | 반도체기억장치 및 그 제조방법 |
| JP2748070B2 (ja) * | 1992-05-20 | 1998-05-06 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP3413876B2 (ja) * | 1992-07-08 | 2003-06-09 | セイコーエプソン株式会社 | 半導体装置 |
| JP3013624B2 (ja) * | 1992-09-01 | 2000-02-28 | 日本電気株式会社 | 半導体集積回路装置 |
| KR960006693B1 (ko) * | 1992-11-24 | 1996-05-22 | 현대전자산업주식회사 | 고집적 반도체 접속장치 및 그 제조방법 |
| US6057604A (en) * | 1993-12-17 | 2000-05-02 | Stmicroelectronics, Inc. | Integrated circuit contact structure having gate electrode protection for self-aligned contacts with zero enclosure |
| JP3326267B2 (ja) * | 1994-03-01 | 2002-09-17 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
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| KR100553682B1 (ko) * | 2003-03-07 | 2006-02-24 | 삼성전자주식회사 | 게이트 전극을 갖는 반도체 소자 및 그 형성방법 |
| US7205665B1 (en) * | 2005-10-03 | 2007-04-17 | Neah Power Systems, Inc. | Porous silicon undercut etching deterrent masks and related methods |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60193333A (ja) * | 1984-03-15 | 1985-10-01 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4042953A (en) * | 1973-08-01 | 1977-08-16 | Micro Power Systems, Inc. | High temperature refractory metal contact assembly and multiple layer interconnect structure |
| JPS5893347A (ja) * | 1981-11-30 | 1983-06-03 | Toshiba Corp | Ｍｏｓ型半導体装置及びその製造方法 |
| US4569122A (en) * | 1983-03-09 | 1986-02-11 | Advanced Micro Devices, Inc. | Method of forming a low resistance quasi-buried contact |
| JPS6066465A (ja) * | 1983-09-21 | 1985-04-16 | Seiko Epson Corp | 半導体装置 |
| JPS6079746A (ja) * | 1983-10-07 | 1985-05-07 | Hitachi Ltd | 半導体装置及びその機能変更方法 |
| JPH0789569B2 (ja) * | 1986-03-26 | 1995-09-27 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
-
1987
- 1987-11-05 JP JP62278286A patent/JP2548957B2/ja not_active Expired - Fee Related
-
1988
- 1988-10-31 US US07/264,857 patent/US4931845A/en not_active Expired - Lifetime
- 1988-11-02 EP EP19880310285 patent/EP0315422A3/en not_active Withdrawn
- 1988-11-03 KR KR8814452A patent/KR920007447B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60193333A (ja) * | 1984-03-15 | 1985-10-01 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5545926A (en) * | 1993-10-12 | 1996-08-13 | Kabushiki Kaisha Toshiba | Integrated mosfet device with low resistance peripheral diffusion region contacts and low PN-junction failure memory diffusion contacts |
| US6320260B1 (en) | 1993-10-12 | 2001-11-20 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US6326691B1 (en) | 1993-10-12 | 2001-12-04 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920007447B1 (en) | 1992-09-01 |
| KR890008947A (ko) | 1989-07-13 |
| US4931845A (en) | 1990-06-05 |
| JP2548957B2 (ja) | 1996-10-30 |
| EP0315422A2 (en) | 1989-05-10 |
| EP0315422A3 (en) | 1990-11-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |