JPH0789569B2 - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH0789569B2 JPH0789569B2 JP61065695A JP6569586A JPH0789569B2 JP H0789569 B2 JPH0789569 B2 JP H0789569B2 JP 61065695 A JP61065695 A JP 61065695A JP 6569586 A JP6569586 A JP 6569586A JP H0789569 B2 JPH0789569 B2 JP H0789569B2
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Classifications
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/90—MOSFET type gate sidewall insulating spacer
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- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、電界効果
トランジスタを有する半導体集積回路装置に適用して有
効な技術に関するものである。
トランジスタを有する半導体集積回路装置に適用して有
効な技術に関するものである。
記憶機能を有する半導体集積回路装置として、ダイナミ
ック型ランダムアクセスメモリを備えた半導体集積回路
装置（以下、DRAMという）が知られている。このDRAMの
メモリセルは、スイッチ用MISFETと情報蓄積用容量素子
との直列回路で構成されている。メモリセルは、ワード
線とデータ線との交差部に配置され、夫々と電気的に接
続されている。
ック型ランダムアクセスメモリを備えた半導体集積回路
装置（以下、DRAMという）が知られている。このDRAMの
メモリセルは、スイッチ用MISFETと情報蓄積用容量素子
との直列回路で構成されている。メモリセルは、ワード
線とデータ線との交差部に配置され、夫々と電気的に接
続されている。
フォールデットビットライン（folded bit line）方式
を採用するDRAMでは、ワード線よりも上層にデータ線を
延在させている。ワード線は、スイッチ用MISFETのゲー
ト電極と同一導電層、例えば、多結晶シリコン膜で構成
されている。データ線は、例えば、比抵抗値が極めて小
さいアルミニウム膜で構成されている。
を採用するDRAMでは、ワード線よりも上層にデータ線を
延在させている。ワード線は、スイッチ用MISFETのゲー
ト電極と同一導電層、例えば、多結晶シリコン膜で構成
されている。データ線は、例えば、比抵抗値が極めて小
さいアルミニウム膜で構成されている。
この種のDRAMは、メモリセル（スイッチ用MISFETのソー
ス領域又はドレイン領域）とデータ線との接続に要する
面積が大きいので、高集積化の妨げになっている。メモ
リセルとデータ線との接続に要する面積には、両者の接
続面積の他に、主に、次の面積が加算される。両者の製
造工程におけるマスク合せ余裕面積、スイッチ用MISFET
のゲート電極とデータ線との絶縁耐圧の確保に必要な面
積。そして、メモリセルとデータ線とを接続する接続孔
を形成する際に、スイッチ用MISFETの形状を規定するフ
ィールド絶縁膜（分離領域）に損傷を与えない程度の面
積。
ス領域又はドレイン領域）とデータ線との接続に要する
面積が大きいので、高集積化の妨げになっている。メモ
リセルとデータ線との接続に要する面積には、両者の接
続面積の他に、主に、次の面積が加算される。両者の製
造工程におけるマスク合せ余裕面積、スイッチ用MISFET
のゲート電極とデータ線との絶縁耐圧の確保に必要な面
積。そして、メモリセルとデータ線とを接続する接続孔
を形成する際に、スイッチ用MISFETの形状を規定するフ
ィールド絶縁膜（分離領域）に損傷を与えない程度の面
積。
そこで、DRAMにおいて、MISFET（メモリセル）のゲート
電極に対して自己整合的に、ソース領域又はドレイン領
域に接続するデータ線を形成する技術（セルフアライン
ドコンタクト技術）が考えられている（例えば、日経エ
レクトロニクス、1981年５月25日号、p132）。
電極に対して自己整合的に、ソース領域又はドレイン領
域に接続するデータ線を形成する技術（セルフアライン
ドコンタクト技術）が考えられている（例えば、日経エ
レクトロニクス、1981年５月25日号、p132）。
本発明者は、DRAMにおけるセルアアラインドコンタクト
技術の実現について検討した。以下は、公知とされた技
術ではないが、本発明者によって検討された技術であ
り、その概要は次のとおりである。
技術の実現について検討した。以下は、公知とされた技
術ではないが、本発明者によって検討された技術であ
り、その概要は次のとおりである。
MISFETのゲート電極の上部に、データ線と電気的に分離
する第１絶縁膜を形成する。この後、ゲート電極の両側
部に第２絶縁膜（サイドウォール）を形成し、この第２
絶縁膜でゲート電極に対して自己整合的に第１接続孔を
形成する。第２絶縁膜は、例えば、CVDで形成した酸化
シリコン膜に、リアクティブイオンエッチング等の異方
性エッチングを施して形成する。この後、第１及び第２
絶縁膜を覆う第３絶縁膜（層間絶縁膜）を全面に形成
し、前記第１接続孔部分の第３絶縁膜を除去して第２接
続孔を形成する。この第２接続孔は、第１接続孔に対す
る製造工程におけるマスク合せ余裕を考慮して、第１接
続孔よりも大きな開口寸法で形成する。そして、前記第
２及び第１接続孔を通して、MISFETのソース領域又はド
レイン領域と電気的に接続するデータ線を形成する。こ
のデータ線は、主に、第１接続孔を通して、ソース領域
又はドレイン領域に自己整合的に接続することができ
る。
する第１絶縁膜を形成する。この後、ゲート電極の両側
部に第２絶縁膜（サイドウォール）を形成し、この第２
絶縁膜でゲート電極に対して自己整合的に第１接続孔を
形成する。第２絶縁膜は、例えば、CVDで形成した酸化
シリコン膜に、リアクティブイオンエッチング等の異方
性エッチングを施して形成する。この後、第１及び第２
絶縁膜を覆う第３絶縁膜（層間絶縁膜）を全面に形成
し、前記第１接続孔部分の第３絶縁膜を除去して第２接
続孔を形成する。この第２接続孔は、第１接続孔に対す
る製造工程におけるマスク合せ余裕を考慮して、第１接
続孔よりも大きな開口寸法で形成する。そして、前記第
２及び第１接続孔を通して、MISFETのソース領域又はド
レイン領域と電気的に接続するデータ線を形成する。こ
のデータ線は、主に、第１接続孔を通して、ソース領域
又はドレイン領域に自己整合的に接続することができ
る。
つまり、この技術を利用するDRAMは、製造工程における
マスク合せ余裕面積等をなくすことができるので、デー
タ線の接続に要する面積を縮小し、高集積化を可能にす
ることができる。
マスク合せ余裕面積等をなくすことができるので、デー
タ線の接続に要する面積を縮小し、高集積化を可能にす
ることができる。
本発明者は、前述のDRAMの動作速度の高速化について検
討した結果、次のような問題点が生じることを見出し
た。
討した結果、次のような問題点が生じることを見出し
た。
メモリセルのスイッチ用MISFETのゲート電極と、周辺回
路を構成するMISFETのゲート電極は、ワード線、半導体
素子間接続用配線等に使用される。このため、夫々のゲ
ート電極としては、比抵抗値が小さい材料を使用する必
要がある。現状のところ、多結晶シリコン膜上に高融点
金属シリサイド膜を設けた複合膜（ポリサイド膜）が有
利である。
路を構成するMISFETのゲート電極は、ワード線、半導体
素子間接続用配線等に使用される。このため、夫々のゲ
ート電極としては、比抵抗値が小さい材料を使用する必
要がある。現状のところ、多結晶シリコン膜上に高融点
金属シリサイド膜を設けた複合膜（ポリサイド膜）が有
利である。
一方、前記夫々のゲート電極をポリサイド膜で形成する
場合において、DRAMの製造工程上のどの工程で形成する
かが問題になる。DRAMの製造上、製造工程の増加、製造
上の不安定性を誘発するため、２層のポリサイド膜を形
成することは好ましくない。また、DRAMの多層配線構造
上、段差形状が著しくなるので、特に厚い膜厚の２層の
ポリサイド膜を形成することは好ましくない。したがっ
て、周辺回路を構成するMISFETのゲート電極は、スイッ
チ用MISFETのゲート電極（ワード線）又はデータ線と同
一製造工程で形成することに選択される。
場合において、DRAMの製造工程上のどの工程で形成する
かが問題になる。DRAMの製造上、製造工程の増加、製造
上の不安定性を誘発するため、２層のポリサイド膜を形
成することは好ましくない。また、DRAMの多層配線構造
上、段差形状が著しくなるので、特に厚い膜厚の２層の
ポリサイド膜を形成することは好ましくない。したがっ
て、周辺回路を構成するMISFETのゲート電極は、スイッ
チ用MISFETのゲート電極（ワード線）又はデータ線と同
一製造工程で形成することに選択される。
周辺回路を構成するMISFETのゲート電極をワード線と同
一製造工程で形成すると、次のような問題点が生じる。
前記第３絶縁膜（層間絶縁膜）をエッチングして第２接
続孔を形成する際に、ゲート電極上の第１絶縁膜がオー
バエッチングされるので、第１絶縁膜の膜厚を厚く形成
する必要がある。この第１絶縁膜の膜厚が厚くなると、
周辺回路を構成すMISFETのゲート電極とその上層の配線
（例えば、アルミニウム配線）とを接続する接続孔が深
くなる。このため、接続孔の形成が難かしくなるばかり
か、接続孔の段差部でカバレッジが低下し、上層配線の
断線等を生じるので、電気的信頼性が低下する。
一製造工程で形成すると、次のような問題点が生じる。
前記第３絶縁膜（層間絶縁膜）をエッチングして第２接
続孔を形成する際に、ゲート電極上の第１絶縁膜がオー
バエッチングされるので、第１絶縁膜の膜厚を厚く形成
する必要がある。この第１絶縁膜の膜厚が厚くなると、
周辺回路を構成すMISFETのゲート電極とその上層の配線
（例えば、アルミニウム配線）とを接続する接続孔が深
くなる。このため、接続孔の形成が難かしくなるばかり
か、接続孔の段差部でカバレッジが低下し、上層配線の
断線等を生じるので、電気的信頼性が低下する。
周辺回路を構成するMISFETのゲート電極をデータ線と同
一製造工程で形成すると、次のような問題点が生じる。
メモリセル形成領域に前記第２絶縁膜で自己整合的に第
１接続孔を形成するに際して、周辺回路を構成するMISF
ET形成領域の半導体基板主面にダメージを生じる。この
ダメージは、第２絶縁膜を形成する異方性エッチングで
半導体基板主面（シリコン表面）をたたくために生じ
る。周辺回路を構成するMISFETのゲート絶縁膜は、メモ
リセルのスイッチ用MISFETのゲート絶縁膜を形成する工
程の後に、ダメージを生じた半導体基板主面上に形成さ
れる。この半導体基板主面のダメージは、ゲート絶縁膜
の膜質を劣化させ、ゲート絶縁膜の絶縁耐圧の劣化、し
きい値電圧の経時的な劣化等を生じさせる。このため、
周辺回路を構成するMISFETの電気的信頼性を低下させ
る。
一製造工程で形成すると、次のような問題点が生じる。
メモリセル形成領域に前記第２絶縁膜で自己整合的に第
１接続孔を形成するに際して、周辺回路を構成するMISF
ET形成領域の半導体基板主面にダメージを生じる。この
ダメージは、第２絶縁膜を形成する異方性エッチングで
半導体基板主面（シリコン表面）をたたくために生じ
る。周辺回路を構成するMISFETのゲート絶縁膜は、メモ
リセルのスイッチ用MISFETのゲート絶縁膜を形成する工
程の後に、ダメージを生じた半導体基板主面上に形成さ
れる。この半導体基板主面のダメージは、ゲート絶縁膜
の膜質を劣化させ、ゲート絶縁膜の絶縁耐圧の劣化、し
きい値電圧の経時的な劣化等を生じさせる。このため、
周辺回路を構成するMISFETの電気的信頼性を低下させ
る。
本発明の目的は、電界効果トランジスタを有する半導体
集積回路装置において、高集積化を図るとともに、動作
速度の高速化を図ることが可能な技術を提供することに
ある。
集積回路装置において、高集積化を図るとともに、動作
速度の高速化を図ることが可能な技術を提供することに
ある。
本発明の他の目的は、前記目的に加えて、電気的信頼性
を向上することが可能な技術を提供することにある。
を向上することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
第１及び第２電界効果トランジスタを有する半導体集積
回路装置であって、第１電界効果トランジスタのゲート
電極を第１層目の導電層で構成し、該第１電界効果トラ
ンジスタのソース領域またはドレイン領域に接続される
配線を第２層目の導電層で構成し、前記第２電界効果ト
ランジスタのゲート電極を前記第１層目の導電層と第２
層目の導電層とを重ね合わせて構成する。
回路装置であって、第１電界効果トランジスタのゲート
電極を第１層目の導電層で構成し、該第１電界効果トラ
ンジスタのソース領域またはドレイン領域に接続される
配線を第２層目の導電層で構成し、前記第２電界効果ト
ランジスタのゲート電極を前記第１層目の導電層と第２
層目の導電層とを重ね合わせて構成する。
また、同一製造工程で半導体基板主面に形成したゲート
絶縁膜を介在させて、前記第１電界効果トランジスタの
ゲート電極と、第２電界効果トランジスタのゲート電極
とを形成する。
絶縁膜を介在させて、前記第１電界効果トランジスタの
ゲート電極と、第２電界効果トランジスタのゲート電極
とを形成する。
上記した手段によれば、第１電界効果トランジスタのソ
ース領域又はドレイン領域と配線との接続に要する面積
を縮小し、高集積化を図ることができるとともに、第２
電界効果トランジスタのゲート電極の抵抗値を低減し、
動作速度の高速化を図ることができる。
ース領域又はドレイン領域と配線との接続に要する面積
を縮小し、高集積化を図ることができるとともに、第２
電界効果トランジスタのゲート電極の抵抗値を低減し、
動作速度の高速化を図ることができる。
また、ダメージが生じていない半導体基板に、前記第１
及び第２電界効果トランジスタを形成することができる
ので、ゲート絶縁膜の絶縁耐圧等を向上し、電気的信頼
性を向上することができる。
及び第２電界効果トランジスタを形成することができる
ので、ゲート絶縁膜の絶縁耐圧等を向上し、電気的信頼
性を向上することができる。
〔実施例〕 以下、本発明の構成について、フォールデットビットラ
イン方式を採用するDRAMに本発明を適用した一実施例と
ともに説明する。
イン方式を採用するDRAMに本発明を適用した一実施例と
ともに説明する。
なお、全図において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。
符号を付け、その繰り返しの説明は省略する。
本発明の一実施例であるDRAMのメモリセルアレイを第１
図（要部平面図）で示し、第１図のII−II線で切った断
面（左側）及び周辺回路を構成するMISFETの断面（右
側）を第２図で示す。第１図は、本実施例の構成をわか
り易くするために、フィールド絶縁膜以外の絶縁膜は図
示しない。
図（要部平面図）で示し、第１図のII−II線で切った断
面（左側）及び周辺回路を構成するMISFETの断面（右
側）を第２図で示す。第１図は、本実施例の構成をわか
り易くするために、フィールド絶縁膜以外の絶縁膜は図
示しない。
第１図及び第２図において、１は単結晶シリコンからな
るp-型の半導体基板（又はウエル領域）である。図示し
ていないが、半導体基板１には、相補型MISFET（CMOS）
のｐチャネルMISFETを構成するn-型のウエル領域が設け
られている。
るp-型の半導体基板（又はウエル領域）である。図示し
ていないが、半導体基板１には、相補型MISFET（CMOS）
のｐチャネルMISFETを構成するn-型のウエル領域が設け
られている。
MISFET等の半導体素子形成領域間の半導体基板１の主面
には、フィールド絶縁膜２及びｐ型のチャネルストッパ
領域３が設けられている。フィールド絶縁膜２及びチャ
ネルストッパ領域３は、半導体素子間を電気的に分離す
るように構成されている。
には、フィールド絶縁膜２及びｐ型のチャネルストッパ
領域３が設けられている。フィールド絶縁膜２及びチャ
ネルストッパ領域３は、半導体素子間を電気的に分離す
るように構成されている。
DRAMのメモリセルは、フィールド絶縁膜２で囲まれた領
域の半導体基板１の主面にスイッチ用MISFETQsと情報蓄
積用容量素子Ｃとの直列回路で構成されている。
域の半導体基板１の主面にスイッチ用MISFETQsと情報蓄
積用容量素子Ｃとの直列回路で構成されている。
情報蓄積用容量素子Ｃは、ｎ型の半導体領域６、誘電体
膜７及びプレート電極８からなるMISFET型容量素子と、
半導体領域６及びp+型の半導体領域５からなるpn接合容
量素子とで構成されている。
膜７及びプレート電極８からなるMISFET型容量素子と、
半導体領域６及びp+型の半導体領域５からなるpn接合容
量素子とで構成されている。
ｎ型の半導体領域６は、MISFETQsとの接続部分は除き、
略フィールド絶縁膜２で囲まれた領域の半導体基板１の
主面部に設けられている。この半導体領域６は、情報蓄
積用容量素子Ｃの一方の電極を構成し、“0"又は“1"情
報を形成する電位がMISFETQsを通して後述するデータ線
から伝達するように構成されている。“O"（又は“1"）
情報を形成する電位は、例えば、電源電圧（回路の動作
電圧５［Ｖ］）Vccである。“1"（又は“0"）情報を形
成する電位は、例えば、基準電圧（回路の設置電圧０
［Ｖ］）Vssである。
略フィールド絶縁膜２で囲まれた領域の半導体基板１の
主面部に設けられている。この半導体領域６は、情報蓄
積用容量素子Ｃの一方の電極を構成し、“0"又は“1"情
報を形成する電位がMISFETQsを通して後述するデータ線
から伝達するように構成されている。“O"（又は“1"）
情報を形成する電位は、例えば、電源電圧（回路の動作
電圧５［Ｖ］）Vccである。“1"（又は“0"）情報を形
成する電位は、例えば、基準電圧（回路の設置電圧０
［Ｖ］）Vssである。
誘電体膜７は、半導体領域６の主面上に設けられてい
る。
る。
プレート電極８は、誘電体膜７を介在させた半導体領域
６の上部に設けられており、かつ、隣接する他の情報蓄
積用容量素子Ｃのプレート電極８と一体に構成されてい
る。プレート電極８は、情報蓄積用容量素子Ｃの他方の
電極を構成し、“0"又は“1"情報を形成する固定電位が
印加されている。この固定電位は、前記電源電圧Vccと
基準電圧Vssとの中間電圧（≒2.5［Ｖ］）1/2Vccであ
る。このプレート電極８上には、それを覆うように絶縁
膜９が設けられている。絶縁膜９は、プレート電極８と
後述するワード線とを電気的に分離するように構成され
ている。
６の上部に設けられており、かつ、隣接する他の情報蓄
積用容量素子Ｃのプレート電極８と一体に構成されてい
る。プレート電極８は、情報蓄積用容量素子Ｃの他方の
電極を構成し、“0"又は“1"情報を形成する固定電位が
印加されている。この固定電位は、前記電源電圧Vccと
基準電圧Vssとの中間電圧（≒2.5［Ｖ］）1/2Vccであ
る。このプレート電極８上には、それを覆うように絶縁
膜９が設けられている。絶縁膜９は、プレート電極８と
後述するワード線とを電気的に分離するように構成され
ている。
p+型の半導体領域５は、半導体領域６と接触するその下
部の半導体基板１の主面部に設けられている。半導体領
域５は、主として、情報蓄積用容量素子Ｃの他方の電極
を構成し、所謂、情報となる電荷の蓄積量を向上する構
造の情報蓄積用容量素子を構成するようになっている。
部の半導体基板１の主面部に設けられている。半導体領
域５は、主として、情報蓄積用容量素子Ｃの他方の電極
を構成し、所謂、情報となる電荷の蓄積量を向上する構
造の情報蓄積用容量素子を構成するようになっている。
MISFETQsは、半導体基板１、ゲート絶縁膜10、ゲート電
極11A、一対のｎ型半導体領域13で構成されている。
極11A、一対のｎ型半導体領域13で構成されている。
ゲート絶縁膜10は、情報蓄積用容量素子Ｃとの接続部分
及び他のメモリセルとの接続部分を除き、略フィールド
絶縁膜２で囲まれた領域の半導体基板１の主面上に設け
られている。フィールド絶縁膜２は、MISFETQsのゲート
幅（チャネル幅）を規定するように設けられている。
及び他のメモリセルとの接続部分を除き、略フィールド
絶縁膜２で囲まれた領域の半導体基板１の主面上に設け
られている。フィールド絶縁膜２は、MISFETQsのゲート
幅（チャネル幅）を規定するように設けられている。
ゲート電極11Aは、ゲート絶縁膜10を介在させた半導体
基板１の主面上に設けられている。ゲート電極11Aは、
例えば、抵抗値を低減する不純物が導入された多結晶シ
リコン膜で構成する。また、ゲート電極11Aは、高融点
金属（Mo,Ti,Ta,W）膜又は高融点金属シリサイド（MoSi
2,TiSi2,TaSi2,WSi2）膜の単層、或は多結晶シリコン膜
上にそれを重ね合わせた複合膜で構成してもよい。
基板１の主面上に設けられている。ゲート電極11Aは、
例えば、抵抗値を低減する不純物が導入された多結晶シ
リコン膜で構成する。また、ゲート電極11Aは、高融点
金属（Mo,Ti,Ta,W）膜又は高融点金属シリサイド（MoSi
2,TiSi2,TaSi2,WSi2）膜の単層、或は多結晶シリコン膜
上にそれを重ね合わせた複合膜で構成してもよい。
行方向に隣接するメモリセルのMISFETQsを構成する夫々
のゲート電極11Aは、それと同一導電層で一体に形成さ
れたワード線（WL）11Bで電気的に接続されている。
のゲート電極11Aは、それと同一導電層で一体に形成さ
れたワード線（WL）11Bで電気的に接続されている。
前記ゲート電極11A及びワード線（WL）11Bの上部には、
それらと後述するデータ線とを電気的に分離する絶縁膜
12が設けられている。また、絶縁膜12は、MISFETQsの一
方の半導体領域13とデータ線とを電気的に接続する接続
孔を形成する際に、エッチングストッパとして使用され
るように構成されている。
それらと後述するデータ線とを電気的に分離する絶縁膜
12が設けられている。また、絶縁膜12は、MISFETQsの一
方の半導体領域13とデータ線とを電気的に接続する接続
孔を形成する際に、エッチングストッパとして使用され
るように構成されている。
ｎ型の半導体領域13は、ゲート電極11Aの両側部の半導
体基板１の主面部に設けられており、MISFETQsのソース
領域又はドレイン領域を構成するようになっている。一
方の半導体領域13は、データ線と電気的に接続するよう
に構成されている。他方の半導体領域13は、半導体領域
６と電気的に接続されており、MISFETQsと情報蓄積用容
量素子Ｃとを電気的に接続するように構成されている。
一方の半導体領域13は、列方向に隣接する他のメモリセ
ルのMISFETQsを構成する一方の半導体領域13と一体に構
成されている。
体基板１の主面部に設けられており、MISFETQsのソース
領域又はドレイン領域を構成するようになっている。一
方の半導体領域13は、データ線と電気的に接続するよう
に構成されている。他方の半導体領域13は、半導体領域
６と電気的に接続されており、MISFETQsと情報蓄積用容
量素子Ｃとを電気的に接続するように構成されている。
一方の半導体領域13は、列方向に隣接する他のメモリセ
ルのMISFETQsを構成する一方の半導体領域13と一体に構
成されている。
メモリセルと、データ線の延在する列方向に隣接する他
のメモリセルとは、データ線との接続部分を中心に対称
な形状になるように、その周辺をフィールド絶縁膜２で
囲み、規定されている。この対称な形状で構成される２
つのメモリセルは、列方向に複数配置され、ワード線
（WL）11Bの延在する行方向に半ピッチ分ずれた状態で
複数配置され、メモリセルアレイを構成している。
のメモリセルとは、データ線との接続部分を中心に対称
な形状になるように、その周辺をフィールド絶縁膜２で
囲み、規定されている。この対称な形状で構成される２
つのメモリセルは、列方向に複数配置され、ワード線
（WL）11Bの延在する行方向に半ピッチ分ずれた状態で
複数配置され、メモリセルアレイを構成している。
メモリセルのMISFETQs及び情報蓄積用容量素子Ｃの下部
の半導体基板１の主面部には、第２図に示すように、p+
型半導体領域４が設けられている。この半導体領域４
は、その最大不純物濃度がMISFETQsのソース領域又はド
レイン領域として使用される半導体領域13に接触しない
ように、深い部分に設けられている。つまり、半導体領
域４は、半導体領域13に付加される寄生pn接合容量が増
加しないように、又半導体領域13とのpn接合耐圧が劣化
しないように構成されている。この半導体領域４は、主
に、それよりも深い部分の半導体基板１内に発生した少
数キャリア（電子）がメモリセル内、特に情報電荷蓄積
部に侵入しないように構成されている。つまり、半導体
領域４は、小数キャリアに対するポテンシャルバリアを
構成するようになっている。
の半導体基板１の主面部には、第２図に示すように、p+
型半導体領域４が設けられている。この半導体領域４
は、その最大不純物濃度がMISFETQsのソース領域又はド
レイン領域として使用される半導体領域13に接触しない
ように、深い部分に設けられている。つまり、半導体領
域４は、半導体領域13に付加される寄生pn接合容量が増
加しないように、又半導体領域13とのpn接合耐圧が劣化
しないように構成されている。この半導体領域４は、主
に、それよりも深い部分の半導体基板１内に発生した少
数キャリア（電子）がメモリセル内、特に情報電荷蓄積
部に侵入しないように構成されている。つまり、半導体
領域４は、小数キャリアに対するポテンシャルバリアを
構成するようになっている。
このように構成されるメモリセルのMISFETQsの一方の半
導体領域13は、接続孔15及び16を通して、データ線（D
L）17Aと電気的に接続されている。
導体領域13は、接続孔15及び16を通して、データ線（D
L）17Aと電気的に接続されている。
接続孔15は、データ線17Aとの接続側のゲート電極11Aの
一側部にそれに対して自己整合的に設けられた絶縁膜
（サイドウォール）14A及びフィールド絶縁膜２に囲ま
れて構成されている。この接続孔15は、略フィールド絶
縁膜２に対しても自己整合的に構成される。接続孔15の
開口面積は、主に、ゲート電極11A間の寸法、ゲート幅
方向のフィールド絶縁膜２間の寸法及び絶縁膜14Aの膜
厚（ゲート電極11Aの側面からの膜厚）で略規定され
る。ゲート電極11Aとデータ線17Aとの絶縁耐圧は、ゲー
ト電極11A上の絶縁膜12とその側部の絶縁膜14Aとで確保
している。つまり、接続孔15は、ゲート電極11A及びフ
ィールド絶縁膜２に対して、製造工程におけるマスク合
せ余裕面積を必要とせずに構成することができる。
一側部にそれに対して自己整合的に設けられた絶縁膜
（サイドウォール）14A及びフィールド絶縁膜２に囲ま
れて構成されている。この接続孔15は、略フィールド絶
縁膜２に対しても自己整合的に構成される。接続孔15の
開口面積は、主に、ゲート電極11A間の寸法、ゲート幅
方向のフィールド絶縁膜２間の寸法及び絶縁膜14Aの膜
厚（ゲート電極11Aの側面からの膜厚）で略規定され
る。ゲート電極11Aとデータ線17Aとの絶縁耐圧は、ゲー
ト電極11A上の絶縁膜12とその側部の絶縁膜14Aとで確保
している。つまり、接続孔15は、ゲート電極11A及びフ
ィールド絶縁膜２に対して、製造工程におけるマスク合
せ余裕面積を必要とせずに構成することができる。
このように構成される接続孔15は、ゲート電極11Aとデ
ータ線17Aとの絶縁耐圧を確保し、その形成に際してフ
ィールド絶縁膜２に損傷を与えることがなく、製造工程
におけるマスク合せ余裕面積を低減できるので、メモリ
セルのMISFETQsの一方の半導体領域13とデータ線17Aと
の接続に要する面積を縮小することができる。つまり、
メモリセル面積を縮小し、DRAMの集積度を向上すること
ができる。
ータ線17Aとの絶縁耐圧を確保し、その形成に際してフ
ィールド絶縁膜２に損傷を与えることがなく、製造工程
におけるマスク合せ余裕面積を低減できるので、メモリ
セルのMISFETQsの一方の半導体領域13とデータ線17Aと
の接続に要する面積を縮小することができる。つまり、
メモリセル面積を縮小し、DRAMの集積度を向上すること
ができる。
接続孔16は、メモリセルのMISFETQsのゲート電極11Aの
他側部、他方の半導体領域13、情報蓄積要容量素子Ｃ等
を覆う絶縁膜14Bの接続孔15部分を除去して構成されて
いる。接続孔16はゲート電極11A等に対して自己整合的
に構成されていないが、前記接続孔15が自己整合的に構
成されているので、半導体領域１とデータ線17Aとの接
続部分は、実質的にゲート電極11A等に対して自己整合
で構成されている。前記接続孔15を形成する絶縁膜14A
は、接続孔16を形成する絶縁膜14Bと同一絶縁層で構成
されている。
他側部、他方の半導体領域13、情報蓄積要容量素子Ｃ等
を覆う絶縁膜14Bの接続孔15部分を除去して構成されて
いる。接続孔16はゲート電極11A等に対して自己整合的
に構成されていないが、前記接続孔15が自己整合的に構
成されているので、半導体領域１とデータ線17Aとの接
続部分は、実質的にゲート電極11A等に対して自己整合
で構成されている。前記接続孔15を形成する絶縁膜14A
は、接続孔16を形成する絶縁膜14Bと同一絶縁層で構成
されている。
データ線（DL）17Aは、絶縁膜14B上を列方向に延在して
設けられている。データ線17Aは、多結晶シリコン膜よ
りも比抵抗値が小さな単層の高融点金属膜、高融点金属
シリサイド膜、或は多結晶シリコン膜の上部に高融点金
属又は高融点金属シリサイド膜を重ね合わせた複合膜で
構成する。つまり、データ線17Aは、CVD、スパッタ等で
形成される。
設けられている。データ線17Aは、多結晶シリコン膜よ
りも比抵抗値が小さな単層の高融点金属膜、高融点金属
シリサイド膜、或は多結晶シリコン膜の上部に高融点金
属又は高融点金属シリサイド膜を重ね合わせた複合膜で
構成する。つまり、データ線17Aは、CVD、スパッタ等で
形成される。
このように、比抵抗値の小さな導電層で、しかも、CV
D、スパッタ等のカバレッジが良好な導電層でデータ線1
7Aを構成することにより、段差部分、例えば接続孔15及
び16で形成される段差部分におけるデータ線17Aの断線
を防止できるので、電気的信頼性を向上することができ
る。
D、スパッタ等のカバレッジが良好な導電層でデータ線1
7Aを構成することにより、段差部分、例えば接続孔15及
び16で形成される段差部分におけるデータ線17Aの断線
を防止できるので、電気的信頼性を向上することができ
る。
したがって、ゲート電極11A、ワード線11Bさらにデータ
線17Aの夫々をポリサイド膜で構成することができる。
線17Aの夫々をポリサイド膜で構成することができる。
データ線（DL）17Aの上部には、絶縁膜21を介在してワ
ード線11Bと同一方向に延在するワード線（WL）23が設
けられている。ワード線23は、図示していないが、絶縁
膜21及び14Bに形成された接続孔を通して、ワード線11B
と電気的に接続されている。このワード線23は、ワード
線11Bよりも比抵抗値の小さな導電層、例えばアルミニ
ウム膜、所定の添加物（Si,Cu）を含有するアルミニウ
ム膜で構成されている。つまり、ワード線23は、ワード
線11Bの実質的な比抵抗値を低減し、信号の伝達速度の
高速化を図るように構成されている。
ード線11Bと同一方向に延在するワード線（WL）23が設
けられている。ワード線23は、図示していないが、絶縁
膜21及び14Bに形成された接続孔を通して、ワード線11B
と電気的に接続されている。このワード線23は、ワード
線11Bよりも比抵抗値の小さな導電層、例えばアルミニ
ウム膜、所定の添加物（Si,Cu）を含有するアルミニウ
ム膜で構成されている。つまり、ワード線23は、ワード
線11Bの実質的な比抵抗値を低減し、信号の伝達速度の
高速化を図るように構成されている。
周辺回路例えばデコーダ回路、センスアンプ回路等を構
成するｎチャネルMISFETQnは、フィールド絶縁膜２で囲
まれた領域の半導体基板１の主面に設けられている。す
なわち、MISFETQnは、半導体基板１、ゲート絶縁膜10、
導電層11C及び17Bからなるゲート電極、一対のｎ型の半
導体領域18、一対のn+型の半導体領域20で構成されてい
る。
成するｎチャネルMISFETQnは、フィールド絶縁膜２で囲
まれた領域の半導体基板１の主面に設けられている。す
なわち、MISFETQnは、半導体基板１、ゲート絶縁膜10、
導電層11C及び17Bからなるゲート電極、一対のｎ型の半
導体領域18、一対のn+型の半導体領域20で構成されてい
る。
ゲート絶縁膜10は、フィールド絶縁膜２で囲まれた領域
の半導体基板１の主面上に設けられており、前記MISFET
Qsのゲート絶縁膜10と同一絶縁層で構成されている。
の半導体基板１の主面上に設けられており、前記MISFET
Qsのゲート絶縁膜10と同一絶縁層で構成されている。
ゲート電極は、MISFETQsのゲート電極11A及びワード線1
1Bと同一導電層で形成された導電層11Cと、データ線17A
と同一導電層で形成された導電層17Bとを重ね合わせて
構成されている。
1Bと同一導電層で形成された導電層11Cと、データ線17A
と同一導電層で形成された導電層17Bとを重ね合わせて
構成されている。
周辺回路においては、図示していないが、MISFETQnのゲ
ート電極と同一構造で、半導体素子間を電気的に接続す
る配線が構成されている。
ート電極と同一構造で、半導体素子間を電気的に接続す
る配線が構成されている。
このように、周辺回路を構成するMISFETQnのゲート電
極、又はこのゲート電極と同一構造の配線を導電層11C
と17Bとを重ね合わせて構成することにより、ゲート電
極又は配線の断面々積を増加し、その抵抗値を低減する
ことができるので、信号の伝達速度の高速化を図ること
ができる。
極、又はこのゲート電極と同一構造の配線を導電層11C
と17Bとを重ね合わせて構成することにより、ゲート電
極又は配線の断面々積を増加し、その抵抗値を低減する
ことができるので、信号の伝達速度の高速化を図ること
ができる。
n+型の半導体領域20は、MISFETQnのゲート電極の両側部
の半導体基板１の主面部に設けられており、ソース領域
又はドレイン領域として使用される。この半導体領域20
は、主として、ゲート電極の側部に自己整合的に設けら
れた絶縁膜（サイドウォール）19及びフィールド絶縁膜
２を不純物導入用マスクとして構成される。
の半導体基板１の主面部に設けられており、ソース領域
又はドレイン領域として使用される。この半導体領域20
は、主として、ゲート電極の側部に自己整合的に設けら
れた絶縁膜（サイドウォール）19及びフィールド絶縁膜
２を不純物導入用マスクとして構成される。
ｎ型の半導体領域18は、ソース領域又はドレイン領域と
して使用される半導体領域20とチャネル形成領域（半導
体基板１）との間の半導体基板１の主面部に設けられて
いる。この半導体領域18は、LDD（Ｌightly Ｄoped Ｄr
ain）構造のMISFETQnを構成し、主に、ドレイン領域近
傍の電界強度を低減するように構成されている。
して使用される半導体領域20とチャネル形成領域（半導
体基板１）との間の半導体基板１の主面部に設けられて
いる。この半導体領域18は、LDD（Ｌightly Ｄoped Ｄr
ain）構造のMISFETQnを構成し、主に、ドレイン領域近
傍の電界強度を低減するように構成されている。
このように構成されるMISFETQnの半導体領域20には、絶
縁膜21に設けられた接続孔22を通して、配線23と電気的
に接続されている。配線23は、ワード線23と同一導電層
で構成されている。
縁膜21に設けられた接続孔22を通して、配線23と電気的
に接続されている。配線23は、ワード線23と同一導電層
で構成されている。
次に、本実施例であるDRAMの製造方法について、第３図
乃至第10図（各製造工程毎の要部断面図）を用いて具体
的に説明する。
乃至第10図（各製造工程毎の要部断面図）を用いて具体
的に説明する。
まず、単結晶シリコンからなるp-型の半導体基板１を用
意する。
意する。
この後、図示していないが、半導体基板１の所定の主面
部にn-型のウエル領域を形成する。このウエル領域に
は、CMOSのうち、ｐチャネルMISFETを形成するようにな
っている（以下、n-型のウエル領域に形成される半導体
素子については、説明を省略する）。
部にn-型のウエル領域を形成する。このウエル領域に
は、CMOSのうち、ｐチャネルMISFETを形成するようにな
っている（以下、n-型のウエル領域に形成される半導体
素子については、説明を省略する）。
そして、半導体素子形成領域間の半導体基板１の主面
に、フィールド絶縁膜２、ｐ型のチャネルストッパ領域
３を夫々形成する。
に、フィールド絶縁膜２、ｐ型のチャネルストッパ領域
３を夫々形成する。
フィールド絶縁膜２は、半導体基板１の主面を選択的に
酸化して形成した酸化シリコ膜で形成する。フィールド
絶縁膜２は、半導体素子形成領域の半導体基板１の主面
に酸化シリコン膜2Aを介して形成された窒化シリコン膜
（耐酸化マスク）を用いて形成する。
酸化して形成した酸化シリコ膜で形成する。フィールド
絶縁膜２は、半導体素子形成領域の半導体基板１の主面
に酸化シリコン膜2Aを介して形成された窒化シリコン膜
（耐酸化マスク）を用いて形成する。
チャネルストッパ領域３は、フィールド絶縁膜２形成領
域の半導体基板１の主面に予じめｐ型の不純物（ボロ
ン）を導入し、フィールド絶縁膜２を形成する熱処理で
不純物の引き伸し拡散を行うことで形成する。
域の半導体基板１の主面に予じめｐ型の不純物（ボロ
ン）を導入し、フィールド絶縁膜２を形成する熱処理で
不純物の引き伸し拡散を行うことで形成する。
この後、メモリセル形成領域、その情報蓄積用容量素子
Ｃ形成領域の夫々の半導体基板１の主面部にｐ型の不純
物を夫々導入し、第３図に示すように、p+型の半導体領
域４、５を夫々形成する。
Ｃ形成領域の夫々の半導体基板１の主面部にｐ型の不純
物を夫々導入し、第３図に示すように、p+型の半導体領
域４、５を夫々形成する。
p+型の半導体領域４は、例えば１×1017〜１×1018［at
oms/cm3］程度の不純物濃度を有し、半導体基板１の主
面から0.7［μｍ］程度の深さに最大不純物濃度を有す
るように形成する。半導体領域４は、ｐ型の不純物（ボ
ロン）をイオン打込みで導入することで形成できる。
oms/cm3］程度の不純物濃度を有し、半導体基板１の主
面から0.7［μｍ］程度の深さに最大不純物濃度を有す
るように形成する。半導体領域４は、ｐ型の不純物（ボ
ロン）をイオン打込みで導入することで形成できる。
p+型の半導体領域５は、例えば１×1017［atoms/cm3］
程度の不純物濃度を有し、半導体基板１の主面から0.7
［μｍ］程度の深さに最大不純物濃度を有するように形
成する。半導体領域５は、ｐ型の不純物（ボロン）をイ
オン打込みにより導入することで形成できる。
程度の不純物濃度を有し、半導体基板１の主面から0.7
［μｍ］程度の深さに最大不純物濃度を有するように形
成する。半導体領域５は、ｐ型の不純物（ボロン）をイ
オン打込みにより導入することで形成できる。
また、半導体領域５は、後述するｎ型の半導体領域６と
のpn接合耐圧の向上、そのpn接合部から半導体領域５側
に形成される空乏領域の伸びの低減を図るために、２段
階に分けてｐ型不純物を導入してもよい。
のpn接合耐圧の向上、そのpn接合部から半導体領域５側
に形成される空乏領域の伸びの低減を図るために、２段
階に分けてｐ型不純物を導入してもよい。
また、図示していないが半導体領域４、５（及び後述す
る領域６）の夫々の形成工程中において、周辺回路を構
成するMISFETQn形成領域は、フォトレジスト膜等の保護
膜で覆われている。
る領域６）の夫々の形成工程中において、周辺回路を構
成するMISFETQn形成領域は、フォトレジスト膜等の保護
膜で覆われている。
第３図に示す半導体領域４、５の夫々を形成する工程の
後に、メモリセルの情報蓄積用容量素子Ｃ形成領域の半
導体領域５（又は半導体基板１）の主面部に、ｎ型の半
導体領域６を形成する。半導体領域６は、例えば１×10
19［atoms/cm3］程度の不純物濃度を有し、半導体基板
１の主面から0.20〜0.25［μｍ］程度の接合深さになる
ように形成する。半導体領域６は、ｎ型の不純物（ヒ素
又はリン）をイオン打込みで導入することで形成でき
る。
後に、メモリセルの情報蓄積用容量素子Ｃ形成領域の半
導体領域５（又は半導体基板１）の主面部に、ｎ型の半
導体領域６を形成する。半導体領域６は、例えば１×10
19［atoms/cm3］程度の不純物濃度を有し、半導体基板
１の主面から0.20〜0.25［μｍ］程度の接合深さになる
ように形成する。半導体領域６は、ｎ型の不純物（ヒ素
又はリン）をイオン打込みで導入することで形成でき
る。
この後、半導体素子形成領域の酸化シリコン膜2Aを除去
し、主として、メモリセル情報蓄積用容量素子Ｃ形成領
域の半導体領域６の主面上に、誘電体膜７を形成する。
誘電体膜７は、例えば、酸化シリコン膜、窒化シリコン
膜又はそれらの複合膜で形成し、100〜150［Å］程度の
膜厚で形成する。
し、主として、メモリセル情報蓄積用容量素子Ｃ形成領
域の半導体領域６の主面上に、誘電体膜７を形成する。
誘電体膜７は、例えば、酸化シリコン膜、窒化シリコン
膜又はそれらの複合膜で形成し、100〜150［Å］程度の
膜厚で形成する。
この後、第４図に示すように、メモリセルの情報蓄積用
容量素子Ｃ形成領域の誘電体膜７上にプレート電極８を
形成する。プレート電極８は、例えば、抵抗値を低減す
る不純物が導入された多結晶シリコン膜で形成する。こ
のプレート電極８は、製造工程における第１層目の導電
層形成工程で形成される。
容量素子Ｃ形成領域の誘電体膜７上にプレート電極８を
形成する。プレート電極８は、例えば、抵抗値を低減す
る不純物が導入された多結晶シリコン膜で形成する。こ
のプレート電極８は、製造工程における第１層目の導電
層形成工程で形成される。
このプレート電極８を形成する工程で、メモリセルの情
報蓄積用容量素子Ｃが略完成する。
報蓄積用容量素子Ｃが略完成する。
第４図に示すプレート電極８を形成する工程の後に、情
報蓄積用容量素子Ｃ以外の誘電体膜７を除去する。
報蓄積用容量素子Ｃ以外の誘電体膜７を除去する。
そして、プレート電極８を覆う絶縁膜９を形成し、メモ
リセルのMISFETQs形成領域、周辺回路のMISFETQn形成領
域の夫々の半導体基板１の主面上にゲート絶縁膜10を形
成する。
リセルのMISFETQs形成領域、周辺回路のMISFETQn形成領
域の夫々の半導体基板１の主面上にゲート絶縁膜10を形
成する。
絶縁膜９は、後の工程で形成されるワード線と電気的に
分離できるように、例えばプレート電極８の表面を酸化
して形成した酸化シリコン膜を用い、3000〜4000［Å］
程度の膜厚で形成する。
分離できるように、例えばプレート電極８の表面を酸化
して形成した酸化シリコン膜を用い、3000〜4000［Å］
程度の膜厚で形成する。
ゲート絶縁膜10は、半導体基板１の主面を酸化して形成
した酸化シリコン膜を用い、120〜150［Å］程度の膜厚
で形成する。ゲート絶縁膜10は、後述する異方性エッチ
ングによるダメージを生じない状態のMISFETQs、MISFET
Qn形成領域の夫々の半導体基板１の主面上に形成され
る。つまり、ゲート絶縁膜10の膜質を向上することがで
きる。
した酸化シリコン膜を用い、120〜150［Å］程度の膜厚
で形成する。ゲート絶縁膜10は、後述する異方性エッチ
ングによるダメージを生じない状態のMISFETQs、MISFET
Qn形成領域の夫々の半導体基板１の主面上に形成され
る。つまり、ゲート絶縁膜10の膜質を向上することがで
きる。
この後、MISFETQs形成領域のゲート絶縁膜10上、絶縁膜
９上及びMISFETQn形成領域のゲート絶縁膜10上に、第２
層目の導電層11D、絶縁膜12を順次形成する。
９上及びMISFETQn形成領域のゲート絶縁膜10上に、第２
層目の導電層11D、絶縁膜12を順次形成する。
第２層目の導電層11Dは、例えば、CVDで形成した多結晶
シリコン膜に抵抗値を低減する不純物（例えば、リン）
を導入して形成し、3000［Å］程度の膜厚で形成する。
第２層目の導電層11Dは、後述する第４層目の導電層で
ワード線の実質的な抵抗値を低減できるので、ポリサイ
ド膜等よりも比抵抗値が高いが製造上の信頼性が高い多
結晶シリコン膜を使用することができる。
シリコン膜に抵抗値を低減する不純物（例えば、リン）
を導入して形成し、3000［Å］程度の膜厚で形成する。
第２層目の導電層11Dは、後述する第４層目の導電層で
ワード線の実質的な抵抗値を低減できるので、ポリサイ
ド膜等よりも比抵抗値が高いが製造上の信頼性が高い多
結晶シリコン膜を使用することができる。
絶縁膜12は、主に、後述するMISFETQsのゲート電極とデ
ータ線との絶縁耐圧を確保できるように、例えば、4000
［Å］程度の膜厚の酸化シリコン膜で構成する。また、
絶縁膜12は、上層に形成される絶縁膜とのエッチング速
度差を大きくするために、その表面にシリコン窒化膜等
のエッチングストッパ層を設けた複合膜で形成してもよ
い。
ータ線との絶縁耐圧を確保できるように、例えば、4000
［Å］程度の膜厚の酸化シリコン膜で構成する。また、
絶縁膜12は、上層に形成される絶縁膜とのエッチング速
度差を大きくするために、その表面にシリコン窒化膜等
のエッチングストッパ層を設けた複合膜で形成してもよ
い。
そして、メモリセルアレイにおいて、前記絶縁膜12及び
第２層目の導電層11Dを順次パターンニングし、MISFETQ
sのゲート電極11A、ワード線（WL）11Bを夫々形成す
る。このゲート電極11A及びワード線11Bを形成する工程
において、周辺回路を構成するMISFETQn形成領域は、フ
ォトレジスト膜等の保護膜で覆われている。
第２層目の導電層11Dを順次パターンニングし、MISFETQ
sのゲート電極11A、ワード線（WL）11Bを夫々形成す
る。このゲート電極11A及びワード線11Bを形成する工程
において、周辺回路を構成するMISFETQn形成領域は、フ
ォトレジスト膜等の保護膜で覆われている。
この後、第５図に示すように、MISFETQs形成領域のゲー
ト電極11Aの側部の半導体基板１の主面部に、ソース領
域又はドレイン領域として使用するｎ型の半導体領域13
を形成する。半導体領域13は、絶縁膜12、フィールド絶
縁膜２等、或は第２層目の導電層11Dをパターンニング
したエッチング用マスクを不純物導入用マスクとして用
いて形成する。周辺回路を構成するMISFETQn形成領域は
導電層11Dに覆われているので、半導体領域13形成のた
めの不純物は導入されない。半導体領域13は、例えば１
×1014［atoms/cm2］程度のｎ型の不純物（例えば、ヒ
素）をイオン打込みで導入することで形成できる。半導
体領域13は、低い不純物濃度で形成しているので、ドレ
イン領域近傍の電界強度を低減し、ホットキャリアによ
るしきい値電圧の経時的な劣化を防止することができ
る。
ト電極11Aの側部の半導体基板１の主面部に、ソース領
域又はドレイン領域として使用するｎ型の半導体領域13
を形成する。半導体領域13は、絶縁膜12、フィールド絶
縁膜２等、或は第２層目の導電層11Dをパターンニング
したエッチング用マスクを不純物導入用マスクとして用
いて形成する。周辺回路を構成するMISFETQn形成領域は
導電層11Dに覆われているので、半導体領域13形成のた
めの不純物は導入されない。半導体領域13は、例えば１
×1014［atoms/cm2］程度のｎ型の不純物（例えば、ヒ
素）をイオン打込みで導入することで形成できる。半導
体領域13は、低い不純物濃度で形成しているので、ドレ
イン領域近傍の電界強度を低減し、ホットキャリアによ
るしきい値電圧の経時的な劣化を防止することができ
る。
この半導体領域13を形成する工程により、メモリセルの
スイッチ用MISFETQsが略完成し、これと同時に、MISFET
Qsと情報蓄積用容量素子Ｃとでメモリセルが略完成す
る。
スイッチ用MISFETQsが略完成し、これと同時に、MISFET
Qsと情報蓄積用容量素子Ｃとでメモリセルが略完成す
る。
第５図に示す半導体領域13を形成する工程の後に、主
に、接続孔14Aを形成するための絶縁膜14Aと、ゲート電
極11A及びワード線11Bとそれらの上層に形成されるデー
タ線とを電気的に分離する絶縁膜14Bとを形成するため
の絶縁膜を基板上全面に形成する。この絶縁膜は、例え
ば、CVDで形成した酸化シリコン膜を用い、3000［Å］
程度の膜厚で形成する。次にメモリセルアレイにおい
て、主に、２つのMISFETQnの間の半導体領域13上を除い
て、レジスト膜（図示しない）で覆う。レジスト膜は、
第６図で絶縁膜14Bとして残存する膜上に、これと同一
パターンで形成される。
に、接続孔14Aを形成するための絶縁膜14Aと、ゲート電
極11A及びワード線11Bとそれらの上層に形成されるデー
タ線とを電気的に分離する絶縁膜14Bとを形成するため
の絶縁膜を基板上全面に形成する。この絶縁膜は、例え
ば、CVDで形成した酸化シリコン膜を用い、3000［Å］
程度の膜厚で形成する。次にメモリセルアレイにおい
て、主に、２つのMISFETQnの間の半導体領域13上を除い
て、レジスト膜（図示しない）で覆う。レジスト膜は、
第６図で絶縁膜14Bとして残存する膜上に、これと同一
パターンで形成される。
この後、メモリセルアレイでは、前記レジスト膜から露
出したゲート電極11Aとフィールド絶縁膜２とで囲まれ
た半導体領域13（データ線との接続領域）上に選択的
に、周辺回路ではその全面にエッチングを施す。このエ
ッチングは、主にCF4ガスを用いた反応性イオンエッチ
ング等の異方性エッチングを用いる。このエッチングに
より、第６図に示すように、周辺回路では前記絶縁膜が
全て除去された結果、絶縁膜12が露出する。一方、メモ
リセリアレイでは、前記レジスト膜で覆われた前記絶縁
膜がそのまま残り、絶縁膜14Bとして用いられる。ま
た、前記レジスト膜から露出していた領域では、ゲート
電極11A及び絶縁膜12の側壁に絶縁膜（サイドウォール
スペーサ）14Aが自己整合的に形成される。絶縁膜14Aは
ゲート電極11Aの片方の側壁上にのみ形成される。この
ように、本例によれば、同一絶縁膜から、一度のエッチ
ングにより、層間絶縁膜14Bとサイドウォール絶縁膜14A
とが形成される。さらに、このエッチングにより、MISF
ETQsの一方の半導体領域13を露出させた接続孔15,16が
同時に形成される。
出したゲート電極11Aとフィールド絶縁膜２とで囲まれ
た半導体領域13（データ線との接続領域）上に選択的
に、周辺回路ではその全面にエッチングを施す。このエ
ッチングは、主にCF4ガスを用いた反応性イオンエッチ
ング等の異方性エッチングを用いる。このエッチングに
より、第６図に示すように、周辺回路では前記絶縁膜が
全て除去された結果、絶縁膜12が露出する。一方、メモ
リセリアレイでは、前記レジスト膜で覆われた前記絶縁
膜がそのまま残り、絶縁膜14Bとして用いられる。ま
た、前記レジスト膜から露出していた領域では、ゲート
電極11A及び絶縁膜12の側壁に絶縁膜（サイドウォール
スペーサ）14Aが自己整合的に形成される。絶縁膜14Aは
ゲート電極11Aの片方の側壁上にのみ形成される。この
ように、本例によれば、同一絶縁膜から、一度のエッチ
ングにより、層間絶縁膜14Bとサイドウォール絶縁膜14A
とが形成される。さらに、このエッチングにより、MISF
ETQsの一方の半導体領域13を露出させた接続孔15,16が
同時に形成される。
接続孔15は、MISFETQsのゲート電極11Aの一側部に、異
方性エッチングでゲート電極11Aに対して自己整合的に
形成された絶縁膜14Aとフィールド絶縁膜２とで形成さ
れる。つまり接続孔15は、ゲート電極11A、フィールド
絶縁膜２、半導体領域13の夫々に対して自己整合的に形
成されている。
方性エッチングでゲート電極11Aに対して自己整合的に
形成された絶縁膜14Aとフィールド絶縁膜２とで形成さ
れる。つまり接続孔15は、ゲート電極11A、フィールド
絶縁膜２、半導体領域13の夫々に対して自己整合的に形
成されている。
接続孔16は、絶縁膜14Bに形成される。
このように、メモリセルのMISFETQsの一方の半導体領域
13と後述するデータ線との接続部において、ゲート電極
11A上に絶縁膜12を形成し、全面を覆う絶縁膜を形成し
た後、前記接続部分の絶縁膜に異方性エッチングを程伍
して絶縁膜14Aを形成するとともに、この絶縁膜14Aによ
って接続孔15を形成することにより、ゲート電極11A及
びワード線11Bとデータ線とを電気的に分離する絶縁膜1
4Bを形成するとともに、接続孔15をゲート電極11A等に
対して自己整合的に形成することができる。つまり、メ
モリセルのMISFETQsの一方の半導体領域13とデータ線と
の接続に際し、製造工程におけるマスク合せ余裕面積を
必要とせず、接続に要する面積を縮小できるので、メモ
リセル面積を縮小し、DRAMの集積度を向上することがで
きる。
13と後述するデータ線との接続部において、ゲート電極
11A上に絶縁膜12を形成し、全面を覆う絶縁膜を形成し
た後、前記接続部分の絶縁膜に異方性エッチングを程伍
して絶縁膜14Aを形成するとともに、この絶縁膜14Aによ
って接続孔15を形成することにより、ゲート電極11A及
びワード線11Bとデータ線とを電気的に分離する絶縁膜1
4Bを形成するとともに、接続孔15をゲート電極11A等に
対して自己整合的に形成することができる。つまり、メ
モリセルのMISFETQsの一方の半導体領域13とデータ線と
の接続に際し、製造工程におけるマスク合せ余裕面積を
必要とせず、接続に要する面積を縮小できるので、メモ
リセル面積を縮小し、DRAMの集積度を向上することがで
きる。
また、データ線との接続部分（一方の半導体領域13上）
の前記絶縁膜14Bに異方性エッチングを施し、絶縁膜14A
で接続孔15及び絶縁膜14Bで接続孔16を形成することに
より、他方の半導体領域13を覆うなど、絶縁膜14B上に
さらに絶縁膜を形成し、この絶縁膜に接続孔を形成する
エッチング工程がなくなるので、絶縁膜14A及び絶縁膜1
2のエッチングによる損傷を防止できる。したがって、M
ISFETQsのゲート電極11Aとデータ線との絶縁耐圧を向上
することができるので、DRAMの電気的信頼性を向上する
ことができる。
の前記絶縁膜14Bに異方性エッチングを施し、絶縁膜14A
で接続孔15及び絶縁膜14Bで接続孔16を形成することに
より、他方の半導体領域13を覆うなど、絶縁膜14B上に
さらに絶縁膜を形成し、この絶縁膜に接続孔を形成する
エッチング工程がなくなるので、絶縁膜14A及び絶縁膜1
2のエッチングによる損傷を防止できる。したがって、M
ISFETQsのゲート電極11Aとデータ線との絶縁耐圧を向上
することができるので、DRAMの電気的信頼性を向上する
ことができる。
また、前記絶縁膜14A及び12のエッチングによる損傷を
防止することにより、半導体領域13とデータ線との間
に、絶縁膜14A及び12を覆う多結晶シリコン膜等の中間
導電層を形成する工程をなくすことができる。
防止することにより、半導体領域13とデータ線との間
に、絶縁膜14A及び12を覆う多結晶シリコン膜等の中間
導電層を形成する工程をなくすことができる。
また、前記絶縁膜14A及び12のエッチングによる損傷を
防止することにより、夫々の絶縁膜14A及び12の膜厚を
厚く形成することができるので、ゲート電極11Aとデー
タ線とと絶縁耐圧をさらに向上することができる。
防止することにより、夫々の絶縁膜14A及び12の膜厚を
厚く形成することができるので、ゲート電極11Aとデー
タ線とと絶縁耐圧をさらに向上することができる。
また、接続孔15及び16を形成するに際して、周辺回路を
構成すMISFETQn形成領域にも異方性エッチングが施され
るが、MISFETQn形成領域の半導体基板１の主面上には、
MISFETQsと同一製造工程でゲート絶縁膜10、第２層目の
導電層11Dが形成されており、しかも、異方性エッチン
グは、絶縁膜12上の絶縁膜14Bをエッチングするだけな
ので、MISFETQn形成領域の半導体基板１の主面はダメー
ジを生じることがない。
構成すMISFETQn形成領域にも異方性エッチングが施され
るが、MISFETQn形成領域の半導体基板１の主面上には、
MISFETQsと同一製造工程でゲート絶縁膜10、第２層目の
導電層11Dが形成されており、しかも、異方性エッチン
グは、絶縁膜12上の絶縁膜14Bをエッチングするだけな
ので、MISFETQn形成領域の半導体基板１の主面はダメー
ジを生じることがない。
第６図に示す接続孔15及び16を形成する工程の後に、第
７図に示すように、周辺回路を構成するMISFETQn形成領
域において、第２層目の導電層11D上の絶縁膜12を除去
する。この絶縁膜12は、前記接続孔15及び16の形成工程
と同一製造工程で除去してもよい。
７図に示すように、周辺回路を構成するMISFETQn形成領
域において、第２層目の導電層11D上の絶縁膜12を除去
する。この絶縁膜12は、前記接続孔15及び16の形成工程
と同一製造工程で除去してもよい。
第７図に示す絶縁膜12を除去する工程の後に、第８図に
示すように、メモリセルアレイでは絶縁膜14B上に、周
辺回路を構成するMISFETQn形成領域では導電層11D上
に、第３層目の導電層17Cを形成する。第３層目の導電
層17Cは、メモリセルアレイにおいて、接続孔15及び16
を通して、MISFETQsの一方の半導体領域13と電気的に接
続される。第３層目の導電層17Cは、例えば、多結晶シ
リコン膜と高融点金属シリサイド膜とのポリサイド膜で
形成する。多結晶シリコン膜は、CVDで形成し、抵抗値
を低減する不純物（例えば、リン）が導入されたものを
用い、1000［Å］程度の膜厚で形成する。高融点金属シ
リサイド膜は、スパッタ又はCVDで形成したものを用
い、3000［Å］程度の膜厚で形成する。この第３層目の
導電層17Cは、この後に形成される半導体領域18、20の
不純物の引き伸し拡散に耐え得る材料であることが望ま
しい。
示すように、メモリセルアレイでは絶縁膜14B上に、周
辺回路を構成するMISFETQn形成領域では導電層11D上
に、第３層目の導電層17Cを形成する。第３層目の導電
層17Cは、メモリセルアレイにおいて、接続孔15及び16
を通して、MISFETQsの一方の半導体領域13と電気的に接
続される。第３層目の導電層17Cは、例えば、多結晶シ
リコン膜と高融点金属シリサイド膜とのポリサイド膜で
形成する。多結晶シリコン膜は、CVDで形成し、抵抗値
を低減する不純物（例えば、リン）が導入されたものを
用い、1000［Å］程度の膜厚で形成する。高融点金属シ
リサイド膜は、スパッタ又はCVDで形成したものを用
い、3000［Å］程度の膜厚で形成する。この第３層目の
導電層17Cは、この後に形成される半導体領域18、20の
不純物の引き伸し拡散に耐え得る材料であることが望ま
しい。
第８図に示す第３層目の導電層17Cを形成する工程の後
に、メモリセルアレイの第３層目の導電層17Cにパター
ンニングを施し、第９図に示すように、データ線（DL）
17Aを形成する。このデータ線17Aと同一製造工程で、MI
SFETQn形成領域の第３層目の導電層17C、第２層目の導
電層11Dを順次パターンニングし、導電層11Cと導電層17
Bとを重ねわせたゲート電極を形成する。
に、メモリセルアレイの第３層目の導電層17Cにパター
ンニングを施し、第９図に示すように、データ線（DL）
17Aを形成する。このデータ線17Aと同一製造工程で、MI
SFETQn形成領域の第３層目の導電層17C、第２層目の導
電層11Dを順次パターンニングし、導電層11Cと導電層17
Bとを重ねわせたゲート電極を形成する。
前述のように、MISFETQnのゲート電極を、MISFETQsのゲ
ート電極11A及びワード線11Bと同一導電層で形成される
導電層11Cと、データ線17Aと同一導電層で形成される導
電層17Bとで形成することにより、MISFETQnのゲート電
極を形成するための製造工程を低減することができ、か
つ、そのゲート電極の抵抗値を小さくすることができ
る。
ート電極11A及びワード線11Bと同一導電層で形成される
導電層11Cと、データ線17Aと同一導電層で形成される導
電層17Bとで形成することにより、MISFETQnのゲート電
極を形成するための製造工程を低減することができ、か
つ、そのゲート電極の抵抗値を小さくすることができ
る。
第９図に示すデータ線17A及びMISFETQnのゲート電極を
形成する工程の後に、MISFETQnのゲート電極の両側部の
半導体基板１の主面部に、ｎ型の半導体領域18を形成す
る。半導体領域18は、LDD構造を構成するために、例え
ば、１×1013［atoms/cm2］程度のｎ型の不純物（例え
ば、リン）を、イオン打込みで導入することで形成でき
る。このｎ型の不純物の導入は、ゲート電極及びフィー
ルド絶縁膜２を不純物導入用マスクとして用いる。
形成する工程の後に、MISFETQnのゲート電極の両側部の
半導体基板１の主面部に、ｎ型の半導体領域18を形成す
る。半導体領域18は、LDD構造を構成するために、例え
ば、１×1013［atoms/cm2］程度のｎ型の不純物（例え
ば、リン）を、イオン打込みで導入することで形成でき
る。このｎ型の不純物の導入は、ゲート電極及びフィー
ルド絶縁膜２を不純物導入用マスクとして用いる。
この後、MISFETQnのゲート電極の側部に不純物導入用マ
スク19（サイドウォールスペーサ）を形成する。不純物
導入用マスク19は、例えば、CVDで基板上全面に形成し
た酸化シリコン膜に、異方性エッチングを施すことで形
成することができる。このマスク19である絶縁膜は、メ
モリセルアレイ内においてデータ線17Aの両側壁にも形
成される。この結果、後述するワード線23がデータ線17
Aと交差する部分において段差が緩和されるので、ワー
ド線23を断線させることなく、又抵抗を増すことなく形
成できる。
スク19（サイドウォールスペーサ）を形成する。不純物
導入用マスク19は、例えば、CVDで基板上全面に形成し
た酸化シリコン膜に、異方性エッチングを施すことで形
成することができる。このマスク19である絶縁膜は、メ
モリセルアレイ内においてデータ線17Aの両側壁にも形
成される。この結果、後述するワード線23がデータ線17
Aと交差する部分において段差が緩和されるので、ワー
ド線23を断線させることなく、又抵抗を増すことなく形
成できる。
そして、不純物導入用マスク19を用い、第10図に示すよ
うに、MISFETQnのゲート電極の両側側部にn+型の半導体
領域20を形成する。この半導体領域20は、ソース領域又
はドレイン領域として使用されるので、例えば、１×10
15［atoms/cm2］程度のｎ型の不純物（例えば、ヒ素）
を、イオン打込みで導入することで形成できる。
うに、MISFETQnのゲート電極の両側側部にn+型の半導体
領域20を形成する。この半導体領域20は、ソース領域又
はドレイン領域として使用されるので、例えば、１×10
15［atoms/cm2］程度のｎ型の不純物（例えば、ヒ素）
を、イオン打込みで導入することで形成できる。
この半導体領域20を形成する工程で、周辺回路を構成す
るMISFETQnが略形成される。
るMISFETQnが略形成される。
このように、メモリセルのMISFETQsのゲート絶縁膜10、
ゲート電極11A及びワード線11Bの夫々の製造工程と同一
製造工程で、MISFETQnのゲート絶縁膜10、ゲート電極の
一部を夫々形成し、メモリセルアレイにおいてMISFETQs
の一方の半導体領域13とデータ線17Aとを接続する接続
孔15、16を形成した後に、メモリセルアレイのデータ線
17Aの製造工程と同一製造工程でMISFETQnのゲート電極
を完成させることにより、MISFETQn形成領域の半導体基
板１の主面が前記接続孔15、16の形成に起因するダメー
ジを生じないので、MISFETQnの形成領域に形成されるゲ
ート絶縁膜10の膜質を向上することができる。したがっ
て、MISFETQnのゲート絶縁耐圧の向上、しきい値電圧の
劣化の防止を図ることができる。
ゲート電極11A及びワード線11Bの夫々の製造工程と同一
製造工程で、MISFETQnのゲート絶縁膜10、ゲート電極の
一部を夫々形成し、メモリセルアレイにおいてMISFETQs
の一方の半導体領域13とデータ線17Aとを接続する接続
孔15、16を形成した後に、メモリセルアレイのデータ線
17Aの製造工程と同一製造工程でMISFETQnのゲート電極
を完成させることにより、MISFETQn形成領域の半導体基
板１の主面が前記接続孔15、16の形成に起因するダメー
ジを生じないので、MISFETQnの形成領域に形成されるゲ
ート絶縁膜10の膜質を向上することができる。したがっ
て、MISFETQnのゲート絶縁耐圧の向上、しきい値電圧の
劣化の防止を図ることができる。
第10図に示す半導体領域20を形成する工程の後に、前記
第１図及び第２図に示すように、絶縁膜21、接続孔22、
ワード線（WL）及び配線23を順次形成する。ワード線及
び配線23は、製造工程における第４層目の導電層形成工
程で形成され、例えば、アルミニウム膜、所定の添加物
が含有されたアルミニウム膜で形成する。
第１図及び第２図に示すように、絶縁膜21、接続孔22、
ワード線（WL）及び配線23を順次形成する。ワード線及
び配線23は、製造工程における第４層目の導電層形成工
程で形成され、例えば、アルミニウム膜、所定の添加物
が含有されたアルミニウム膜で形成する。
これら一連の製造工程を施すことにより、本実施例のDR
AMは完成する。
AMは完成する。
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
例えば、本発明は、半導体基板１の主面に細孔（又は細
溝）を形成し、この細孔を用いて半導体基板１の深さ方
向に情報となる電荷蓄積量を向上した情報蓄積用容量素
子Ｃでメモリセルを構成したDRAMに適用することができ
る。
溝）を形成し、この細孔を用いて半導体基板１の深さ方
向に情報となる電荷蓄積量を向上した情報蓄積用容量素
子Ｃでメモリセルを構成したDRAMに適用することができ
る。
また、本発明は、誘電体膜を介在させた２層の導電層を
半導体基板１上に構成し、この２層の導電層からなる情
報蓄積用容量素子Ｃでメモリセルを構成したDRAMに適用
することができる。
半導体基板１上に構成し、この２層の導電層からなる情
報蓄積用容量素子Ｃでメモリセルを構成したDRAMに適用
することができる。
また、本発明は、DRAM以外の記憶機能を有する半導体集
積回路装置に適用することができる。具体的には、SRAM
（スタティック型ランダムアクセスメモリ）を有する半
導体集積回路装置、マスクROM,EPROM,EEPROMなどの不揮
発性記憶機能を有する半導体集積回路装置に適用するこ
とができる。つまり、本発明は、そのソース領域又はド
レイン領域にデータ線等の配線が接続された電界効果ト
ランジスタを有する半導体集積回路装置に適用すること
ができる。
積回路装置に適用することができる。具体的には、SRAM
（スタティック型ランダムアクセスメモリ）を有する半
導体集積回路装置、マスクROM,EPROM,EEPROMなどの不揮
発性記憶機能を有する半導体集積回路装置に適用するこ
とができる。つまり、本発明は、そのソース領域又はド
レイン領域にデータ線等の配線が接続された電界効果ト
ランジスタを有する半導体集積回路装置に適用すること
ができる。
本願において開示される発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば、次のと
おりである。
って得ることができる効果を簡単に説明すれば、次のと
おりである。
第１及び第２電界効果トランジスタを有する半導体集積
回路装置であって、第１電界効果トランジスタのゲート
電極を第１層目の導電層で構成し、該第１電界効果トラ
ンジスタのソース領域又はドレイン領域に自己整合的に
接続される配線を第２層目の導電層で構成し、前記第２
電界効果トランジスタのゲート電極を前記第１層目の導
電層と第２層目の導電層とを重ね合わせて構成すること
により、第１電界効果トランジスタのソース領域又はド
レイン領域と配線との接続に要する面積を縮小し、高集
積化を図ることができるとともに、第２電界効果トラン
ジスタのゲート電極の抵抗値を低減し、動作速度の高速
化を図ることができる。
回路装置であって、第１電界効果トランジスタのゲート
電極を第１層目の導電層で構成し、該第１電界効果トラ
ンジスタのソース領域又はドレイン領域に自己整合的に
接続される配線を第２層目の導電層で構成し、前記第２
電界効果トランジスタのゲート電極を前記第１層目の導
電層と第２層目の導電層とを重ね合わせて構成すること
により、第１電界効果トランジスタのソース領域又はド
レイン領域と配線との接続に要する面積を縮小し、高集
積化を図ることができるとともに、第２電界効果トラン
ジスタのゲート電極の抵抗値を低減し、動作速度の高速
化を図ることができる。
また、同一製造工程で半導体基板主面に形成したゲート
絶縁膜を介在させて、前記第１電界効果トランジスタの
ゲート電極と、第２電界効果トランジスタのゲート電極
とを形成することにより、ダメージが生じていない半導
体基板に、前記第１及び第２電界効果トランジスタを形
成することができるので、ゲート絶縁膜の絶縁耐圧等を
向上し、電気的信頼性を向上することができる。
絶縁膜を介在させて、前記第１電界効果トランジスタの
ゲート電極と、第２電界効果トランジスタのゲート電極
とを形成することにより、ダメージが生じていない半導
体基板に、前記第１及び第２電界効果トランジスタを形
成することができるので、ゲート絶縁膜の絶縁耐圧等を
向上し、電気的信頼性を向上することができる。
第１図は、本発明の一実施例であるDRAMのメモリセルア
レイを示す要部平面図、 第２図は、第１図のII−II線で切った部分及び周辺回路
を構成するMISFETの要部断面図、 第３図乃至第10図は、本発明の一実施例であるDRAMのメ
モリセル及び周辺回路を構成するMISFETの各製造工程毎
の断面図である。 図中、１……半導体基板、２……フィールド絶縁膜、３
……チャネルストッパ領域、4,5,6,13,18,20……半導体
領域、７……誘電体膜、８……プレート電極、9,12,14
A,14B,21……絶縁膜、10……ゲート絶縁膜、11A……ゲ
ート電極、11B,23,WL……ワード線、11C,11D,17B……導
電層、15,16,22……接続孔、17A,DL……データ線、23…
…配線、Qs,Qn……MISFET、Ｃ……情報蓄積用容量素子
である。
レイを示す要部平面図、 第２図は、第１図のII−II線で切った部分及び周辺回路
を構成するMISFETの要部断面図、 第３図乃至第10図は、本発明の一実施例であるDRAMのメ
モリセル及び周辺回路を構成するMISFETの各製造工程毎
の断面図である。 図中、１……半導体基板、２……フィールド絶縁膜、３
……チャネルストッパ領域、4,5,6,13,18,20……半導体
領域、７……誘電体膜、８……プレート電極、9,12,14
A,14B,21……絶縁膜、10……ゲート絶縁膜、11A……ゲ
ート電極、11B,23,WL……ワード線、11C,11D,17B……導
電層、15,16,22……接続孔、17A,DL……データ線、23…
…配線、Qs,Qn……MISFET、Ｃ……情報蓄積用容量素子
である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108
Claims (14)
- 【請求項１】第１及び第２電界効果トランジスタを有す
る半導体集積回路装置であって、前記第１電界効果トラ
ンジスタのゲート電極を第１層目の導電層で構成し、該
第１電界効果トランジスタのソース領域又はドレイン領
域に接続される配線を第２層目の導電層で構成し、前記
第２電界効果トランジスタのゲート電極を前記第１層目
の導電層と第２層目の導電層とを重ね合わせて構成した
ことを特徴とする半導体集積回路装置。 - 【請求項２】前記第１電界効果トランジスタは、記憶機
能のメモリセルを構成し、前記第２電界効果トランジス
タは、記憶機能の周辺回路素子を構成することを特徴と
する特許請求の範囲第１項に記載の半導体集積回路装
置。 - 【請求項３】前記第１電界効果トランジスタは、ダイナ
ミック型ランダムアクセスメモリのメモリセルを構成
し、前記第２電界効果トランジスタは、ダイナミック型
ランダムアクセスメモリの周辺回路素子を構成すること
を特徴とする特許請求の範囲第１項に記載の半導体集積
回路装置。 - 【請求項４】前記メモリセルは、第１電界効果トランジ
スタからなるスイッチ素子と、情報蓄積用容量素子との
直列回路で構成されていることを特徴とする特許請求の
範囲第３項に記載の半導体集積回路装置。 - 【請求項５】前記第１層目の導電層は、メモリセルに接
続されるワード線を構成し、前記第２層目の導電層は、
メモリセルに接続されるデータ線を構成することを特徴
とする特許請求の範囲第２項乃至第４項に記載のそれぞ
れの半導体集積回路装置。 - 【請求項６】前記第１層目、第２層目の夫々の導電層
は、多結晶シリコン膜、高融点金属膜、高融点金属シリ
サイド膜の単層又はそれらの複合層で構成されることを
特徴とする特許請求の範囲第１項乃至第５項に記載の半
導体集積回路装置。 - 【請求項７】第１及び第２電界効果トランジスタを有す
る半導体集積回路装置の製造方法であって、前記第１、
第２電界効果トランジスタ形成領域の夫夫の基板の主面
上に、ゲート絶縁膜を介在させて、第１層目の導電層を
形成する工程と、該第１電界効果トランジスタ形成領域
の第１層目の導電層にパターンニングを施し、第１電界
効果トランジスタのゲート電極を形成する工程と、該第
１電界効果トランジスタのゲート電極を覆う絶縁膜を形
成し、ソース領域又はドレイン領域上に接続孔を形成す
る工程と、前記第１、第２電界効果トランジスタ形成領
域の夫々に第２層目の導電層を形成する工程と、該第１
電界効果トランジスタ形成領域の第２層目の導電層にパ
ターンニングを施し、前記接続孔を通して第１電界効果
トランジスタのソース領域又はドレイン領域に接続され
る配線を形成するとともに、前記第２電界効果トランジ
スタ形成領域の第２層目及び第１層目の導電層にパター
ンニングを施し、第２電界効果トランジスタのゲート電
極を形成する工程とを備えたことを特徴とする半導体集
積回路装置の製造方法。 - 【請求項８】前記第１電界効果トランジスタのゲート電
極を覆う絶縁膜は、ゲート電極上に形成された第１絶縁
膜と、ゲート電極及び第１絶縁膜を覆う絶縁膜を形成
し、この絶縁膜に異方性エッチングを施してゲート電極
の側部に形成された第２絶縁膜とで形成されていること
を特徴とする特許請求の範囲第７項に記載の半導体集積
回路装置の製造方法。 - 【請求項９】前記第１電界効果トランジスタは、記憶機
能のメモリセルを形成し、前記第２電界効果トランジス
タは、記憶機能の周辺回路素子を形成することを特徴と
する特許請求の範囲第７項に記載の半導体集積回路装置
の製造方法。 - 【請求項１０】前記第１電界効果トランジスタは、ダイ
ナミック型ランダムアクセスメモリのメモリセルを形成
し、前記第２電界効果トランジスタは、ダイナミック型
ランダムアクセスメモリの周辺回路素子を形成すること
を特徴とする特許請求の範囲第７項に記載の半導体集積
回路装置の製造方法。 - 【請求項１１】前記メモリセルは、第１電界効果トラン
ジスタからなるスイッチ素子と、情報蓄積用容量素子と
の直列回路で形成されていることを特徴とする特許請求
の範囲第７項に記載の半導体装集積回路の製造方法。 - 【請求項１２】前記第１層目の導電層は、メモリセルに
接続されるワード線を形成し、前記第２層目の導電層
は、メモリセルに接続されるデータ線を形成することを
特徴とする特許請求の範囲第９項乃至第11項に記載のそ
れぞれの半導体集積回路装置の製造方法。 - 【請求項１３】前記第１層目及び第２層目の導電層は、
多結晶シリコン膜、高融点金属膜、高融点金属シリサイ
ド膜の単層又はそれらの複合膜で形成されることを特徴
とする特許請求の範囲第７項乃至第12項に記載のそれぞ
れの半導体集積回路装置の製造方法。 - 【請求項１４】前記第１層目、第２層目の夫々の導電層
は、CVD又はスパッタで形成したことを特徴とする特許
請求の範囲第13項に記載の半導体集積回路装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61065695A JPH0789569B2 (ja) | 1986-03-26 | 1986-03-26 | 半導体集積回路装置及びその製造方法 |
| US07/035,010 US4845544A (en) | 1986-03-26 | 1987-03-26 | Semiconductor integrated device having a field-effect transistor type memory cell array and peripheral circuitry structure |
| US07/343,879 US5025301A (en) | 1986-03-26 | 1989-04-25 | DRAM which uses MISFETS in the peripheral circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61065695A JPH0789569B2 (ja) | 1986-03-26 | 1986-03-26 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62224065A JPS62224065A (ja) | 1987-10-02 |
| JPH0789569B2 true JPH0789569B2 (ja) | 1995-09-27 |
Family
ID=13294404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61065695A Expired - Lifetime JPH0789569B2 (ja) | 1986-03-26 | 1986-03-26 | 半導体集積回路装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US4845544A (ja) |
| JP (1) | JPH0789569B2 (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0789569B2 (ja) * | 1986-03-26 | 1995-09-27 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
| US5191402A (en) * | 1986-10-27 | 1993-03-02 | Seiko Epson Corporation | Semiconductor device having an inter-layer insulating film disposed between two wiring layers |
| US5612557A (en) * | 1986-10-27 | 1997-03-18 | Seiko Epson Corporation | Semiconductor device having an inter-layer insulating film disposed between two wiring layers |
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| US5196910A (en) * | 1987-04-24 | 1993-03-23 | Hitachi, Ltd. | Semiconductor memory device with recessed array region |
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| JP2925444B2 (ja) * | 1993-10-05 | 1999-07-28 | シャープ株式会社 | 固体撮像素子およびその製造方法 |
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- 1986-03-26 JP JP61065695A patent/JPH0789569B2/ja not_active Expired - Lifetime
-
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- 1987-03-26 US US07/035,010 patent/US4845544A/en not_active Expired - Fee Related
-
1989
- 1989-04-25 US US07/343,879 patent/US5025301A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US5025301A (en) | 1991-06-18 |
| US4845544A (en) | 1989-07-04 |
| JPS62224065A (ja) | 1987-10-02 |
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