JPS6079746A - 半導体装置及びその機能変更方法 - Google Patents

半導体装置及びその機能変更方法

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JPS6079746A
JPS6079746A JP18671683A JP18671683A JPS6079746A JP S6079746 A JPS6079746 A JP S6079746A JP 18671683 A JP18671683 A JP 18671683A JP 18671683 A JP18671683 A JP 18671683A JP S6079746 A JPS6079746 A JP S6079746A
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JP
Japan
Prior art keywords
layer
wiring
semiconductor device
layers
conductive
Prior art date
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Pending
Application number
JP18671683A
Other languages
English (en)
Inventor
Ryuichi Takagi
隆一 高木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Publication of JPS6079746A publication Critical patent/JPS6079746A/ja
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔゛技術分野〕 本発明は配線のパターンの変更により機能変更を容易に
行ない得る半導体装置及び機能変更方法に関するもので
ある。
〔背景技術〕
一般に10.LSI等の半導体装置の製造に際してはホ
) 13ソグラフイ技術が利用され、半導体ウェーハ主
面に形成する素子や配線はホトマスクのパターンに沿つ
℃形成される。
ところで、近年の半導体装置では少量多品種化が進み、
同一素子パターンの半導体装置の配線ノ・ターンを変え
るととKより装置の機能を変更する試みがなされている
。このため、各品種に応じて最適なホトマスクを用意し
ておぎ、要求に応じ℃必要な配線パターンを得るマスタ
ースライス方式の半導体装置が提案されるに到っている
しかしながら、本発明者の検討によればこの方式では一
旦配線まで形成された半導体装置の回路の一部を変更し
又その機能を変えたい要求の場合にはこれに対応するこ
とは困難である。これを強いて行なうには配線の形成を
再度やり直さなければならず、このための手数、特にホ
トマスクの作り直し、同一工程の反復等の作業に多大な
時間を必要とし、設計変更時間の増大、効率の低下の原
因となる。
〔発明の目的〕
本発明の目的は配線層まで形成した半導体装置の機能を
部分的圧しかも容易に変更することができる半導体装置
を提供することにある。
また本発明の他の目的は配線層まで形成された半導体装
置の機能を容易に変更することのできる機能変更方法を
提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明ずれば、下記のとおりである。
′すなわち、半導体装置の素子に接続される信号線の少
なくとも一部を複数の導体層の最上層として構成するこ
とにより、この最上層部位において配線を切断し又は接
続でき、これにより装置の機能変更を容易に行ない得る
ようにしたものである。
また、本発明は最上層部の配線なレーザにより切断しお
よび他の部位で部分配線をパターン形成して接続を行な
うことにより、機能変更方法易にかつ高信頼性に行ない
得るものである。
〔実施例〕
第1図ないし第4図は本発明の一実施例を示し、第1図
および第2図は第3図囚の論理回路の一部を示し℃いる
。即ち、第3図(5)のように論理回路は2個のNAN
Dゲート1,2を有し、これに夫々入力信号線3,4.
5と6.7.8を接続し、またゲート1の出力信号線9
を前記入力信号線6に接続している。A、 B、 0は
入力端である。そし壬、前記入力信号W43と7は、第
1図及び第2図に示すように、夫々最下層の導体層io
、ii、中層の導体層12.13にコンタクトホールを
通して接続した上で、一方の導体層3はブリッジ状に形
成した最上層の導体層14.14’によって他の中層の
導体層15(入力端AVc接続している)に接続してい
る。換言すれば信号線3,7はその一部を最−F層の導
体層として構成していることになる。図中、16.17
は半導体基板18の主面に形成したMISFET等の半
導体素子の一部例えばそのソース、ドレイン領域として
の半導体領域、19はSin、膜、20.21はPSG
等からなる層間絶縁膜である。なお、第1図はA/配線
24の形成される前の第2図のA−A切断線に沿う断面
である。
以上の構成の半導体装置を例えば第3図(Blの回路構
成としてその機能を変更する場合には、同図のように入
力信号線3をゲート1との接続から切断する一方で、ゲ
ート1には新たに入力端Aに接続さ1する入力信号82
2を接続することが行なわれる。この変更方法を第2図
のA−A切断線に沿う断面に対応する断面を工程毎に示
す第4図(4)〜葭により説明する。
先ず、同図囚のように入力信号線3の最上層導体層14
にレーザビームX、タスポット的に照射する。これによ
り、レーザエネルギによって最上層導体層14′は焼損
され入力信号線3は選択的に切断され、導体層3と14
は非導通状態とされる。
次いで、同図(■のように全面にホトレジスト膜23を
形成した上で新たに導体層を形成した部位、本例では導
体層14と7の間に紫外線又は電子線X、を当射させ、
その部分のホトレジスト膜23aを選択的に感光除去し
てバターニングを完成させる。その上で、導体層材料と
してのA/層24を同図(Qのように全面に蒸着形成す
る。
そして、残存ホトレジスト膜23を除去すれば所謂リフ
トオフ法によりホトレジスト膜23上の導体層も一体的
に除去され、同図(口のように残存された導体層24に
よりて導体層14と7が接続され新たな配線お・よび回
路が構成されることになる。本例ではゲート2と入力端
Aとが入力信号線22、つまりA1層24によって接続
される。なお、通常では変更後にPSG膜等のファイナ
ルパツシベーション膜を形成するが図示は省略する。
したがって、この変更方法によれば、レーザビームによ
り導体層を切断しかつホトレジスト膜のバターニングを
行なうので、異なるパターンのホトマスクビ作成する必
要もな(、配線の部分的な変更を極めて容易に行なうこ
とができる。
〔効 果〕
+11 複数の導体配線層を形成してなる半導体装置の
信号線の少なくとも一部を導体配線層の最上層として構
成し℃いるので、装置の機能変更に際しては最上層配線
の一部を切断或いは新設にょっ°(変更するだけでよく
、容易にとt′Lを行なうことができる。
(2)最り層の導体層の配線変更に際し、レーザを利用
して導体層の切断を行なう一方、レーザを利用してホト
レジスト膜および新設配線のバターニングを行なうので
、配線変更に際してホトマスクの作り直しは不要であり
、装置の機能変更を極めて容易に行なうことができる。
(3) ホトマスクを必要としないで装置の部分的な機
能変更ができるので、少品種の半導体装置、特にカスタ
ムIO,LSIの製造に有効である。
(4)部分的なレーザ当射およびリフトオフ法により配
線変更ができるので、変更時間の短縮と迅速な設計変更
が可能になる。
以上本発明者によってなされた発明な実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、配線層は3
層の多層構造である必要はなく1層のみのものでもよい
。配#!ヲ新設するためのリフトオフ法に代えてマスク
蒸着法やレーザを用いた直接バターニング法を利用して
もよい。
〔利用分野〕
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるロジックICの機能
変更に適用した場合につ(・℃説明したが、それに限定
されるものではなく、アナ、ログ10等穏々の半導体装
置に適用できる。また回路機能の変更方法としてのみな
らず、種々の10において誤った配線パターンの修正方
法とじ又使用することができる。
さらに、本発明は半導体装置に限らず、セラミックやガ
ラスエポキシ等の絶縁性配線基板、又はシリコンよりな
る配線基板上に形成された配線にも、その機能変更ある
いは配線パターンを修正する方法として適用することが
可能である。
【図面の簡単な説明】
第1図は本発明の−゛実施例の断面図、第2図は平面図
、 第3図へ)、[F])は夫々機能変更前、後の回路図、
第4図四〜県は本発明方法を工程順に示す断面図である

Claims (1)

  1. 【特許請求の範囲】 1、半導体ウェーハの主面に回路素子を形成すると共に
    、その上面に複数の導体配線層を形成してなる半導体装
    置において、前記回路素子に接続される信号線の少な(
    とも一部を前記導体配線層の最上層として構成したこと
    t特徴とする半導体装置。 2、最上層に形成した配線部位は中、下層の配線をブリ
    ッジ状に接続した構成とじ℃なる特許請求の範囲第1項
    記載の半導体装置。 3、半導体ウェーハの最上層に形成された回路素子の信
    号線の一部を選択的に切断する一方、他部には導体層を
    新たにパターン形成して他部間での接続を行ない、配線
    パターンの変更を行なうことを特徴とする半導体装置の
    機能変更方法。 4、新たに形成する配線は、ホトレジストv選択感光し
    バターニングした後、導体層を全面形成し、しかる上で
    ホトレジストを除去するリフトオフ法により形成し1な
    る特許請求の範囲第3項記載の半導体装置の機能変更方
    法。
JP18671683A 1983-10-07 1983-10-07 半導体装置及びその機能変更方法 Pending JPS6079746A (ja)

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JP (1) JPS6079746A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4931845A (en) * 1987-11-05 1990-06-05 Fujitsu Limited Semiconductor memory device having an ohmic contact between an aluminum-silicon alloy metallization film and a silicon substrate
US4984061A (en) * 1987-05-15 1991-01-08 Kabushiki Kaisha Toshiba Semiconductor device in which wiring layer is formed below bonding pad

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Publication number Priority date Publication date Assignee Title
US4984061A (en) * 1987-05-15 1991-01-08 Kabushiki Kaisha Toshiba Semiconductor device in which wiring layer is formed below bonding pad
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