JPH05110005A - Ｍｏｓ型トランジスタ半導体装置およびその製造方法 - Google Patents

Ｍｏｓ型トランジスタ半導体装置およびその製造方法

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JPH05110005A
JPH05110005A JP3296306A JP29630691A JPH05110005A JP H05110005 A JPH05110005 A JP H05110005A JP 3296306 A JP3296306 A JP 3296306A JP 29630691 A JP29630691 A JP 29630691A JP H05110005 A JPH05110005 A JP H05110005A
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polysilicon layer
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insulating film
region
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Abstract

(57)【要約】 （修正有） 【目的】 シリコン基板面に占める拡散層の面積を少な
くして半導体の高密度化を図るとともに、配線抵抗を抑
えること。 【構成】 スペーサ絶縁膜を有するゲート電極部，不純
物拡散領域および素子分離領域を形成したＭＯＳ型トラ
ンジスタ半導体装置で、不純物拡散領域と同一の不純物
がドープされたポリシリコン層を導電物質として不純物
拡散領域と接続配線との間に設け、このポリシリコン層
１８がゲート電極部および素子分離領域の不純物拡散領
域近傍の上面にかけて不純物拡散領域の基板面への開口
部２１，２２よりも拡径して被覆されており、ポリシリ
コン層１８の上層の絶縁膜に穿設された接続孔に接続配
線を形成したことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、不純物拡散領域と配線
層との接続技術に係るＭＯＳ型トランジスタ半導体装置
およびその製造方法に関する。
【０００２】
【従来の技術】従来、ＭＯＳ型トランジスタの不純物拡
散領域（以下、拡散層ともいう。）との配線接続は、図
３，図４にそれぞれ示すように、ＮＭＯＳ型トランジス
タおよびＰＭＯＳ型トランジスタの形成工程 (a)〜(e)
に続いて、BPSG膜を堆積し、これを層間絶縁膜２とする
ため高温熱処理によるリフローを行い表面を平坦にす
る。そして、拡散層１に堆積した層間絶縁膜２およびメ
タル配線材３をエッチング処理し、さらに、基板に開口
している拡散層上面に向けてエッチングして接続孔４を
形成している。そして、この接続孔４を拡散層１の開口
内に位置させることを確保するため、拡散層の開口寸法
Ｄを接続孔４の口径ｄよりも余裕をもって拡径させてい
る。すなわち、その余裕、いわゆるアライメントマージ
ン５を設けて、両者の接続を行っている。
【０００３】
【発明が解決しようとする課題】したがって、アライメ
ントマージンは、拡散層に過剰な面積を生じさせ、ＭＯ
Ｓ型トランジスタがシリコン基板面に占める面積を増大
させる結果となるので、半導体装置の高密度化に際して
１つの問題となっている。
【０００４】このような事情に鑑みて、本発明はシリコ
ン基板面に占める拡散層の面積を少なくして半導体の高
密度化を図るとともに、配線抵抗を抑えるＭＯＳ型トラ
ンジスタの半導体装置およびその製造方法を提供するこ
とを目的としている。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明は スペーサ絶縁膜を有するゲート電極部，
不純物拡散領域および素子分離領域を形成したＭＯＳ型
トランジスタ半導体装置において、前記不純物拡散領域
と同一の不純物がドープされたポリシリコン層を導電物
質として前記不純物拡散領域と接続配線との間に設け、
このポリシリコン層が前記ゲート電極部および素子分離
領域の前記不純物拡散領域近傍の上面にかけて前記不純
物拡散領域の基板面への開口部よりも拡径して被覆され
ており、前記ポリシリコン層の上層の絶縁膜に穿設され
た接続孔に前記接続配線を形成したことを特徴とする。
【０００６】またその製造方法では、 シリコン基板面
にスペーサ絶縁膜を有するゲート電極部および素子分離
領域を形成し、その上層に不純物拡散領域を形成するた
めの不純物をドープしたポリシリコンを堆積させ、該ポ
リシリコン層を前記ゲート電極部および素子分離領域の
前記不純物拡散領域近傍の上面にかけて前記不純物拡散
領域の基板面への開口部よりも拡径してパターニング
し、さらにその上層に絶縁膜を堆積させ、次いで、熱処
理を実施し、前記ポリシリコン層を拡散源として基板内
に不純物を拡散させて、前記不純物拡散領域を形成し、
前記ポリシリコン層の上層の絶縁膜に接続孔を穿設し、
接続配線を行うことを特徴とする。
【０００７】
【作用】本発明によれば、拡散層に対する不純物のドー
プを直接イオン注入法で行うことなく、その上層のポリ
シリコン層からの熱拡散によっているので、拡散層接合
の深さを浅くでき、結晶欠陥を生じさせない。
【０００８】また、拡散層と同一の不純物をドープした
ポリシリコン層が導電物質として拡散層の上面と接触
し、その周囲近傍のゲート電極部および素子分離領域の
上面まで拡径されて被覆されるようにパターニングされ
ているので、接続孔の形成が直接拡散層に対してでな
く、ポリシリコン層の上面に対して穿設され、したがっ
て、アライメントマージンを拡散層と独立してその平面
積を設定しうるポリシリコンそうに対して設ければよい
から、拡散層の占める面積がアイメントマージンに応じ
た程度縮小されることとなる。
【０００９】
【実施例】本発明の実施例としてＣＭＯＳへ適用した場
合について図面に基づいて説明する。
【００１０】図１はＮＭＯＳ型トランジスタにおける製
造工程(a) 〜(j) を示し、図２はＰＭＯＳ型トランジス
タにおける同様の製造工程(a) 〜(i) を各々順番に示し
ている。
【００１１】工程(a) では、素子分離領域としての部分
フィールド酸化膜（ＬＯＣＯＳ）11，ゲート酸化膜12お
よびそれらの上層に2000Åのリンをドープしたゲートポ
リシリコン層13を形成する。
【００１２】工程(b) では、ゲート酸化膜12上に2000Å
のゲートキャップ酸化膜（ＳｉＯ2)14を堆積し、さらに
レジスト15を堆積してパターニングを実施する。
【００１３】工程(c) では、ＮＭＯＳの場合にＬＤＤリ
ンイオン注入（１Ｅ13原子／ｃｍ2 ) を行い（図１参
照）、ＰＭＯＳの場合にその上層にスペーサ酸化膜16を
堆積する（図２参照）。
【００１４】工程(d) では、スペーサ酸化膜16の反応性
イオンエッチング（ＲＩＥ）によりＬＤＤスペーサ絶縁
膜17を形成する。
【００１５】工程(e) では、ゲート電極部および部分フ
ィールド酸化膜に亙りそれらの上層に500 〜3000Åの範
囲、例えば2000Åの厚さにポリシリコン層18を堆積させ
る。
【００１６】工程(f) では、ＮＭＯＳの場合、ポリシリ
コン層18に砒素Ａｓを１Ｅ16原子／ｃｍ2 イオン注入
（図１参照）し、ＰＭＯＳの場合、ポリシリコン層18に
ボロンＢを５Ｅ15原子／ｃｍ2 イオン注入する（図２参
照）。
【００１７】工程(g) では、ＮＭＯＳ，ＰＭＯＳともに
ポリシリコン層18をゲート電極部（ゲートキャップ酸化
膜14）および部分フィールド酸化膜（ＬＯＣＯＳ）11の
拡散層19,20 となるべき部分近傍の上面にかけて、この
部分のシリコン基板面への開口部21,22 より拡径させて
パターニングする。
【００１８】工程(h) では、ＢＰＳＧの堆積を行う。
【００１９】工程(i) では、温度920 ℃，時間30分で平
坦化を実施するとともに、ポリシリコン層から開口部2
1,22 を経てそれぞれ砒素およびボロンを熱拡散させＮ
型拡散層19，Ｐ型拡散層20を形成する。
【００２０】工程(j) では、図２の従来例と同様に配線
用アルミニウム23の堆積，接続孔の形成，アルミ23のリ
フロー（流動化）により、ポリシリコン層との接触によ
る配線形成を実施する。
【００２１】この場合、ポリシリコン層の面積を適宜拡
大してパターニングすれば接続孔を従来例よりは広い面
積で穿設することができる。
【００２２】ポリシリコン層へイオン注入された不純物
の半分以上は、ポリシリコン中に残存するように熱拡散
され、ポリシリコン層／拡散層の不純物濃度は，砒素
（ＮＭＯＳ）で２Ｅ20〜８Ｅ20( 原子／ｃｍ2)；１Ｅ20
〜３Ｅ20( 原子／ｃｍ2)，ボロンで８Ｅ19〜２Ｅ20( 原
子／ｃｍ2)；４Ｅ19〜９Ｅ19( 原子／ｃｍ2)程度とされ
る。
【００２３】
【発明の効果】本発明によれば、拡散層に対する不純物
のドープを、直接イオン注入法でなく拡散層の上層に形
成されるポリシリコン層からの熱拡散により行うため、
ＭＯＳ型トランジスタの接続孔は、拡散層より広い面積
を有するポリシリコン層にアライメント（配列）すれば
よいので、拡散層の占める面積を最小限度に押さえなが
らもアライメントマージンとしての機能は増大させるこ
とができ、半導体の高密度化をより高めることができ
る。
【００２４】同時に、拡散層の接合面積を減らすことが
できトランジスタの寄生容量を小さくしてその性能を向
上させることができる。
【００２５】また、ＭＯＳ型トランジスタの拡散層に代
えて、この拡散層と接触する導電物質としてのポリシリ
コン層に対して接続孔を穿設し、かつこのポリシリコン
層の面積を適宜拡大して設けることができるので、接続
孔の孔径を従来よりも大きくすることができ、接触抵抗
を含め配線の抵抗を抑えることができる。
【図面の簡単な説明】
【図１】本発明に係るＮＭＯＳ型トランジスタの製造方
法を工程順に示す縦断面図である。
【図２】本発明に係るＰＭＯＳ型トランジスタの製造方
法を工程順に示す縦断面図である。
【図３】従来例において、拡散層との配線接続を示す第
１図と同様のＭＯＳ型トランジスタの縦断面図である。
【図４】従来例において、拡散層との配線接続を示す第
２図と同様のＭＯＳ型トランジスタの縦断面図である。
【符号の説明】
１ 拡散層 ２ 層間絶縁膜 ３ メタル配線材 ４ 接続孔 ５ アライメントマージン 11 部分フィールド酸化膜 12 ゲート酸化膜 13 ゲートポリシリコン層 14 ゲートキャップ酸化膜 15 レジスト 17 スペーサ酸化膜 18 ポリシリコン層 19,20 拡散層 21,22 開口部 23 アルミニウム

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】スペーサ絶縁膜を有するゲート電極部，不
    純物拡散領域および素子分離領域を形成したＭＯＳ型ト
    ランジスタ半導体装置において、 前記不純物拡散領域と同一の不純物がドープされたポリ
    シリコン層を導電物質として前記不純物拡散領域と接続
    配線との間に設け、 このポリシリコン層が前記ゲート電極部および素子分離
    領域の前記不純物拡散領域近傍の上面にかけて前記不純
    物拡散領域の基板面への開口部よりも拡径して被覆され
    ており、 前記ポリシリコン層の上層の絶縁膜に穿設された接続孔
    に前記接続配線を形成したことを特徴とする半導体装
    置。
  2. 【請求項２】スペーサ絶縁膜を有するゲート電極部，不
    純物拡散領域および素子分離領域を形成したＭＯＳ型ト
    ランジスタ半導体装置の製造方法において、 シリコン基板面にスペーサ絶縁膜を有するゲート電極部
    および素子分離領域を形成し、その上層に不純物拡散領
    域を形成するための不純物をドープしたポリシリコンを
    堆積させ、 該ポリシリコン層を前記ゲート電極部および素子分離領
    域の前記不純物拡散領域近傍の上面にかけて前記不純物
    拡散領域の基板面への開口部よりも拡径してパターニン
    グし、 さらにその上層に絶縁膜を堆積させ、 次いで、熱処理を実施し、前記ポリシリコン層を拡散源
    として基板内に不純物を拡散させて、前記不純物拡散領
    域を形成し、 前記ポリシリコン層の上層の絶縁膜に接続孔を穿設し、
    接続配線を行うことを特徴とする半導体装置の製造方
    法。
JP3296306A 1991-10-16 1991-10-16 Ｍｏｓ型トランジスタ半導体装置およびその製造方法 Pending JPH05110005A (ja)

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