JP2000058784A - 半導体装置 - Google Patents

半導体装置

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JP2000058784A
JP2000058784A JP10223084A JP22308498A JP2000058784A JP 2000058784 A JP2000058784 A JP 2000058784A JP 10223084 A JP10223084 A JP 10223084A JP 22308498 A JP22308498 A JP 22308498A JP 2000058784 A JP2000058784 A JP 2000058784A
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秀之 兒嶋
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Abstract

(57)【要約】 【課題】 スタンバイ電流不良の生じにくい半導体装置
を提供する。 【解決手段】 半導体基板の表面上に、第1の方向に延
在する複数のワード線が配置され、最も外側のワード線
よりもさらに外側に2本のダミーワード線が配置されて
いる。ワード線及びダミーワード線の各々に対応してM
ISFETが配置されている。MISFETは、第1の
方向及び第2の方向に規則的に配置されている。MIS
FETの各々のソース/ドレイン領域のうち一方のスト
レージ領域に対応してストレージコンタクトホールが配
置されている。ストレージ領域は、ダミーワード線のう
ち外側のダミーワード線よりも内側にのみ分布する。ス
トレージコンタクトホールの底面においてストレージ領
域の各々にキャパシタが接続されている。外側のダミー
ワード線よりも外側に配置されたビット領域とダミーワ
ード線とには、異なる電圧が印加される。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にMISFETが基板面内に規則的に配置された
半導体装置に関する。
【0002】
【従来の技術】ダイナミックランダムアクセスメモリ
(DRAM)を例にとり、従来の技術を説明する。
【0003】図8は、従来のDRAMの概略平面図を示
す。半導体基板の表面上に、図の列方向(縦方向)に延
在する複数のワード線100が等間隔に配置されてい
る。最も外側のワード線100よりもさらに外側に、列
方向に延在する1本のダミーワード線101が配置され
ている。
【0004】ワード線100及びダミーワード線101
の各々に対応して複数のMISFET105が配置され
ている。複数のMISFET105は、行方向及び列方
向に規則的に配置されている。ワード線100及びダミ
ーワード線101は、対応するMISFET105のゲ
ート電極を兼ねている。
【0005】1つの活性領域104の上を2本のワード
線105が通過し、1つの活性領域104内に2つのM
ISFET105が形成される。MISFET105を
覆うように、基板上に層間絶縁膜が形成されている。各
MISFET105のソース/ドレイン領域のうち活性
領域104の両端に位置するストレージ領域106の各
々に対応して、層間絶縁膜にストレージコンタクトホー
ル110が形成されている。ストレージコンタクトホー
ル110の各々の中に、キャパシタが形成されている。
キャパシタの一方の電極は、対応するストレージ領域1
06に接続され、他方の電極は、キャパシタ相互間で接
続されて共通電極を構成している。
【0006】ストレージコンタクトホール110は、そ
の中に形成されるキャパシタの静電容量を大きくするた
めに、なるべく大きくすることが好ましい。このため、
基板法線方向から見たとき、ストレージコンタクトホー
ル110とワード線100とが部分的に重なるように配
置されている。ストレージコンタクトホール110内に
形成されるキャパシタとワード線との間は、絶縁膜で絶
縁されている。
【0007】各MISFET105のソース/ドレイン
領域のうち活性領域104の中央部に位置するビット領
域107は、2つのMISFET105で共有される。
ビット領域107の各々に対応して、層間絶縁膜にビッ
トコンタクトホール111が形成されている。ビットコ
ンタクトホール111の各行に対応して、層間絶縁膜の
上に行方向に延在するビット線108が配置されてい
る。ビット領域107は、ビットコンタクトホール11
1を介して対応するビット線108に接続されている。
【0008】ワード線100は、ワードドライバ回路1
20に接続されている。ワードドライバ回路120は、
各ワード線に選択的に電気信号を印加する。より具体的
には、情報を読み出すべき列のワード線105に電圧V
iiを印加し、他のワード線105には接地電位VSSを印
加する。ダミーワード線101には、接地電位VSSが与
えられている。接地電位VSSは、ダミーワード線101
に対応するMISFET105aを非導通状態にする。
【0009】ダミーワード線101の外側の、基板表面
層に、列方向に延在する最外周不純物拡散領域125が
配置されている。最外周不純物拡散領域125は、ダミ
ーワード線101に対応するMISFET105aのビ
ット領域を兼ねている。最外周不純物拡散領域125に
は、ワード線105に印加される読出電位Viiの半分の
電圧Vii/2が印加されている。最外周不純物拡散領域
125は、周辺回路のトランジスタの動作等に起因して
生じた電子を捕獲し、メモリセル部へのこれらの電子の
注入を防止する。
【0010】各ビット線108は、センスアンプ回路1
30に接続されている。センスアンプ回路130は、最
外周不純物拡散領域125よりもさらに外側に配置され
ている。センスアンプ回路130は、ビット線108に
現れた電圧を検出する。なお、最も外側(図8の最も上
の行)のビット線108aはセンスアンプ回路130に
接続されておらず、ダミーとされている。
【0011】すなわち、ワード線及びビット線の双方
共、最も外側のものはダミーであり、ダミーワード線及
びダミービット線に対応して配置されたMISFET
は、メモリセルとして働かない。このように、ダミーの
ワード線及びビット線を配置するのは、実際にメモリセ
ルとして機能する領域のパターンを安定して形成するた
めである。
【0012】同様の理由により、ダミーワード線101
に対応するMISFET105aのビット領域にも、ス
トレージコンタクトホール110aが形成されている。
また、図8の第2行目のビット線108bに対応して、
ダミーワード線101と最外周不純物拡散領域125と
に跨がるように、ストレージコンタクトホール110b
が形成されている。
【0013】
【発明が解決しようとする課題】図9は、図8の一点鎖
線A9−A9における断面図を示す。p型シリコン基板
150の表面上にフィールド酸化膜151が形成されて
いる。フィールド酸化膜151によって画定された活性
領域の表面層に、リン(P)をドープされてn型にされ
た最外周不純物拡散領域125が形成されている。
【0014】フィールド酸化膜151の端の近傍領域の
上に、ダミーワード線101が形成されている。ダミー
ワード線101は、ポリシリコン膜101aとWSi膜
101bとの積層構造を有する。WSi膜101bの上
に、SiO2 からなる上部絶縁膜152が形成されてい
る。ダミーワード線101と上部絶縁膜152との積層
構造の側面上に、SiO2 からなるサイドウォール絶縁
膜153が形成されている。すなわち、ダミーワード線
101は、その上面及び側面を、SiO2 からなる上部
絶縁膜152及びサイドウォール絶縁膜153で覆われ
ている。
【0015】上部絶縁膜152、サイドウォール絶縁膜
153、及び最外周不純物拡散領域125の表面を覆う
ように、SiO2 からなる保護膜155が形成され、そ
の上にSiNからなるエッチング停止膜156が形成さ
れている。エッチング停止膜156の上に、ボロフォス
フォシリケートガラス(BPSG)からなる層間絶縁膜
157が形成されている。層間絶縁膜157の表面は、
化学機械研磨(CMP)により平坦化されている。
【0016】層間絶縁膜157に、最外周不純物拡散領
域125の表面を露出させるストレージコンタクトホー
ル110bが形成されている。ストレージコンタクトホ
ール110bは、ダミーワード線101の一部の領域上
まで広げられている。層間絶縁膜157をエッチングす
るときに、SiNからなるエッチング停止膜156によ
り再現性よくエッチングを停止することができる。
【0017】ストレージコンタクトホール110bの底
面に露出したエッチング停止膜は除去される。エッチン
グ停止膜の除去時に、SiO2 からなる保護膜155
が、最外周不純物拡散領域125を保護する。ストレー
ジコンタクトホール110bの底面に露出した保護膜1
55は、最終的には除去される。
【0018】ストレージコンタクトホール110bの側
面及び底面上に、ポリシリコンからなるストレージ電極
160が形成されている。ストレージ電極160の表面
及び層間絶縁膜161の上面が、SiNからなる誘電体
膜161で覆われている。なお、誘電体膜161の表面
を酸化して、その表面上に薄いSiO膜を形成してもよ
い。誘電体膜161の表面上に、ポリシリコンからなる
共通電極162が形成されている。
【0019】ダミーワード線101と蓄積電極160と
は、上部絶縁膜152及びサイドウォール絶縁膜153
によって相互に絶縁されている。しかし、ストレージコ
ンタクトホール110bを形成する時のオーバエッチン
グにより、ダミーワード線101と蓄積電極160とが
接触する場合がある。両者が接触すると、ダミーワード
線101と最外周不純物拡散領域125とが蓄積電極1
60を介して短絡する。ダミーワード線101には接地
電位VSSが与えられ、最外周不純物拡散領域125には
電圧Vii/2が与えられているため、両者が短絡すると
電流が常時流れることになる。この場合、たとえメモリ
セル部にビット不良がないとしてもスタンバイ電流不良
となってしまう。
【0020】本発明の目的は、スタンバイ電流不良の生
じにくい半導体装置を提供することである。
【0021】
【課題を解決するための手段】本発明の一観点による
と、半導体基板と、前記半導体基板の表面上に、相互に
ある間隔を隔てて配置され、各々が第1の方向に延在す
る複数のワード線と、前記ワード線のうち最も外側に配
置されたワード線よりもさらに外側に、ある間隔を隔て
て配置され、第1の方向に延在する少なくとも2本のダ
ミーワード線と、前記ワード線及びダミーワード線の各
々に対応して複数個形成され、第1の方向及び該第1の
方向に交差する第2の方向に規則的に配置されたMIS
FETであって、各MISFETのゲート電極を、対応
するワード線もしくはダミーワード線が兼ねている前記
MISFETと、前記MISFETを覆う層間絶縁膜
と、前記層間絶縁膜を貫通し、前記MISFETの各々
のソース/ドレイン領域のうち一方のストレージ領域に
対応して配置されたストレージコンタクトホールであっ
て、前記ストレージ領域が、前記ダミーワード線のうち
外側のダミーワード線よりも内側にのみ分布するように
選択されている前記ストレージコンタクトホールと、前
記ストレージコンタクトホールの底面において前記スト
レージ領域の各々に接続されたキャパシタと、前記ワー
ド線に接続され、各ワード線に選択的に電気信号を印加
するワードドライバ回路と、前記ダミーワード線に、第
1の固定電圧を印加する第1の電圧印加回路と、前記外
側のダミーワード線に対応するMISFETの各々のソ
ース/ドレイン領域のうち該ダミーワード線よりも外側
に配置されたビット領域に、前記第1の固定電圧とは異
なる第2の固定電圧を印加する第2の電圧印加回路とを
有する半導体装置が提供される。
【0022】ストレージ領域が外側のダミーワード線よ
りも内側にのみ分布している。従って、ストレージコン
タクトホール形成時にオーバエッチングしてダミーワー
ド線が露出したとしても、外側のダミーワード線よりも
外側に配置されたビット領域とダミーワード線とが、キ
ャパシタを介して短絡されることがない。このため、第
1の固定電圧と第2の固定電圧との間で定常的に電流が
流れることを防止できる。
【0023】
【発明の実施の形態】図1は、本発明の第1の実施例に
よる半導体装置の概略平面図を示す。複数のワード線1
00が図1の列方向(縦方向)に延在し、複数のビット
線108が行方向(横方向)に延在している。ワード線
110とビット線108との所定の交差箇所に、MIS
FET105が配置されている。より具体的には、(2
×i)行目のビット線108に関しては、(4×j)列
目及び(4×j+3)列目のワード線100に対応する
位置にMISFET105が配置され、(2×i+1)
行目のビット線108に関しては、(4×j+1)列目
及び(4×j+2)列目のワード線100に対応する位
置にMISFET105が配置されている。ここで、
i,j=0,1,2,3・・・である(本明細書におい
て、以下のi及びjも同様)。
【0024】MISFET105のゲート電極は、対応
するワード線105が兼ねている。各MISFET10
5のソース/ドレイン領域のうち一方のストレージ領域
106に対応して、ストレージコンタクトホール110
が配置され、他方のビット領域に対応してビットコンタ
クトホール111が配置されている。各ワード線100
はワードドライバ回路120に接続され、各ビット線1
08は、センスアンプ回路130に接続されている。こ
れらの構成は図8に示す従来例の半導体装置の構成と同
様であるので、ここでは詳細な説明を省略する。
【0025】複数のワード線100のうち最も外側のワ
ード線のさらに外側に、ダミーワード線10が配置さ
れ、その外側にダミーワード線11が配置されている。
ダミーワード線10と(2×i)行目のビット線108
との交差箇所の各々に、MISFET15が配置され、
ワード線11と(2×i+1)行目のビット線108と
の交差箇所の各々にMISFET16が配置されてい
る。
【0026】MISFET15のストレージ領域21及
びMISFET16のストレージ領域22が、2本のダ
ミーワード線10と11との間に配置されている。すな
わち、MISFET105、15、及び16のストレー
ジ領域106、21、及び22は、外側のダミーワード
線11よりも内側にのみ配置されている。ストレージ領
域21及び22に対応するストレージコンタクトホール
17及び19は、それぞれダミーワード線11及び10
と部分的に重なるように配置されている。
【0027】MISFET15に対応するビットコンタ
クトホール18が、ダミーワード線10とその内側のワ
ード線100との間に配置されている。
【0028】外側のダミーワード線11よりもさらに外
側に、シリコン基板の表面層にリンをドープして形成さ
れた最外周不純物拡散領域25が配置されている。最外
周不純物拡散領域25は、ダミーワード線11に沿って
列方向に延在し、MISFET16のビット領域を兼ね
ている。ただし、MISFET16のビット領域に対応
するビットコンタクトホールは形成されていない。
【0029】ダミーワード線10及び11に、第1の電
圧印加回路27を介して接地電位V SSが印加されてい
る。接地電位VSSは、ダミーワード線10及び11に対
応するMISFET15及び16を非導通状態にするゲ
ート電圧である。最外周不純物拡散領域25に、第2の
電圧印加回路28を介して、読出電圧Viiの半分の電圧
Vii/2が印加されている。ここで、読出電圧Viiは、
内部動作電位である。
【0030】MISFET15及び16が非導通状態に
されているため、ダミーワード線10と11との間に配
置されているストレージ領域21及び22が直流的にフ
ローティング状態になる。従って、ストレージコンタク
トホール17及び19の形成時にオーバエッチングを行
ってダミーワード線10とストレージ領域22、及びダ
ミーワード線11とストレージ領域21とが短絡して
も、両者間に直流電流が定常的に流れることはない。ま
た、最外周不純物拡散領域25の上にはストレージコン
タクトホール106及びビットコンタクトホール111
が形成されていないため、ダミーワード線11と最外周
不純物拡散領域25との短絡を防止することができる。
このため、スタンバイ電流不良の発生を防止し、歩留り
の向上を図ることが可能になる。
【0031】次に、図2〜図4を参照して、図1に示す
半導体装置の製造方法を説明する。図2〜図4は、図1
の一点鎖線A2−A2における断面図である。
【0032】図2(A)に示すように、p型シリコン基
板30の表面上にフィールド酸化膜31が形成され、活
性領域104が画定されている。活性領域104の上
を、紙面に垂直な方向にワード線100及びダミーワー
ド線10が通過している。活性領域104の図の左側及
び右側のフィールド酸化膜31の上を、それぞれ紙面に
垂直な方向にワード線100及びダミーワード線11が
通過している。
【0033】活性領域104上では、ワード線100及
びダミーワード線10はゲート酸化膜32の上に配置さ
れている。ワード線100、ダミーワード線10及び1
1は、ポリシリコン膜とWSi膜との2層構造を有す
る。ワード線100、ダミーワード線10及び11の上
に、SiO2 からなる上部絶縁膜33が形成されてい
る。ここまでの構造は、周知のシリコン局所酸化(LO
COS)、熱酸化、化学気相成長(CVD)、フォトリ
ソグラフィ、及び反応性イオンエッチング(RIE)の
技術を用いて形成することができる。
【0034】ワード線100及びダミーワード線10、
11をマスクとして、活性領域104の表面層に、リン
(P)イオンを注入する。このイオン注入は、例えば加
速エネルギ20keV、ドーズ2.5E13cm-2の条
件で行う。ワード線100及びダミーワード線10の両
側に、不純物拡散領域が形成される。図2(A)の両端
の不純物拡散領域がストレージ領域106であり、中央
の不純物拡散領域がビット領域107である。
【0035】ワード線100、ダミーワード線10、1
1の各配線と上部絶縁膜33との積層構造の側面上にS
iO2 からなるサイドウォール絶縁膜35を形成する。
サイドウォール絶縁膜35は、基板の全表面上にSiO
2 膜を堆積した後、異方性エッチングを行うことにより
形成される。
【0036】基板の全表面を覆うように、SiO2 から
なる厚さ約20nmの保護膜36をCVDにより形成す
る。保護膜36の表面上にSiNからなる厚さ約70n
mのエッチング停止膜37をCVDにより形成する。エ
ッチング停止膜37の表面上にBPSGからなる厚さ約
1.75μmの層間絶縁膜38を堆積する。層間絶縁膜
38の堆積後、CMPによりその表面を平坦化する。
【0037】図2(B)に示すように、ストレージ領域
106に対応する位置にストレージコンタクトホール1
10を形成するとともに、ビット領域107に対応する
位置にビットコンタクトホール111を形成する。以
下、ストレージコンタクトホール110及びビットコン
タクトホール111の形成方法を説明する。
【0038】コンタクトホールを形成しない領域をレジ
ストパターンで覆う。SiNからなるエッチング停止膜
37のエッチング速度が十分遅く、BPSGからなる層
間絶縁膜38のエッチング速度が速い条件で層間絶縁膜
38をエッチングする。エッチング方法として、例えば
4 8 /Ar/O2 /COを用いたRIEが挙げられ
る。この条件でエッチングを行うことにより、エッチン
グ停止膜37が露出した時点で再現性よくエッチングを
停止させることができる。
【0039】次に、SiO2 からなる保護膜36のエッ
チング速度が十分遅く、SiNからなるエッチング停止
膜37のエッチング速度が速い条件でエッチング停止膜
37をエッチングする。エッチング方法として、例えば
CHF3 /O2 を用いたRIEが挙げられる。このと
き、ストレージ領域106及びビット領域107の表面
が保護膜36で覆われているため、これらの領域が受け
るダメージを軽減することができる。エッチング停止膜
37を除去した後、これらのコンタクトホールの底面に
露出した保護膜36をウェットエッチングにより除去
し、最後にレジストパターンを剥離する。
【0040】層間絶縁膜38のエッチング時にはエッチ
ング停止膜37でエッチングが停止し、エッチング停止
膜37のエッチング時には保護膜36でエッチングが停
止する。また、保護膜36の厚さは上部絶縁膜33及び
サイドウォール絶縁膜35の厚さに比べて十分薄いた
め、保護膜36をエッチングするときに、上部絶縁膜3
3及びサイドウォール絶縁膜35を再現性良く残すこと
ができる。。このため、ストレージコンタクトホール1
10がワード線100及びダミーワード線11に部分的
に重なっている場合でも、ワード線100及びダミーワ
ード線11を露出させることなく、ストレージコンタク
トホール110を形成することができる。また、コンタ
クトホールの位置合わせ誤差が生じた場合にも、ワード
線100、ダミーワード線10及び11の露出を防止す
ることができる。
【0041】図3(A)に示すように、ストレージコン
タクトホール110の内面上にアモルファスシリコンか
らなる蓄積電極40を形成するとともに、ビットコンタ
クトホール111の内面上に、アモルファスシリコン膜
41を形成する。以下、蓄積電極40及びアモルファス
シリコン膜41の形成方法を説明する。
【0042】ストレージコンタクトホール110及びビ
ットコンタクトホール111の内面を含む基板の全表面
上に、Pをドープされた厚さ50nmのアモルファスシ
リコン膜をCVDにより堆積する。ストレージコンタク
トホール110及びビットコンタクトホール111内を
埋め込むようにレジスト膜を塗布する。層間絶縁膜38
の表面が露出するまでCMPを行う。コンタクトホール
内に残っているレジスト膜を除去する。このようにし
て、コンタクトホール110と111の内面上にのみ蓄
積電極40及びアモルファスシリコン膜41を形成する
ことができる。
【0043】図3(B)に示すように、基板の全表面上
にSiNからなる厚さ5.5nmの誘電体膜42をCV
Dにより堆積する。誘電体膜42の表面層を薄く酸化す
る。誘電体膜42の表面上に、厚さ100nmのPドー
プのアモルファスシリコン膜をCVDにより堆積する。
このアモルファスシリコン膜のうちビットコンタクトホ
ール111の開口部周辺の部分を除去する。ストレージ
コンタクトホール110の中及び平坦面上に、アモルフ
ァスシリコンからなる共通電極43が残る。ストレージ
コンタクトホール110ごとに、蓄積電極40、誘電体
膜42及び共通電極43からなるキャパシタが形成され
る。ビットコンタクトホール111の中には、アモルフ
ァスシリコン膜44が残る。
【0044】図4(A)に示すように、基板の全表面上
にSiO2 からなる層間絶縁膜50をCVDにより堆積
する。層間絶縁膜50に、ビットコンタクトホール11
1の開口部を露出させる開口51を形成する。このと
き、開口51の底面に現れた誘電体膜42も除去する。
開口51の底面に、アモルファスシリコン膜41の上側
の端面が露出する。
【0045】図4(B)に示すように、基板の全表面上
にTi/TiN/W(/は下層/上層を示す)からなる
導電膜を堆積し、パターニングしてビット線108を形
成する。ビット線108は、ビットコンタクトホール1
11内のアモルファスシリコン膜41を介してビット領
域107に接続される。
【0046】ワード線100をゲート電極とし、その両
側のストレージ領域107とビット領域106とをソー
ス/ドレイン領域とするMISFET105が形成され
る。ダミーワード線10をゲート電極とし、その両側の
ストレージ領域107とビット領域106とをソース/
ドレイン領域とするMISFET15が形成される。
【0047】図4(B)において、ダミーワード線11
を被覆する上部絶縁膜33及びサイドウォール絶縁膜3
5の一部が除去されて、ダミーワード線11と蓄積電極
40が接触すると、ダミーワード線11とMISFET
15のストレージ領域106とが短絡される。この場合
でも、ストレージ領域106がフローティング状態であ
るため、ダミーワード線11とストレージ領域106間
に定常的な電流は流れない。
【0048】図5は、第2の実施例による半導体装置の
概略平面図を示す。図1に示す第1の実施例では、ダミ
ーワード線10と11との間のストレージ領域106
は、相互に分離されていた。第2の実施例では、ダミー
ワード線10と11との間のストレージ領域が、シリコ
ン基板の表面層に形成された不純物拡散領域106aに
より相互に接続されている。
【0049】次に、図6及び図7を参照して、第3の実
施例について説明する。第1の実施例による半導体装置
では、ビット線がキャパシタよりも上の層に配置されて
いた。第3の実施例では、キャパシタがビット線よりも
上の層に配置されている。
【0050】図6は、第3の実施例による半導体装置の
概略平面図を示す。図6に示す半導体装置の各構成部分
には、図1に示す半導体装置の対応する構成部分と同一
の参照番号を付している。
【0051】図6の列方向に複数のワード線100が延
在し、行方向に複数のビット線108が延在している。
最も外側のワード線100よりもさらに外側に、2本の
ダミーワード線10及び11が配置されている。ワード
線100とビット線108との所定の交差箇所にMIS
FET105が配置されている。ダミーワード線10と
ビット線108との所定の交差箇所にMISFET15
が配置され、ダミーワード線11とビット線108との
所定の交差箇所にMISFET16が配置されている。
【0052】図1では、キャパシタがビット線108の
下に配置されているため、ストレージコンタクトホール
110とビット線108とが部分的に重なった位置に配
置されていた。これに対し、第3の実施例ではキャパシ
タがビット線よりも上に配置されるため、ストレージコ
ンタクトホール110がビット線108の脇に配置され
ている。ストレージコンタクトホール110とビット線
108との位置関係以外は、基本的に第1の実施例の場
合と同様の配置である。
【0053】図7は、図6の一点鎖線A7−A7におけ
る断面図を示す。第1の実施例の図2(A)に示すエッ
チング停止膜37の堆積までの工程と同様の工程を経て
図7に示すエッチング停止膜37よりも下層の構造を形
成する。
【0054】エッチング停止膜37の上に、BPSGか
らなる厚さ約0.75μmの層間絶縁膜60を堆積し、
CMPによりその表面の平坦化を行う。層間絶縁膜60
の、ストレージ領域106及びビット領域107に対応
する位置に、それぞれストレージコンタクトホール11
0及びビットコンタクトホール111を形成する。コン
タクトホール110及び111内に、ポリシリコンから
なる導電性プラグ61を埋め込む。
【0055】層間絶縁膜60の上に、BPSGからなる
厚さ約0.8μmの層間絶縁膜63を堆積する。層間絶
縁膜63の、ビットコンタクトホール111に対応する
位置に開口64を形成する。層間絶縁膜63の上に、開
口64内を埋め込み、ビットコンタクトホール111内
の導電性プラグ61に接続されたビット線108を形成
する。ビット線108は、例えばドープトアモルファス
Si/WSi2 で形成される。
【0056】ビット線108を覆うように、層間絶縁膜
63の上にBPSGからなる厚さ約0.8μmの他の層
間絶縁膜65を堆積する。層間絶縁膜65と63の、ス
トレージコンタクトホール110に対応する位置に、開
口68を形成する。層間絶縁膜65の上に、開口68の
各々に対応して蓄積電極70を形成する。蓄積電極70
は、開口68内を埋め尽くし、ストレージコンタクトホ
ール110内の導電性プラグ61に接続される。
【0057】蓄積電極70を覆うように、層間絶縁膜6
5の上にSiNからなる誘電体膜71を堆積する。誘電
体膜71の表面を薄く熱酸化する。誘電体膜71の表面
上に、ドープトアモルファスSiからなる共通電極72
を形成する。
【0058】第3の実施例の場合にも、図6に示すよう
に、ストレージ領域106が外側のダミーワード線11
よりも内側にのみ配置されている。このため、接地電位
SSが印加された外側のダミーワード線11と、電圧V
ii/2が印加された最外周不純物拡散領域25との短絡
を防止することができる。また、ダミーワード線10と
11との間のストレージ領域はフローティング状態にさ
れているため、これらストレージ領域とダミーワード線
10、11とが短絡したとしても、スタンバイ電流は流
れない。
【0059】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【0060】
【発明の効果】以上説明したように、本発明によれば、
ストレージコンタクトホール形成時のオーバエッチング
に起因するダミーワード線と不純物拡散領域との短絡が
生じた場合でも、両者間に定常的な電流が流れることを
防止できる。このため、半導体装置の歩留り向上を図る
ことが可能になる。
【図面の簡単な説明】
【図1】本発明の第1の実施例による半導体装置の概略
平面図である。
【図2】本発明の第1の実施例による半導体装置の製造
方法を説明するための半導体装置の断面図(その1)で
ある。
【図3】本発明の第1の実施例による半導体装置の製造
方法を説明するための半導体装置の断面図(その2)で
ある。
【図4】本発明の第1の実施例による半導体装置の製造
方法を説明するための半導体装置の断面図(その3)で
ある。
【図5】本発明の第2の実施例による半導体装置の概略
平面図である。
【図6】本発明の第3の実施例による半導体装置の概略
平面図である。
【図7】本発明の第3の実施例による半導体装置の概略
断面図である。
【図8】従来例による半導体装置の概略平面図である。
【図9】従来例による半導体装置のストレージコンタク
トホール部の断面図である。
【符号の説明】
10、11 ダミーワード線 15、16、105 MISFET 17、19、110 ストレージコンタクトホール 18、111 ビットコンタクトホール 21、22、106 ストレージ領域 25、125 最外周不純物拡散領域 27 第1の電圧印加回路 28 第2の電圧印加回路 30 シリコン基板 31 フィールド酸化膜 32 ゲート酸化膜 33 上部絶縁膜 35 サイドウォール絶縁膜 36 保護膜 37 エッチング停止膜 38、50、60、63、65 層間絶縁膜 40、70 蓄積電極 41、44 アモルファスシリコン膜 42、71 誘電体膜 43、72 共通電極 51、64、68 開口 61 導電性プラグ 100 ワード線 104 活性領域 106a 不純物拡散領域 107 ビット領域 108 ビット線 120 ワードドライバ回路 130 センスアンプ回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成11年1月27日(1999.1.2
7)
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0005
【補正方法】変更
【補正内容】
【0005】1つの活性領域104の上を2本のワード
線100が通過し、1つの活性領域104内に2つのM
ISFET105が形成される。MISFET105を
覆うように、基板上に層間絶縁膜が形成されている。各
MISFET105のソース/ドレイン領域のうち活性
領域104の両端に位置するストレージ領域106の各
々に対応して、層間絶縁膜にストレージコンタクトホー
ル110が形成されている。ストレージコンタクトホー
ル110の各々の中に、キャパシタが形成されている。
キャパシタの一方の電極は、対応するストレージ領域1
06に接続され、他方の電極は、キャパシタ相互間で接
続されて共通電極を構成している。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0008
【補正方法】変更
【補正内容】
【0008】ワード線100は、ワードドライバ回路1
20に接続されている。ワードドライバ回路120は、
各ワード線に選択的に電気信号を印加する。より具体的
には、情報を読み出すべき列のワード線100に電圧V
iiを印加し、他のワード線100には接地電位VSSを印
加する。ダミーワード線101には、接地電位VSSが与
えられている。接地電位VSSは、ダミーワード線101
に対応するMISFET105aを非導通状態にする。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0009
【補正方法】変更
【補正内容】
【0009】ダミーワード線101の外側の、基板表面
層に、列方向に延在する最外周不純物拡散領域125が
配置されている。最外周不純物拡散領域125は、ダミ
ーワード線101に対応するMISFET105aのス
トレージ領域を兼ねている。最外周不純物拡散領域12
5には、ワード線100に印加される読出電位Viiの半
分の電圧Vii/2が印加されている。最外周不純物拡散
領域125は、周辺回路のトランジスタの動作等に起因
して生じた電子を捕獲し、メモリセル部へのこれらの電
子の注入を防止する。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】0012
【補正方法】変更
【補正内容】
【0012】同様の理由により、ダミーワード線101
に対応するMISFET105aのストレージ領域に
も、ストレージコンタクトホール110aが形成されて
いる。また、図8の第2行目のビット線108bに対応
して、ダミーワード線101と最外周不純物拡散領域1
25とに跨がるように、ストレージコンタクトホール1
10bが形成されている。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】0024
【補正方法】変更
【補正内容】
【0024】MISFET105のゲート電極は、対応
するワード線100が兼ねている。各MISFET10
5のソース/ドレイン領域のうち一方のストレージ領域
106に対応して、ストレージコンタクトホール110
が配置され、他方のビット領域に対応してビットコンタ
クトホール111が配置されている。各ワード線100
はワードドライバ回路120に接続され、各ビット線1
08は、センスアンプ回路130に接続されている。こ
れらの構成は図8に示す従来例の半導体装置の構成と同
様であるので、ここでは詳細な説明を省略する。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】0046
【補正方法】変更
【補正内容】
【0046】ワード線100をゲート電極とし、その両
側のストレージ領域106とビット領域107とをソー
ス/ドレイン領域とするMISFET105が形成され
る。ダミーワード線10をゲート電極とし、その両側の
ストレージ領域106とビット領域107とをソース/
ドレイン領域とするMISFET15が形成される。
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F083 AD31 AD42 AD48 AD56 GA06 JA19 JA33 JA35 JA39 JA40 JA53 JA56 KA01 KA05 LA03 LA05 LA10 LA12 LA16 MA06 MA17 MA20 PR03 PR06 PR40 ZA28

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板と、 前記半導体基板の表面上に、相互にある間隔を隔てて配
    置され、各々が第1の方向に延在する複数のワード線
    と、 前記ワード線のうち最も外側に配置されたワード線より
    もさらに外側に、ある間隔を隔てて配置され、第1の方
    向に延在する少なくとも2本のダミーワード線と、 前記ワード線及びダミーワード線の各々に対応して複数
    個形成され、第1の方向及び該第1の方向に交差する第
    2の方向に規則的に配置されたMISFETであって、
    各MISFETのゲート電極を、対応するワード線もし
    くはダミーワード線が兼ねている前記MISFETと、 前記MISFETを覆う層間絶縁膜と、 前記層間絶縁膜を貫通し、前記MISFETの各々のソ
    ース/ドレイン領域のうち一方のストレージ領域に対応
    して配置されたストレージコンタクトホールであって、
    前記ストレージ領域が、前記ダミーワード線のうち外側
    のダミーワード線よりも内側にのみ分布するように選択
    されている前記ストレージコンタクトホールと、 前記ストレージコンタクトホールの底面において前記ス
    トレージ領域の各々に接続されたキャパシタと、 前記ワード線に接続され、各ワード線に選択的に電気信
    号を印加するワードドライバ回路と、 前記ダミーワード線に、第1の固定電圧を印加する第1
    の電圧印加回路と、 前記外側のダミーワード線に対応するMISFETの各
    々のソース/ドレイン領域のうち該ダミーワード線より
    も外側に配置されたビット領域に、前記第1の固定電圧
    とは異なる第2の固定電圧を印加する第2の電圧印加回
    路とを有する半導体装置。
  2. 【請求項2】 さらに、前記外側のダミーワード線より
    も外側に、該ダミーワード線に沿って配置され、前記半
    導体基板の表面層に不純物をドープして形成された最外
    周不純物拡散領域を有し、該最外周不純物拡散領域が、
    前記外側のダミーワード線に対応する複数のMISFE
    Tのビット領域を兼ねている請求項1に記載の半導体装
    置。
  3. 【請求項3】 前記2本のダミーワード線の各々に対応
    するMISFETのストレージ領域が、該2本のダミー
    ワード線の間に配置されており、直流的にフローティン
    グ状態にされている請求項1または2に記載の半導体装
    置。
  4. 【請求項4】 前記2本のダミーワード線の各々に対応
    するMISFETのストレージ領域が、前記半導体基板
    の表面層に形成されたフローティング状態の不純物拡散
    領域で相互に接続されている請求項3に記載の半導体装
    置。
  5. 【請求項5】 前記2本のダミーワード線の各々に対応
    するMISFETのストレージ領域に対応して設けられ
    た前記ストレージコンタクトホールが、基板法線方向か
    ら見て、前記2本のダミーワード線の少なくとも一方に
    部分的に重なっている請求項1〜4のいずれかに記載の
    半導体装置。
  6. 【請求項6】 さらに、前記半導体基板の表面上に形成
    され前記第2の方向に延在する複数のビット線であっ
    て、該ビット線は、前記MISFETの第1の方向に配
    列する規則に対応して配置され、対応する複数のMIS
    FETのビット領域に接続されている請求項1〜5のい
    ずれかに記載の半導体装置。
  7. 【請求項7】 前記ビット線に接続され、各ビット線に
    現れた電圧を検出するセンスアンプ回路であって、前記
    外側のダミーワード線に対応するビット領域よりもさら
    に外側に配置された前記センスアンプ回路を有する請求
    項6に記載の半導体装置。
  8. 【請求項8】 前記ビット線のうち最も外側のビット線
    は、前記センスアンプ回路に接続されていない請求項7
    に記載の半導体装置。
  9. 【請求項9】 さらに、前記ダミーワード線の表面を覆
    い、前記層間絶縁膜とはエッチング耐性の異なる材料で
    形成されたエッチング停止膜を前記層間絶縁膜の下に有
    する請求項1〜8のいずれかに記載の半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100364802B1 (ko) * 2000-11-02 2002-12-16 주식회사 하이닉스반도체 더미 셀 배치 방법
JP2003046000A (ja) * 2001-08-01 2003-02-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2007520069A (ja) * 2004-01-29 2007-07-19 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 半導体メモリセルおよびその製造方法
KR100893711B1 (ko) * 2002-09-30 2009-04-20 후지쯔 마이크로일렉트로닉스 가부시키가이샤 반도체 기억 장치

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7211088B2 (en) * 1999-02-02 2007-05-01 Arthrex, Inc. Bioabsorbable tissue tack with oval-shaped head and method of tissue fixation using the same
KR100412536B1 (ko) * 2001-12-04 2003-12-31 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US6677199B1 (en) * 2002-07-02 2004-01-13 Macronix International Co., Ltd. Structure for preventing salicide bridging and method thereof

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57194567A (en) * 1981-05-27 1982-11-30 Hitachi Ltd Semiconductor memory device
JPH0658947B2 (ja) * 1984-02-24 1994-08-03 株式会社日立製作所 半導体メモリ装置の製法
US5264712A (en) * 1989-03-20 1993-11-23 Hitachi, Ltd. Semiconductor integrated circuit, method of fabricating the same and apparatus for fabricating the same
JPH01256125A (ja) * 1988-04-05 1989-10-12 Hitachi Ltd 半導体集積回路装置の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100364802B1 (ko) * 2000-11-02 2002-12-16 주식회사 하이닉스반도체 더미 셀 배치 방법
JP2003046000A (ja) * 2001-08-01 2003-02-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100893711B1 (ko) * 2002-09-30 2009-04-20 후지쯔 마이크로일렉트로닉스 가부시키가이샤 반도체 기억 장치
JP2007520069A (ja) * 2004-01-29 2007-07-19 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 半導体メモリセルおよびその製造方法
JP4921981B2 (ja) * 2004-01-29 2012-04-25 インフィネオン テクノロジーズ アーゲー 半導体メモリセルの製造方法
JP2012109577A (ja) * 2004-01-29 2012-06-07 Infineon Technologies Ag 半導体メモリセルおよびその製造方法

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