JPH07263649A - 半導体メモリ装置およびその製造方法 - Google Patents
半導体メモリ装置およびその製造方法Info
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- JPH07263649A JPH07263649A JP7039732A JP3973295A JPH07263649A JP H07263649 A JPH07263649 A JP H07263649A JP 7039732 A JP7039732 A JP 7039732A JP 3973295 A JP3973295 A JP 3973295A JP H07263649 A JPH07263649 A JP H07263649A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 新規の構造の配線層および高容量のキャパシ
タを有する半導体メモリ装置およびその製造方法を提供
する。 【構成】 第１金属物質の第１パターン層１１１は、第
１コンタクトホール１１２を通じてセルアレイ部に形成
されたの第１トランジスタのゲート１０４に接続され
る。第１金属物質の第２パターン層１１１′は、第２コ
ンタクトホール１１２′を通じて周辺回路部に形成され
た第２トランジスタのゲート１０４′、ソース１０５お
よびドレイン１０６に接続される。第３絶縁膜１１３上
に形成される第２金属物質の第３パターン層１２０は、
第１ブァイアホール１１９を通じて第１および第２パタ
ーン層１１１、１１１′に接続される。第１および第２
パターン層１１１、１１１′によりワードラインの抵抗
を減少させると同時に、周辺回路部の配線を連結する。
これにより、コンタクトホールおよびブァイアホールの
縦横比が減少して金属配線を容易に形成できる。
タを有する半導体メモリ装置およびその製造方法を提供
する。 【構成】 第１金属物質の第１パターン層１１１は、第
１コンタクトホール１１２を通じてセルアレイ部に形成
されたの第１トランジスタのゲート１０４に接続され
る。第１金属物質の第２パターン層１１１′は、第２コ
ンタクトホール１１２′を通じて周辺回路部に形成され
た第２トランジスタのゲート１０４′、ソース１０５お
よびドレイン１０６に接続される。第３絶縁膜１１３上
に形成される第２金属物質の第３パターン層１２０は、
第１ブァイアホール１１９を通じて第１および第２パタ
ーン層１１１、１１１′に接続される。第１および第２
パターン層１１１、１１１′によりワードラインの抵抗
を減少させると同時に、周辺回路部の配線を連結する。
これにより、コンタクトホールおよびブァイアホールの
縦横比が減少して金属配線を容易に形成できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置およ
びその製造方法に係り、特に新しい構造の配線層および
高容量のキャパシタを有する半導体メモリ装置およびそ
の製造方法に関する。
びその製造方法に係り、特に新しい構造の配線層および
高容量のキャパシタを有する半導体メモリ装置およびそ
の製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭ素子の集積度が増加するにつ
れ、１つのチップ内で単位セルが占める面積が減るよう
になり、これは結果的にキャパシタの面積の減少をもた
らした。したがって、集積度の増加と共に、単位面積に
確保されるキャパシタンスの増加は必須である。
れ、１つのチップ内で単位セルが占める面積が減るよう
になり、これは結果的にキャパシタの面積の減少をもた
らした。したがって、集積度の増加と共に、単位面積に
確保されるキャパシタンスの増加は必須である。
【０００３】従来、限定された面積内で十分に大きいキ
ャパシタンスを確保するために、キャパシタの構造を３
次元的に形成する多くの方法が提案されている。１９８
８年に Kimura などは、キャパシタをビットライン上に
形成するＤＡＳＨ（DiagonalActive Stacked capacitor
cell with a Highly-packed storage node）を提案し
ている（参照文献：IEDM ' 88, "A New Stacked Capaci
tor DRAM Cell Characterized by a Storage Capacit
or on a Bit-line Structure" ）。
ャパシタンスを確保するために、キャパシタの構造を３
次元的に形成する多くの方法が提案されている。１９８
８年に Kimura などは、キャパシタをビットライン上に
形成するＤＡＳＨ（DiagonalActive Stacked capacitor
cell with a Highly-packed storage node）を提案し
ている（参照文献：IEDM ' 88, "A New Stacked Capaci
tor DRAM Cell Characterized by a Storage Capacit
or on a Bit-line Structure" ）。
【０００４】
【発明が解決しようとする課題】前記のＤＡＳＨは、ス
トレージ電極のサイズをリソグラフィ限界まで最大化さ
せ得るが、メモリセルアレイ部から周辺回路部に進む領
域での段差が大きい。これにより、後続する金属配線工
程は難しくなる。また、キャパシタンスを増加させるた
めにストレージ電極の高さを増加しようとする場合に
は、このような問題がさらに深刻になる。
トレージ電極のサイズをリソグラフィ限界まで最大化さ
せ得るが、メモリセルアレイ部から周辺回路部に進む領
域での段差が大きい。これにより、後続する金属配線工
程は難しくなる。また、キャパシタンスを増加させるた
めにストレージ電極の高さを増加しようとする場合に
は、このような問題がさらに深刻になる。
【０００５】前述した問題点を解決するために、本出願
人は（発明者：Joo-young Yun の他一人）、新規の構造
の半導体メモリ装置およびその製造方法を発明したこと
があり、これを韓国の特許庁に韓国特許出願第９２−２
２５７０として出願して現在係属中である。図１は本出
願人による従来の半導体メモリ装置のレイアウト図であ
り、図２は前記図１の切断線ＡＡ′による断面図であ
り、メモリセルアレイ部および周辺回路部の一部分を示
す。
人は（発明者：Joo-young Yun の他一人）、新規の構造
の半導体メモリ装置およびその製造方法を発明したこと
があり、これを韓国の特許庁に韓国特許出願第９２−２
２５７０として出願して現在係属中である。図１は本出
願人による従来の半導体メモリ装置のレイアウト図であ
り、図２は前記図１の切断線ＡＡ′による断面図であ
り、メモリセルアレイ部および周辺回路部の一部分を示
す。
【０００６】図１および図２に示すように、半導体基板
２１に素子分離層２２を選択的に形成して活性領域６０
を限定した後、半導体基板２１のメモリセルアレイ部お
よび周辺回路部にそれぞれゲート絶縁膜２３、ゲート２
４、ソース２５およびドレイン２６を備える第１トラン
ジスタおよび第２トランジスタを形成する。次いで、前
記第１トランジスタおよび前記第２トランジスタ上に第
１絶縁膜を形成し、セルアレイ部に形成された前記第１
トランジスタのドレイン領域を露出させるビットライン
コンタクトホール５１を形成する。次に、ビットライン
コンタクトホール５１を通じて前記第１トランジスタの
ドレインに接続されるビットライン２９を形成したの
ち、第２絶縁膜を形成し、セルアレイ部の前記第１トラ
ンジスタのゲート２４と接続される第１金属層３２を形
成する。この際、第１金属層３２は、セルアレイ部に限
定されて形成される。次いで、第１金属層３２上に第３
絶縁膜を形成し、前記第１トランジスタのソースを露出
させるストレージノードコンタクトホール５０を形成す
る。次に、ストレージノードコンタクトホール５０を通
じて前記第１トランジスタのソースに接続されるストレ
ージ電極３４、誘電体膜３５およびプレート電極３６を
備えるキャパシタを形成する。次いで、プレート電極３
６上に第４絶縁膜を形成し、多数のブァイアホール（vi
a hole）７０、７０′を形成する。この際、ブァイアホ
ール７０、７０′は、第１金属層３２および周辺回路部
に形成された第２トランジスタのゲート、ソースおよび
ドレイン上にそれぞれ形成される。次に、ブァイアホー
ル７０、７０′を通じて第１金属層３２および第２トラ
ンジスタにそれぞれ接続される第２金属層８０を形成す
る。ここで、第２金属層８０は、周辺回路部の回路を連
結すると同時に、セルアレイ部に形成された第１金属層
３２を連結させる役割を果たす。
２１に素子分離層２２を選択的に形成して活性領域６０
を限定した後、半導体基板２１のメモリセルアレイ部お
よび周辺回路部にそれぞれゲート絶縁膜２３、ゲート２
４、ソース２５およびドレイン２６を備える第１トラン
ジスタおよび第２トランジスタを形成する。次いで、前
記第１トランジスタおよび前記第２トランジスタ上に第
１絶縁膜を形成し、セルアレイ部に形成された前記第１
トランジスタのドレイン領域を露出させるビットライン
コンタクトホール５１を形成する。次に、ビットライン
コンタクトホール５１を通じて前記第１トランジスタの
ドレインに接続されるビットライン２９を形成したの
ち、第２絶縁膜を形成し、セルアレイ部の前記第１トラ
ンジスタのゲート２４と接続される第１金属層３２を形
成する。この際、第１金属層３２は、セルアレイ部に限
定されて形成される。次いで、第１金属層３２上に第３
絶縁膜を形成し、前記第１トランジスタのソースを露出
させるストレージノードコンタクトホール５０を形成す
る。次に、ストレージノードコンタクトホール５０を通
じて前記第１トランジスタのソースに接続されるストレ
ージ電極３４、誘電体膜３５およびプレート電極３６を
備えるキャパシタを形成する。次いで、プレート電極３
６上に第４絶縁膜を形成し、多数のブァイアホール（vi
a hole）７０、７０′を形成する。この際、ブァイアホ
ール７０、７０′は、第１金属層３２および周辺回路部
に形成された第２トランジスタのゲート、ソースおよび
ドレイン上にそれぞれ形成される。次に、ブァイアホー
ル７０、７０′を通じて第１金属層３２および第２トラ
ンジスタにそれぞれ接続される第２金属層８０を形成す
る。ここで、第２金属層８０は、周辺回路部の回路を連
結すると同時に、セルアレイ部に形成された第１金属層
３２を連結させる役割を果たす。
【０００７】前述した従来の方法によると、キャパシタ
を形成する前に第１金属層３２を形成することにより、
メモリセルアレイ部と周辺回路部との段差が非常に低く
なり、キャパシタンスを増加させるために、ストレージ
電極３４の厚さを厚くしても前記段差に影響しない。し
かしながら、周辺回路部が第２金属層８０のみで連結さ
れるために、単一金属配線構成のように動作して、レイ
アウトおよび動作速度などの点で損失が大きい。これを
解決するために周辺回路部を二重金属配線構成にする
と、全体的には三重金属配線工程となるので工程が非常
に複雑になる。また、第２金属層で周辺回路部の配線を
連結するために、第２トランジスタのゲート、ソースお
よびドレインをそれぞれ露出させるブァイアホール７
０′の深さ（図２の参照符号ａ）が非常に深くなり、ブ
ァイアホール７０′の形成が難しい。さらに、ブァイア
ホール７０′の縦横比（aspect ratio）が増えて、ブァ
イアホール７０′内で後続する金属配線工程が施しにく
い。
を形成する前に第１金属層３２を形成することにより、
メモリセルアレイ部と周辺回路部との段差が非常に低く
なり、キャパシタンスを増加させるために、ストレージ
電極３４の厚さを厚くしても前記段差に影響しない。し
かしながら、周辺回路部が第２金属層８０のみで連結さ
れるために、単一金属配線構成のように動作して、レイ
アウトおよび動作速度などの点で損失が大きい。これを
解決するために周辺回路部を二重金属配線構成にする
と、全体的には三重金属配線工程となるので工程が非常
に複雑になる。また、第２金属層で周辺回路部の配線を
連結するために、第２トランジスタのゲート、ソースお
よびドレインをそれぞれ露出させるブァイアホール７
０′の深さ（図２の参照符号ａ）が非常に深くなり、ブ
ァイアホール７０′の形成が難しい。さらに、ブァイア
ホール７０′の縦横比（aspect ratio）が増えて、ブァ
イアホール７０′内で後続する金属配線工程が施しにく
い。
【０００８】本発明の目的は、金属配線を容易に形成で
きる半導体メモリ装置を提供することにある。本発明の
他の目的は、前記半導体メモリ装置を製造するのに特に
適した半導体メモリ装置の製造方法を提供することにあ
る。
きる半導体メモリ装置を提供することにある。本発明の
他の目的は、前記半導体メモリ装置を製造するのに特に
適した半導体メモリ装置の製造方法を提供することにあ
る。
【０００９】
【課題を達成するための手段】前記目的を達成するため
に、本発明は、セルアレイ部と周辺回路部とに区分され
た半導体基板と、前記半導体基板のセルアレイ部に形成
された第１トランジスタおよび前記半導体基板の周辺回
路部に形成された第２トランジスタと、前記第１トラン
ジスタおよび前記第２トランジスタの上から前記半導体
基板の全面に形成され、前記第１トランジスタのゲート
を露出させる第１コンタクトホールと前記第２トランジ
スタのゲート、ソースおよびドレインをそれぞれ露出さ
せる第２コンタクトホールとを有する第１絶縁膜と、前
記第１絶縁膜上に形成され、前記第１コンタクトホール
を通じて前記第１トランジスタの前記ゲートに接続され
る第１金属物質の第１パターン層および前記第２コンタ
クトホールを通じて前記第２トランジスタのゲート、ソ
ースおよびドレインにそれぞれ接続される第１金属物質
の第２パターン層と、前記第１金属物質の第１パターン
層および第２パターン層の上から前記半導体基板の全面
に形成される第２絶縁膜と、前記第２絶縁膜上に形成さ
れ、前記第１トランジスタのソース領域に接続されるス
トレージ電極および前記ストレージ電極上に誘電体膜を
介して形成されたプレート電極を有するキャパシタと、
前記キャパシタの上から前記半導体基板の全面に形成さ
れる第３絶縁膜と、前記第２絶縁膜および前記第３絶縁
膜に形成され、前記第１金属物質の第１パターン層およ
び第２パターン層をそれぞれ露出させる第１ブァイアホ
ールと、前記第３絶縁膜上に形成され、前記第１ブァイ
アホールを通じて前記第１金属物質の第１パターン層お
よび第２パターン層にそれぞれ接続される第２金属物質
の第３パターン層とを備えることを特徴とする半導体メ
モリ装置を提供する。
に、本発明は、セルアレイ部と周辺回路部とに区分され
た半導体基板と、前記半導体基板のセルアレイ部に形成
された第１トランジスタおよび前記半導体基板の周辺回
路部に形成された第２トランジスタと、前記第１トラン
ジスタおよび前記第２トランジスタの上から前記半導体
基板の全面に形成され、前記第１トランジスタのゲート
を露出させる第１コンタクトホールと前記第２トランジ
スタのゲート、ソースおよびドレインをそれぞれ露出さ
せる第２コンタクトホールとを有する第１絶縁膜と、前
記第１絶縁膜上に形成され、前記第１コンタクトホール
を通じて前記第１トランジスタの前記ゲートに接続され
る第１金属物質の第１パターン層および前記第２コンタ
クトホールを通じて前記第２トランジスタのゲート、ソ
ースおよびドレインにそれぞれ接続される第１金属物質
の第２パターン層と、前記第１金属物質の第１パターン
層および第２パターン層の上から前記半導体基板の全面
に形成される第２絶縁膜と、前記第２絶縁膜上に形成さ
れ、前記第１トランジスタのソース領域に接続されるス
トレージ電極および前記ストレージ電極上に誘電体膜を
介して形成されたプレート電極を有するキャパシタと、
前記キャパシタの上から前記半導体基板の全面に形成さ
れる第３絶縁膜と、前記第２絶縁膜および前記第３絶縁
膜に形成され、前記第１金属物質の第１パターン層およ
び第２パターン層をそれぞれ露出させる第１ブァイアホ
ールと、前記第３絶縁膜上に形成され、前記第１ブァイ
アホールを通じて前記第１金属物質の第１パターン層お
よび第２パターン層にそれぞれ接続される第２金属物質
の第３パターン層とを備えることを特徴とする半導体メ
モリ装置を提供する。
【００１０】本発明の望ましい実施例によると、前記第
３絶縁膜に形成され前記キャパシタの前記プレート電極
を露出させる第２ブァイアホールおよび前記第３絶縁膜
上に形成され前記第２ブァイアホールを通じて前記プレ
ート電極に接続される第２金属物質の第４パターン層を
さらに備える。本発明の他の実施例によると、前記第１
絶縁膜と前記第１金属物質の第１パターン層および第２
パターン層との間に形成され、前記第１コンタクトホー
ルのコンタクト抵抗を減少させジャンクションを保護す
るための障壁金属層をさらに備えることができる。
３絶縁膜に形成され前記キャパシタの前記プレート電極
を露出させる第２ブァイアホールおよび前記第３絶縁膜
上に形成され前記第２ブァイアホールを通じて前記プレ
ート電極に接続される第２金属物質の第４パターン層を
さらに備える。本発明の他の実施例によると、前記第１
絶縁膜と前記第１金属物質の第１パターン層および第２
パターン層との間に形成され、前記第１コンタクトホー
ルのコンタクト抵抗を減少させジャンクションを保護す
るための障壁金属層をさらに備えることができる。
【００１１】前記他の目的を達成するために、本発明
は、セルアレイ部と周辺回路部とからなる半導体メモリ
装置の製造方法において、半導体基板のセルアレイ部お
よび周辺回路部にそれぞれソースおよびドレインを形成
し、前記ソースおよび前記ドレインの間にゲート絶縁膜
を介してゲートを形成することにより第１トランジスタ
および第２トランジスタを形成するトランジスタ形成段
階と、前記トランジスタ形成段階で得られた結果物の全
面に第１絶縁膜を形成する第１絶縁膜形成段階と、前記
第１絶縁膜を部分的に蝕刻することにより、前記セルア
レイ部に形成された前記第１トランジスタのゲートを露
出させる第１コンタクトホールと前記周辺回路部に形成
された前記第２トランジスタのゲート、ソースおよびド
レインとをそれぞれ露出させる第２コンタクトホールを
形成するコンタクトホール形成段階と、前記コンタクト
ホール形成段階で得られた結果物の全面に第１金属物質
を蒸着した後パターニングすることにより、前記第１コ
ンタクトホールを通じて前記第１トランジスタのゲート
に接続される第１金属物質の第１パターン層、および前
記第２コンタクトホールを通じて前記第２トランジスタ
のゲート、ソースおよびドレインにそれぞれ接続される
第１金属物質の第２パターン層を形成する第１および第
２パターン層形成段階と、前記第１および第２パターン
層形成段階で得られた結果物の全面に第２絶縁膜を形成
する第２絶縁膜形成段階と、前記第２絶縁膜上に前記第
１トランジスタのソース領域に接続されるストレージ電
極を形成し、前記ストレージ電極上に誘電体膜を介して
プレート電極を形成することによりキャパシタを形成す
るキャパシタ形成段階と、前記キャパシタ形成段階で得
られた結果物の全面に第３絶縁膜を形成する第３絶縁膜
形成段階と、前記第２絶縁膜および前記第３絶縁膜を部
分的に蝕刻して前記第１金属物質の第１パターン層およ
び第２パターン層をそれぞれ露出させる第１ブァイアホ
ールを形成する第１ブァイアホール形成段階と、前記第
１ブァイアホール形成段階で得られた結果物の全面に第
２金属物質を蒸着した後パターニングすることにより、
前記第１ブァイアホールを通じて前記第１金属物質の第
１パターン層および第２パターン層にそれぞれ接続され
る第２金属物質の第３パターン層を形成する第３パター
ン層形成段階とを備えることを特徴とする半導体メモリ
装置の製造方法を提供する。
は、セルアレイ部と周辺回路部とからなる半導体メモリ
装置の製造方法において、半導体基板のセルアレイ部お
よび周辺回路部にそれぞれソースおよびドレインを形成
し、前記ソースおよび前記ドレインの間にゲート絶縁膜
を介してゲートを形成することにより第１トランジスタ
および第２トランジスタを形成するトランジスタ形成段
階と、前記トランジスタ形成段階で得られた結果物の全
面に第１絶縁膜を形成する第１絶縁膜形成段階と、前記
第１絶縁膜を部分的に蝕刻することにより、前記セルア
レイ部に形成された前記第１トランジスタのゲートを露
出させる第１コンタクトホールと前記周辺回路部に形成
された前記第２トランジスタのゲート、ソースおよびド
レインとをそれぞれ露出させる第２コンタクトホールを
形成するコンタクトホール形成段階と、前記コンタクト
ホール形成段階で得られた結果物の全面に第１金属物質
を蒸着した後パターニングすることにより、前記第１コ
ンタクトホールを通じて前記第１トランジスタのゲート
に接続される第１金属物質の第１パターン層、および前
記第２コンタクトホールを通じて前記第２トランジスタ
のゲート、ソースおよびドレインにそれぞれ接続される
第１金属物質の第２パターン層を形成する第１および第
２パターン層形成段階と、前記第１および第２パターン
層形成段階で得られた結果物の全面に第２絶縁膜を形成
する第２絶縁膜形成段階と、前記第２絶縁膜上に前記第
１トランジスタのソース領域に接続されるストレージ電
極を形成し、前記ストレージ電極上に誘電体膜を介して
プレート電極を形成することによりキャパシタを形成す
るキャパシタ形成段階と、前記キャパシタ形成段階で得
られた結果物の全面に第３絶縁膜を形成する第３絶縁膜
形成段階と、前記第２絶縁膜および前記第３絶縁膜を部
分的に蝕刻して前記第１金属物質の第１パターン層およ
び第２パターン層をそれぞれ露出させる第１ブァイアホ
ールを形成する第１ブァイアホール形成段階と、前記第
１ブァイアホール形成段階で得られた結果物の全面に第
２金属物質を蒸着した後パターニングすることにより、
前記第１ブァイアホールを通じて前記第１金属物質の第
１パターン層および第２パターン層にそれぞれ接続され
る第２金属物質の第３パターン層を形成する第３パター
ン層形成段階とを備えることを特徴とする半導体メモリ
装置の製造方法を提供する。
【００１２】本発明の望ましい実施例によると、前記ト
ランジスタ形成段階の後に、前記トランジスタ形成段階
で得られた結果物の全面に絶縁膜を形成する段階と、前
記絶縁膜を部分的に蝕刻して前記セルアレイ部に形成さ
れた前記第１トランジスタのドレイン領域を露出させる
ビットラインコンタクトホールを形成するビトラインコ
ンタクトホール形成段階と、前記ビットラインコンタク
トホール形成段階で得られた結果物の全面に導電物質を
蒸着した後パターニングすることにより、前記ビットラ
インコンタクトホールを通じて前記第１トランジスタの
ドレイン領域に接続されるビットラインを形成するビッ
トライン形成段階とをさらに備える。
ランジスタ形成段階の後に、前記トランジスタ形成段階
で得られた結果物の全面に絶縁膜を形成する段階と、前
記絶縁膜を部分的に蝕刻して前記セルアレイ部に形成さ
れた前記第１トランジスタのドレイン領域を露出させる
ビットラインコンタクトホールを形成するビトラインコ
ンタクトホール形成段階と、前記ビットラインコンタク
トホール形成段階で得られた結果物の全面に導電物質を
蒸着した後パターニングすることにより、前記ビットラ
インコンタクトホールを通じて前記第１トランジスタの
ドレイン領域に接続されるビットラインを形成するビッ
トライン形成段階とをさらに備える。
【００１３】
【作用】本発明は、セルアレイ部に形成された第１トラ
ンジスタのゲートと周辺回路部に形成された第２トラン
ジスタのゲート、ソースおよびドレインを露出させる第
１コンタクトホールおよび第２コンタクトホールを形成
した後、第１金属物質の第１パターン層および第２パタ
ーン層を形成し、前記第１金属物質の第１パターン層お
よび第２パターン層上にブァイアホールを形成してそれ
ぞれ第２金属物質の第３パターン層を連結する。したが
って、コンタクトホールおよびブァイアホールの縦横比
を減少させることができるため、金属配線を容易に形成
できる。
ンジスタのゲートと周辺回路部に形成された第２トラン
ジスタのゲート、ソースおよびドレインを露出させる第
１コンタクトホールおよび第２コンタクトホールを形成
した後、第１金属物質の第１パターン層および第２パタ
ーン層を形成し、前記第１金属物質の第１パターン層お
よび第２パターン層上にブァイアホールを形成してそれ
ぞれ第２金属物質の第３パターン層を連結する。したが
って、コンタクトホールおよびブァイアホールの縦横比
を減少させることができるため、金属配線を容易に形成
できる。
【００１４】
【実施例】以下、添付した図面に基づき本発明の実施例
を詳細に説明する。図３は本発明の半導体メモリ装置の
レイアウト図であり、図４は図３の切断線ＢＢ′による
本発明の半導体メモリ装置の断面図であり、メモリセル
アレイ部および周辺回路部の一部分を示す。
を詳細に説明する。図３は本発明の半導体メモリ装置の
レイアウト図であり、図４は図３の切断線ＢＢ′による
本発明の半導体メモリ装置の断面図であり、メモリセル
アレイ部および周辺回路部の一部分を示す。
【００１５】図３および図４に示すように、メモリセル
アレイ部と周辺回路部とに区分される半導体基板１００
内に活性領域を限定するために、選択的に素子分離層１
０２が形成されている。前記セルアレイ部の活性領域に
は、一定した間隔を置いて形成されたソースおよびドレ
イン（図示せず）と、前記ソースとドレインとの間にゲ
ート絶縁膜１０３を介して形成されたゲート１０４とを
有する第１トランジスタが形成されている。前記周辺回
路部の活性領域にもソース１０５、ドレイン１０６およ
び前記ソースとドレインとの間にゲート絶縁膜１０３′
を介して形成されたゲート１０４′を有する第２トラン
ジスタが形成されている。ここで、前記第１トランジス
タのゲート１０４はワードラインに提供され、第１およ
び第２トランジスタのゲート１０４、１０４′の側面に
は絶縁物質からなる側壁スペーサ１０７が形成されてい
る。
アレイ部と周辺回路部とに区分される半導体基板１００
内に活性領域を限定するために、選択的に素子分離層１
０２が形成されている。前記セルアレイ部の活性領域に
は、一定した間隔を置いて形成されたソースおよびドレ
イン（図示せず）と、前記ソースとドレインとの間にゲ
ート絶縁膜１０３を介して形成されたゲート１０４とを
有する第１トランジスタが形成されている。前記周辺回
路部の活性領域にもソース１０５、ドレイン１０６およ
び前記ソースとドレインとの間にゲート絶縁膜１０３′
を介して形成されたゲート１０４′を有する第２トラン
ジスタが形成されている。ここで、前記第１トランジス
タのゲート１０４はワードラインに提供され、第１およ
び第２トランジスタのゲート１０４、１０４′の側面に
は絶縁物質からなる側壁スペーサ１０７が形成されてい
る。
【００１６】前記第１および第２トランジスタ上には、
第１トランジスタのドレインを露出させるビットライン
コンタクトホール１０９ｈを有する第１絶縁膜が形成さ
れており、その上にビットラインコンタクトホール１０
９ｈを通じて第１トランジスタのドレインに接続される
ビットライン１０９が形成されている。ビットライン１
０９上には第２絶縁膜が形成されており、第１および第
２絶縁膜は、第１トランジスタのゲート１０４を露出さ
せる第１コンタクトホール１１２と、第２トランジスタ
のゲート１０４′、ソース１０５およびドレイン１０
６、およびビットライン１０９を露出させる第２コンタ
クトホール１１２′とを有する。前記第２絶縁膜上には
多数の第１金属物質の第１および第２パターン層１１
１、１１１′が形成されている。前記第１金属物質の第
１パターン層１１１は、第１コンタクトホール１１２を
通じて第１トランジスタのゲート１０４に接続され、第
１金属物質の第２パターン層１１１′は、第２コンタク
トホール１１２′を通じて第２トランジスタのゲート１
０４′、ソース１０５およびドレイン１０６とビットラ
インとにそれぞれ接続される。ここで、前記第１および
第２パターン層１１１、１１１′は第１金属物質を蒸着
した後、これをパターニングして形成されたものであ
る。
第１トランジスタのドレインを露出させるビットライン
コンタクトホール１０９ｈを有する第１絶縁膜が形成さ
れており、その上にビットラインコンタクトホール１０
９ｈを通じて第１トランジスタのドレインに接続される
ビットライン１０９が形成されている。ビットライン１
０９上には第２絶縁膜が形成されており、第１および第
２絶縁膜は、第１トランジスタのゲート１０４を露出さ
せる第１コンタクトホール１１２と、第２トランジスタ
のゲート１０４′、ソース１０５およびドレイン１０
６、およびビットライン１０９を露出させる第２コンタ
クトホール１１２′とを有する。前記第２絶縁膜上には
多数の第１金属物質の第１および第２パターン層１１
１、１１１′が形成されている。前記第１金属物質の第
１パターン層１１１は、第１コンタクトホール１１２を
通じて第１トランジスタのゲート１０４に接続され、第
１金属物質の第２パターン層１１１′は、第２コンタク
トホール１１２′を通じて第２トランジスタのゲート１
０４′、ソース１０５およびドレイン１０６とビットラ
インとにそれぞれ接続される。ここで、前記第１および
第２パターン層１１１、１１１′は第１金属物質を蒸着
した後、これをパターニングして形成されたものであ
る。
【００１７】前記第１金属物質の第１および第２パター
ン層１１１、１１１′上には第１トランジスタのソース
を露出させるストレージノードコンタクトホール１１４
を有する第３絶縁膜１１３が形成されており、その上に
ストレージノードコンタクトホール１１４を通じて第１
トランジスタのソースに接続されるストレージ電極１１
５およびストレージ電極１１５上に順に形成された誘電
体膜１１６およびプレート電極１１７を有するキャパシ
タが形成されている。
ン層１１１、１１１′上には第１トランジスタのソース
を露出させるストレージノードコンタクトホール１１４
を有する第３絶縁膜１１３が形成されており、その上に
ストレージノードコンタクトホール１１４を通じて第１
トランジスタのソースに接続されるストレージ電極１１
５およびストレージ電極１１５上に順に形成された誘電
体膜１１６およびプレート電極１１７を有するキャパシ
タが形成されている。
【００１８】前記キャパシタのプレート電極１１７上に
第４絶縁膜１１８が形成されており、第３絶縁膜１１３
および第４絶縁膜１１８は、第１金属物質の第１および
第２パターン層１１１、１１１′を露出させる第１ブァ
イアホール１１９を有する。また、第４絶縁膜１１８
は、プレート電極１１７を露出させる第２ブァイアホー
ル１１９′を有する。第４絶縁膜１１８上には、第１ブ
ァイアホール１１９を通じて第１金属物質の第１および
第２パターン層１１１、１１１′にそれぞれ接続される
第２金属物質の第３パターン層１２０および第２ブアィ
アホール１１９′を通じてプレート電極１１７に接続さ
れる第２金属物質の第４パターン層１２０′が形成され
ている。ここで、第３および第４パターン層１２０、１
２０′は、第２金属物質を蒸着した後、これをパターニ
ングして形成されたものである。
第４絶縁膜１１８が形成されており、第３絶縁膜１１３
および第４絶縁膜１１８は、第１金属物質の第１および
第２パターン層１１１、１１１′を露出させる第１ブァ
イアホール１１９を有する。また、第４絶縁膜１１８
は、プレート電極１１７を露出させる第２ブァイアホー
ル１１９′を有する。第４絶縁膜１１８上には、第１ブ
ァイアホール１１９を通じて第１金属物質の第１および
第２パターン層１１１、１１１′にそれぞれ接続される
第２金属物質の第３パターン層１２０および第２ブアィ
アホール１１９′を通じてプレート電極１１７に接続さ
れる第２金属物質の第４パターン層１２０′が形成され
ている。ここで、第３および第４パターン層１２０、１
２０′は、第２金属物質を蒸着した後、これをパターニ
ングして形成されたものである。
【００１９】本発明による半導体メモリ装置は、図４に
示したように、セルアレイ部に形成された第１トランジ
スタのゲート１０４を露出させる第１コンタクトホール
１１２を通じて第１金属物質の第１パターン層１１１が
接続されてワードラインの抵抗を減少させる。また、周
辺回路部に形成された第２トランジスタのゲート１０
４′、ソース１０５およびドレイン１０６は、それぞれ
これらを露出させる第２コンタクトホール１１２′を通
じて、第１金属物質の第１および第２パターン層１１
１、１１１′と接続され、第１金属物質の第１および第
２パターン層１１１、１１１′は第１ブァイアホール１
１９を通じて第２金属物質の第３パターン層１２０と接
続される。
示したように、セルアレイ部に形成された第１トランジ
スタのゲート１０４を露出させる第１コンタクトホール
１１２を通じて第１金属物質の第１パターン層１１１が
接続されてワードラインの抵抗を減少させる。また、周
辺回路部に形成された第２トランジスタのゲート１０
４′、ソース１０５およびドレイン１０６は、それぞれ
これらを露出させる第２コンタクトホール１１２′を通
じて、第１金属物質の第１および第２パターン層１１
１、１１１′と接続され、第１金属物質の第１および第
２パターン層１１１、１１１′は第１ブァイアホール１
１９を通じて第２金属物質の第３パターン層１２０と接
続される。
【００２０】したがって、第１金属物質の第１および第
２パターン層１１１、１１１′によりワードラインの抵
抗を減少すると同時に周辺回路部の配線を連結するの
で、金属配線の層数を増加させなくても周辺回路部で二
重金属配線を使用することができる。また、第１金属物
質の第２パターン層１１１′で周辺回路部の配線を連結
するので、第２コンタクトホール１１２′の縦横比（図
４の参照符号ｂ）および第１ブァイアホール１１９の縦
横比がいずれも減少して金属配線工程を容易に実施でき
る。
２パターン層１１１、１１１′によりワードラインの抵
抗を減少すると同時に周辺回路部の配線を連結するの
で、金属配線の層数を増加させなくても周辺回路部で二
重金属配線を使用することができる。また、第１金属物
質の第２パターン層１１１′で周辺回路部の配線を連結
するので、第２コンタクトホール１１２′の縦横比（図
４の参照符号ｂ）および第１ブァイアホール１１９の縦
横比がいずれも減少して金属配線工程を容易に実施でき
る。
【００２１】図５〜図１２は、本発明の第１実施例によ
る半導体メモリ装置の製造方法を説明するための断面図
であり、メモリセルアレイ部および周辺回路部の一部分
を示したものである。図５は、半導体基板１００上に第
１および第２トランジスタを形成する段階を示す。半導
体基板１００上に活性領域を限定するために、選択的に
素子分離層１０２を形成する。次いで、熱酸化工程によ
り半導体基板１００上にゲート絶縁膜１０３、１０３′
を形成した後、その上に導電物質、例えば不純物のドー
プされたポリシリコンまたはシリサイドを１０００〜２
０００Å程度の厚さで蒸着し、これをリソグラフィ工程
でパターニングすることにより、セルアレイ部および周
辺回路部にそれぞれトランジスタのゲート１０４、１０
４′を形成する。次に、ゲート１０４、１０４′の形成
された結果物上に不純物をイオン注入してソースおよび
ドレインを形成する。前述した工程により、セルアレイ
部の活性領域には、ワードラインに提供されるゲート１
０４、ソースおよびドレイン（図示せず）を有する第１
トランジスタが形成され、周辺回路部の活性領域にも同
様にゲート１０４′、ソース１０５およびドレイン１０
６を有する第２トランジスタが形成される。
る半導体メモリ装置の製造方法を説明するための断面図
であり、メモリセルアレイ部および周辺回路部の一部分
を示したものである。図５は、半導体基板１００上に第
１および第２トランジスタを形成する段階を示す。半導
体基板１００上に活性領域を限定するために、選択的に
素子分離層１０２を形成する。次いで、熱酸化工程によ
り半導体基板１００上にゲート絶縁膜１０３、１０３′
を形成した後、その上に導電物質、例えば不純物のドー
プされたポリシリコンまたはシリサイドを１０００〜２
０００Å程度の厚さで蒸着し、これをリソグラフィ工程
でパターニングすることにより、セルアレイ部および周
辺回路部にそれぞれトランジスタのゲート１０４、１０
４′を形成する。次に、ゲート１０４、１０４′の形成
された結果物上に不純物をイオン注入してソースおよび
ドレインを形成する。前述した工程により、セルアレイ
部の活性領域には、ワードラインに提供されるゲート１
０４、ソースおよびドレイン（図示せず）を有する第１
トランジスタが形成され、周辺回路部の活性領域にも同
様にゲート１０４′、ソース１０５およびドレイン１０
６を有する第２トランジスタが形成される。
【００２２】この際、必要に応じて、第１および第２ト
ランジスタのゲート１０４、１０４′の側面部に絶縁物
質、例えば酸化物からなる側壁スペーサ１０７を形成し
てもよい。図６は、第１絶縁膜１０８、ビットラインコ
ンタクトホールおよびビットライン１０９を形成する段
階を示す。前記第１および第２トランジスタの形成され
た結果物の全面に、ゲート１０４、１０４′を絶縁させ
るために、絶縁物質、例えば酸化物またはＢＰＳＧを１
０００〜３５００Å程度の厚さで蒸着し、これをエッチ
バックすることにより、第１絶縁膜１０８を形成する。
次いで、リソグラフィ工程により前記第１絶縁膜１０８
を部分的に蝕刻して第１トランジスタのドレイン（図示
せず）を露出させるビットラインコンタクトホール（図
示せず）を形成する。次に、前記ビットラインコンタク
トホールの形成された結果物全面に導電物質、例えば不
純物のドープされたポリシリコンまたはシリサイドを１
０００〜１５００Å程度の厚さで蒸着した後、これをリ
ソグラフィ工程でパターニングする。その結果、前記ビ
ットラインコンタクトホールを通じて第１トランジスタ
のドレインに接続されるビットライン１０９が形成され
る。
ランジスタのゲート１０４、１０４′の側面部に絶縁物
質、例えば酸化物からなる側壁スペーサ１０７を形成し
てもよい。図６は、第１絶縁膜１０８、ビットラインコ
ンタクトホールおよびビットライン１０９を形成する段
階を示す。前記第１および第２トランジスタの形成され
た結果物の全面に、ゲート１０４、１０４′を絶縁させ
るために、絶縁物質、例えば酸化物またはＢＰＳＧを１
０００〜３５００Å程度の厚さで蒸着し、これをエッチ
バックすることにより、第１絶縁膜１０８を形成する。
次いで、リソグラフィ工程により前記第１絶縁膜１０８
を部分的に蝕刻して第１トランジスタのドレイン（図示
せず）を露出させるビットラインコンタクトホール（図
示せず）を形成する。次に、前記ビットラインコンタク
トホールの形成された結果物全面に導電物質、例えば不
純物のドープされたポリシリコンまたはシリサイドを１
０００〜１５００Å程度の厚さで蒸着した後、これをリ
ソグラフィ工程でパターニングする。その結果、前記ビ
ットラインコンタクトホールを通じて第１トランジスタ
のドレインに接続されるビットライン１０９が形成され
る。
【００２３】図７は、第２絶縁膜１１０を形成する段階
を示す。ビットライン１０９を絶縁させるために、ビッ
トライン１０９上に絶縁物質、例えば酸化物またはＢＰ
ＳＧを１０００〜３０００Å程度の厚さで蒸着して第２
絶縁膜１１０を形成する。次いで、下部のビットライン
１０９により屈曲が発生した第２絶縁膜１１０の表面を
平坦化させるために、例えばエッチバックのような平坦
化工程を施す。
を示す。ビットライン１０９を絶縁させるために、ビッ
トライン１０９上に絶縁物質、例えば酸化物またはＢＰ
ＳＧを１０００〜３０００Å程度の厚さで蒸着して第２
絶縁膜１１０を形成する。次いで、下部のビットライン
１０９により屈曲が発生した第２絶縁膜１１０の表面を
平坦化させるために、例えばエッチバックのような平坦
化工程を施す。
【００２４】図８は、第１および第２コンタクトホール
１１２、１１２′と第１金属物質の第１および第２パタ
ーン層１１１、１１１′を形成する段階を示す。リソグ
ラフィ工程で第２絶縁膜１１０を部分的に蝕刻し、第１
トランジスタのゲート１０４を露出させる第１コンタク
トホール１１２と、第２トランジスタのゲート１０
４′、ソース１０５およびドレイン１０６とビットライ
ン１０９をそれぞれ露出させる第２コンタクトホール１
１２′とを形成する。この際、第２コンタクトホール１
１２′の高さ（“ｂ”参照）は、従来方法によるブァイ
アホールの高さ（図２の“ａ”参照）より低くなるため
に、蝕刻方法によるコンタクトホールの形成が容易であ
る。また、第２コンタクトホール１１２′の縦横比が従
来より減少するために、後続する金属工程を円滑に施す
ことができる。
１１２、１１２′と第１金属物質の第１および第２パタ
ーン層１１１、１１１′を形成する段階を示す。リソグ
ラフィ工程で第２絶縁膜１１０を部分的に蝕刻し、第１
トランジスタのゲート１０４を露出させる第１コンタク
トホール１１２と、第２トランジスタのゲート１０
４′、ソース１０５およびドレイン１０６とビットライ
ン１０９をそれぞれ露出させる第２コンタクトホール１
１２′とを形成する。この際、第２コンタクトホール１
１２′の高さ（“ｂ”参照）は、従来方法によるブァイ
アホールの高さ（図２の“ａ”参照）より低くなるため
に、蝕刻方法によるコンタクトホールの形成が容易であ
る。また、第２コンタクトホール１１２′の縦横比が従
来より減少するために、後続する金属工程を円滑に施す
ことができる。
【００２５】次いで、第１および第２コンタクトホール
１１２、１１２′の形成された結果物全面に第１金属物
質、例えばタングステンＷまたはチタニウムＴi のよう
な高融点の金属物質をスパッター法または化学気相蒸着
法により４０００〜１００００Å程度の厚さで蒸着す
る。次に、リソグラフィ工程で前記第１金属物質層をパ
ターニングすることにより、第１コンタクトホール１１
２を通じて第１トランジスタのゲート１０４に接続され
る第１金属物質の第１パターン層１１１と、第２コンタ
クトホール１１２′を通じて第２トランジスタのゲート
１０４′、ソース１０５およびドレイン１０６とビット
ライン１０９にそれぞれ接続される第１金属物質の第２
パターン層１１１′とを形成する。ここで、前記第１金
属物質層をパターニングする時、その下部の第２絶縁膜
１１０の表面が平坦化されているために、形成しようと
する第１金属物質の第１および第２パターン層１１１、
１１１′のピッチが小さくてもパターニングが容易であ
る。
１１２、１１２′の形成された結果物全面に第１金属物
質、例えばタングステンＷまたはチタニウムＴi のよう
な高融点の金属物質をスパッター法または化学気相蒸着
法により４０００〜１００００Å程度の厚さで蒸着す
る。次に、リソグラフィ工程で前記第１金属物質層をパ
ターニングすることにより、第１コンタクトホール１１
２を通じて第１トランジスタのゲート１０４に接続され
る第１金属物質の第１パターン層１１１と、第２コンタ
クトホール１１２′を通じて第２トランジスタのゲート
１０４′、ソース１０５およびドレイン１０６とビット
ライン１０９にそれぞれ接続される第１金属物質の第２
パターン層１１１′とを形成する。ここで、前記第１金
属物質層をパターニングする時、その下部の第２絶縁膜
１１０の表面が平坦化されているために、形成しようと
する第１金属物質の第１および第２パターン層１１１、
１１１′のピッチが小さくてもパターニングが容易であ
る。
【００２６】第１金属物質の第１パターン層１１１はワ
ードラインの抵抗を減少させるワードラインストラッピ
ング金属配線層の役割を果たし、第１金属物質の第２パ
ターン層１１１′は周辺回路部の配線連結を容易にする
役割を果たす。また、第１金属物質の第１および第２パ
ターン層１１１、１１１′は半導体メモリ装置の多層配
線において最下層の金属配線層であり得る。第１金属物
質の第１および第２パターン層１１１、１１１′は、キ
ャパシタを形成する前に形成されるため、キャパシタ電
極物質の蒸着工程時または平坦化工程時の高温工程によ
り溶融され得るので、タングステンやチタニウムのよう
に溶融点の高い耐火金属を使用するのが望ましい。
ードラインの抵抗を減少させるワードラインストラッピ
ング金属配線層の役割を果たし、第１金属物質の第２パ
ターン層１１１′は周辺回路部の配線連結を容易にする
役割を果たす。また、第１金属物質の第１および第２パ
ターン層１１１、１１１′は半導体メモリ装置の多層配
線において最下層の金属配線層であり得る。第１金属物
質の第１および第２パターン層１１１、１１１′は、キ
ャパシタを形成する前に形成されるため、キャパシタ電
極物質の蒸着工程時または平坦化工程時の高温工程によ
り溶融され得るので、タングステンやチタニウムのよう
に溶融点の高い耐火金属を使用するのが望ましい。
【００２７】図９は、第３絶縁膜１１３を形成する段階
を示す。第１金属物質の第１および第２パターン層１１
１、１１１′が形成された結果物全面に、例えば低温酸
化物を２０００〜５０００Å程度の厚さで蒸着して第３
絶縁膜１１３を形成する。ここで、第３絶縁膜１１３の
表面を平坦化するためのエッチバック工程をさらに施す
こともできる。
を示す。第１金属物質の第１および第２パターン層１１
１、１１１′が形成された結果物全面に、例えば低温酸
化物を２０００〜５０００Å程度の厚さで蒸着して第３
絶縁膜１１３を形成する。ここで、第３絶縁膜１１３の
表面を平坦化するためのエッチバック工程をさらに施す
こともできる。
【００２８】図１０は、ストレージノードコンタクトホ
ール１１４およびキャパシタを形成する段階を示す。リ
ソグラフィ工程で第３絶縁膜１１３、第２絶縁膜１１０
および第１絶縁膜１０８を部分的に蝕刻することによ
り、前記第１トランジスタのソースを露出させるストレ
ージノードコンタクトホール１１４を形成する。次い
で、ストレージノードコンタクトホール１１４が形成さ
れた結果物全面に導電物質、例えば不純物のドープされ
たポリシリコンを５０００Å以上の厚さで蒸着した後、
これをリソグラフィ工程でパターニングする。その結
果、ストレージノードコンタクトホール１１４を通じて
第１トランジスタのソースに接続されるストレージ電極
１１５が形成される。次いで、ストレージ電極１１５上
に誘電体膜として、例えばＯＮＯ（Oxide/Nitride/Oxid
e)膜または五酸化タンタル（Ta2O5)膜を１００Å以下の
厚さで形成し、続いて前記誘電体膜１６上に導電物質、
例えば不純物のドープされたポリシリコンを１０００〜
１５００Å程度の厚さで蒸着してプレート電極１１７を
形成する。前述した工程により、ストレージ電極１１
５、誘電体膜１１６およびプレート電極１１７を有する
キャパシタが得られる。
ール１１４およびキャパシタを形成する段階を示す。リ
ソグラフィ工程で第３絶縁膜１１３、第２絶縁膜１１０
および第１絶縁膜１０８を部分的に蝕刻することによ
り、前記第１トランジスタのソースを露出させるストレ
ージノードコンタクトホール１１４を形成する。次い
で、ストレージノードコンタクトホール１１４が形成さ
れた結果物全面に導電物質、例えば不純物のドープされ
たポリシリコンを５０００Å以上の厚さで蒸着した後、
これをリソグラフィ工程でパターニングする。その結
果、ストレージノードコンタクトホール１１４を通じて
第１トランジスタのソースに接続されるストレージ電極
１１５が形成される。次いで、ストレージ電極１１５上
に誘電体膜として、例えばＯＮＯ（Oxide/Nitride/Oxid
e)膜または五酸化タンタル（Ta2O5)膜を１００Å以下の
厚さで形成し、続いて前記誘電体膜１６上に導電物質、
例えば不純物のドープされたポリシリコンを１０００〜
１５００Å程度の厚さで蒸着してプレート電極１１７を
形成する。前述した工程により、ストレージ電極１１
５、誘電体膜１１６およびプレート電極１１７を有する
キャパシタが得られる。
【００２９】図１１は、第４絶縁膜１１８と第１および
第２ブァイアホール１１９、１１９′を形成する段階を
示す。前記キャパシタの形成された結果物全面に、プレ
ート電極１１７を絶縁させるために、例えば酸化物を１
０００〜３０００Åの厚さで蒸着したりまたは酸化工程
を施したりして第４絶縁膜１１８を形成する。次いで、
下部のキャパシタにより屈曲が生じた第４絶縁膜１１８
の表面を平坦化させるために、例えばエッチバックのよ
うな平坦化工程を施す。
第２ブァイアホール１１９、１１９′を形成する段階を
示す。前記キャパシタの形成された結果物全面に、プレ
ート電極１１７を絶縁させるために、例えば酸化物を１
０００〜３０００Åの厚さで蒸着したりまたは酸化工程
を施したりして第４絶縁膜１１８を形成する。次いで、
下部のキャパシタにより屈曲が生じた第４絶縁膜１１８
の表面を平坦化させるために、例えばエッチバックのよ
うな平坦化工程を施す。
【００３０】次に、リソグラフィ工程で第４絶縁膜１１
８および第３絶縁膜１１３を部分的に蝕刻して、第１金
属物質の第１および第２パターン層１１１、１１１′を
それぞれ露出させる第１ブァイアホール１１９およびプ
レート電極１１７を露出させる第２ブァイアホール１１
９′を形成する。図１２は、第２金属物質の第３および
第４パターン層１２０、１２０′を形成する段階を示
す。第１および第２ブァイアホール１１９、１１９′の
形成された結果物全面に第２金属物質、例えばアルミニ
ウムを４０００〜８０００Åの厚さで蒸着した後、これ
をリソグラフィ工程によりパターニングする。その結
果、第１ブァイアホール１１９を通じて第１金属物質の
第１および第２パターン層１１１、１１１′にそれぞれ
接続される第２金属物質の第３パターン層１２０および
第２ブァイアホール１１９′を通じてプレート電極１１
７に接続される第２金属物質の第４パターン層１２０′
が形成される。ここで、前記第２金属物質層をパターニ
ングする時、ストレージ電極１１５とプレート電極１１
７の厚さだけ全体的に段差が形成されているが、形成し
ようとする第２金属物質の第３および第４パターン層１
２０、１２０′のピッチが大きいので、そのパターニン
グが容易である。
８および第３絶縁膜１１３を部分的に蝕刻して、第１金
属物質の第１および第２パターン層１１１、１１１′を
それぞれ露出させる第１ブァイアホール１１９およびプ
レート電極１１７を露出させる第２ブァイアホール１１
９′を形成する。図１２は、第２金属物質の第３および
第４パターン層１２０、１２０′を形成する段階を示
す。第１および第２ブァイアホール１１９、１１９′の
形成された結果物全面に第２金属物質、例えばアルミニ
ウムを４０００〜８０００Åの厚さで蒸着した後、これ
をリソグラフィ工程によりパターニングする。その結
果、第１ブァイアホール１１９を通じて第１金属物質の
第１および第２パターン層１１１、１１１′にそれぞれ
接続される第２金属物質の第３パターン層１２０および
第２ブァイアホール１１９′を通じてプレート電極１１
７に接続される第２金属物質の第４パターン層１２０′
が形成される。ここで、前記第２金属物質層をパターニ
ングする時、ストレージ電極１１５とプレート電極１１
７の厚さだけ全体的に段差が形成されているが、形成し
ようとする第２金属物質の第３および第４パターン層１
２０、１２０′のピッチが大きいので、そのパターニン
グが容易である。
【００３１】図１３は、本発明の第２実施例による半導
体メモリ装置の製造方法を説明するための断面図であ
る。図１３に示すように、第１実施例の図５〜図８で説
明した方法により第１および第２トランジスタおよびビ
ットライン１０９を形成した後、第１トランジスタのゲ
ート１０４を露出させる第１コンタクトホール１１２
と、第２トランジスタのゲート１０４′、ソース１０５
およびドレイン１０６とビットライン１０９をそれぞれ
露出させる第２コンタクトホール１１２′を形成する。
次いで、第１および第２コンタクトホール１１２、１１
２′のコンタクト抵抗および後続する工程で形成される
第１金属物質の第１および第２パターン層によるストレ
スを減少させるために、結果物全面にチタニウムＴi ま
たはチタニウムナイトライドＴiNを１００〜１０００Å
程度の厚さで蒸着して障壁金属層１２２を形成する。
体メモリ装置の製造方法を説明するための断面図であ
る。図１３に示すように、第１実施例の図５〜図８で説
明した方法により第１および第２トランジスタおよびビ
ットライン１０９を形成した後、第１トランジスタのゲ
ート１０４を露出させる第１コンタクトホール１１２
と、第２トランジスタのゲート１０４′、ソース１０５
およびドレイン１０６とビットライン１０９をそれぞれ
露出させる第２コンタクトホール１１２′を形成する。
次いで、第１および第２コンタクトホール１１２、１１
２′のコンタクト抵抗および後続する工程で形成される
第１金属物質の第１および第２パターン層によるストレ
スを減少させるために、結果物全面にチタニウムＴi ま
たはチタニウムナイトライドＴiNを１００〜１０００Å
程度の厚さで蒸着して障壁金属層１２２を形成する。
【００３２】障壁金属層１２２を形成した後、第１実施
例の図８〜図１２で説明した工程を同様に施す。図１４
は、本発明の第３実施例による半導体メモリ装置の製造
方法を説明するための断面図であり、メモリセルアレイ
部の一部分のみを示した。これは図３のレイアウト図の
切断線ＣＣ′による断面図である。
例の図８〜図１２で説明した工程を同様に施す。図１４
は、本発明の第３実施例による半導体メモリ装置の製造
方法を説明するための断面図であり、メモリセルアレイ
部の一部分のみを示した。これは図３のレイアウト図の
切断線ＣＣ′による断面図である。
【００３３】図１４に示すように、第１実施例の図５〜
図１０で説明した方法により、第１および第２トランジ
スタ、ビットライン１０９、そして第１金属物質の第１
および第２パターン層１１１、１１１′を形成した後、
前記第１トランジスタのソースを露出させるストレージ
ノードコンタクトホール１１４を形成する。次いで、後
続する工程で形成されるキャパシタのストレージ電極と
ビットライン、またはストレージ電極と第１金属物質の
第１および第２金属パターン層の絶縁特性を強化させる
ために、ストレージノードコンタクトホール１１４の形
成された結果物全面に絶縁物質、例えば酸化物またはシ
リコン窒化物を蒸着する。次に、前記絶縁物質を異方性
蝕刻してストレージノードコンタクトホール１１４の側
面部に側壁スペーサ１２４を形成する。
図１０で説明した方法により、第１および第２トランジ
スタ、ビットライン１０９、そして第１金属物質の第１
および第２パターン層１１１、１１１′を形成した後、
前記第１トランジスタのソースを露出させるストレージ
ノードコンタクトホール１１４を形成する。次いで、後
続する工程で形成されるキャパシタのストレージ電極と
ビットライン、またはストレージ電極と第１金属物質の
第１および第２金属パターン層の絶縁特性を強化させる
ために、ストレージノードコンタクトホール１１４の形
成された結果物全面に絶縁物質、例えば酸化物またはシ
リコン窒化物を蒸着する。次に、前記絶縁物質を異方性
蝕刻してストレージノードコンタクトホール１１４の側
面部に側壁スペーサ１２４を形成する。
【００３４】側壁スペーサ１２４を形成した後、第１実
施例の図１０〜図１２で説明した工程を同様に施す。図
１４は、本発明の第４実施例による半導体メモリ装置の
製造方法を説明するための断面図であり、メモリセルア
レイ部の一部分のみを示した。これは前記図３のレイア
ウト図の切断線ＣＣ′による断面図である。
施例の図１０〜図１２で説明した工程を同様に施す。図
１４は、本発明の第４実施例による半導体メモリ装置の
製造方法を説明するための断面図であり、メモリセルア
レイ部の一部分のみを示した。これは前記図３のレイア
ウト図の切断線ＣＣ′による断面図である。
【００３５】図１５に示すように、素子分離層１０２に
より活性領域が限定された半導体基板１００上に熱酸化
工程によりゲート絶縁膜１０３を形成した後、その上に
導電物質、例えば不純物のドープされたポリシリコンま
たはシリサイドを１０００〜２０００Å程度の厚さで蒸
着する。次いで、前記導電物質上に絶縁物質、例えば高
温酸化物を蒸着した後、前記絶縁物質層および導電物質
層をリソグラフィ工程によりパターニングすることによ
り、トランジスタのゲート１０４およびキャップ絶縁層
（図示せず）を形成する。次に、前記結果物全面に絶縁
物質を蒸着した後、これを異方性蝕刻してゲート１０４
の側面部に側壁スペーサ１０７を形成する。次いで、結
果物上に不純物をイオン注入してトランジスタのソース
１０５およびドレイン１０６を形成する。ここで、側壁
スペーサ１０７を形成する前にソース１０５およびドレ
イン１０６を形成してもよい。
より活性領域が限定された半導体基板１００上に熱酸化
工程によりゲート絶縁膜１０３を形成した後、その上に
導電物質、例えば不純物のドープされたポリシリコンま
たはシリサイドを１０００〜２０００Å程度の厚さで蒸
着する。次いで、前記導電物質上に絶縁物質、例えば高
温酸化物を蒸着した後、前記絶縁物質層および導電物質
層をリソグラフィ工程によりパターニングすることによ
り、トランジスタのゲート１０４およびキャップ絶縁層
（図示せず）を形成する。次に、前記結果物全面に絶縁
物質を蒸着した後、これを異方性蝕刻してゲート１０４
の側面部に側壁スペーサ１０７を形成する。次いで、結
果物上に不純物をイオン注入してトランジスタのソース
１０５およびドレイン１０６を形成する。ここで、側壁
スペーサ１０７を形成する前にソース１０５およびドレ
イン１０６を形成してもよい。
【００３６】次いで、後続する工程でストレージノード
を形成する時、前記コンタクトホールの縦横比（“ｃ”
参照）を減少させゲートとのマージン（“ｄ”参照）を
増加させるために、前記結果物全面に導電物質、例えば
ポリシリコンを１０００〜３０００Åの厚さで蒸着す
る。次いで、リソグラフィ工程によりストレージノード
コンタクトホールが形成される部位の前記導電物質層を
ゲート１０４の上部の所定部位まで覆うようにパターニ
ングすることにより、パッド導電層１２５を形成する。
この際、前記キャップ絶縁層および側壁スペーサ１０７
はゲートをパッド導電層１２５から絶縁させる役割を果
たす。次に、パッド導電層１２５の形成された結果物全
面に絶縁物質、例えばＢＰＳＧを蒸着して第１絶縁膜を
形成し、続いてビットラインコンタクトホールおよびビ
ットライン（図示せず）を形成する。
を形成する時、前記コンタクトホールの縦横比（“ｃ”
参照）を減少させゲートとのマージン（“ｄ”参照）を
増加させるために、前記結果物全面に導電物質、例えば
ポリシリコンを１０００〜３０００Åの厚さで蒸着す
る。次いで、リソグラフィ工程によりストレージノード
コンタクトホールが形成される部位の前記導電物質層を
ゲート１０４の上部の所定部位まで覆うようにパターニ
ングすることにより、パッド導電層１２５を形成する。
この際、前記キャップ絶縁層および側壁スペーサ１０７
はゲートをパッド導電層１２５から絶縁させる役割を果
たす。次に、パッド導電層１２５の形成された結果物全
面に絶縁物質、例えばＢＰＳＧを蒸着して第１絶縁膜を
形成し、続いてビットラインコンタクトホールおよびビ
ットライン（図示せず）を形成する。
【００３７】前記ビットラインを形成した後、第１実施
例の図７〜図１２で説明した工程を同様に施すことがで
き、または第２実施例や第３実施例の工程を同様に施す
こともできる。ここで、パッド導電層１２５は、前述し
たようにストレージノードコンタクトホールが形成され
る部位のみに形成されることもでき、ビットラインコン
タクトホールが形成される部位にも形成され得る。
例の図７〜図１２で説明した工程を同様に施すことがで
き、または第２実施例や第３実施例の工程を同様に施す
こともできる。ここで、パッド導電層１２５は、前述し
たようにストレージノードコンタクトホールが形成され
る部位のみに形成されることもでき、ビットラインコン
タクトホールが形成される部位にも形成され得る。
【００３８】
【効果】本発明によると、セルアレイ部のトランジスタ
のゲートと、周辺回路部のトランジスタのゲート、ソー
スおよびドレインを露出させる第１および第２コンタク
トホールを形成した後、第１金属物質の第１および第２
パターン層を形成し、前記第１金属物質の第１および第
２パターン層上にそれぞれ第１ブァイアホールを形成し
て第２金属物質の第３パターン層を連結する。
のゲートと、周辺回路部のトランジスタのゲート、ソー
スおよびドレインを露出させる第１および第２コンタク
トホールを形成した後、第１金属物質の第１および第２
パターン層を形成し、前記第１金属物質の第１および第
２パターン層上にそれぞれ第１ブァイアホールを形成し
て第２金属物質の第３パターン層を連結する。
【００３９】したがって、前記第１金属物質の第１およ
び第２パターン層によりワードラインの抵抗を減少させ
ると同時に、周辺回路部の配線を連結するために、金属
配線の層数を増加させなくても周辺回路部で二重金属配
線を使用することができる。また、前記第１金属物質の
第２パターン層で周辺回路部の配線を連結するために、
第２コンタクトホールの縦横比および第１ブァイアホー
ルの縦横比が減少して金属配線が容易に形成できる。
び第２パターン層によりワードラインの抵抗を減少させ
ると同時に、周辺回路部の配線を連結するために、金属
配線の層数を増加させなくても周辺回路部で二重金属配
線を使用することができる。また、前記第１金属物質の
第２パターン層で周辺回路部の配線を連結するために、
第２コンタクトホールの縦横比および第１ブァイアホー
ルの縦横比が減少して金属配線が容易に形成できる。
【００４０】また、キャパシタを形成する前に第１金属
物質の第１および第２パターン層を形成するために、メ
モリセルアレイ部と周辺回路部間の段差を減少させ得
る。これにより、単にキャパシタのストレージ電極の高
さを増加させることだけで、高容量のキャパシタが得ら
れる。なお、本発明は前記実施例に限定されるものでは
なく、本発明の思想を逸脱しない範囲内において種々の
改変をなし得ることは無論である。
物質の第１および第２パターン層を形成するために、メ
モリセルアレイ部と周辺回路部間の段差を減少させ得
る。これにより、単にキャパシタのストレージ電極の高
さを増加させることだけで、高容量のキャパシタが得ら
れる。なお、本発明は前記実施例に限定されるものでは
なく、本発明の思想を逸脱しない範囲内において種々の
改変をなし得ることは無論である。
【図１】従来の半導体装置メモリ装置のレイアウト図で
ある。
ある。
【図２】図１のＡ−Ａ′線断面図である。
【図３】本発明の半導体メモリ装置のレイアウト図であ
る。
る。
【図４】図３のＢ−Ｂ′線断面図である。
【図５】本発明の第１実施例による半導体メモリ装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図６】本発明の第１実施例による半導体メモリ装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図７】本発明の第１実施例による半導体メモリ装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図８】本発明の第１実施例による半導体メモリ装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図９】本発明の第１実施例による半導体メモリ装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図１０】本発明の第１実施例による半導体メモリ装置
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図１１】本発明の第１実施例による半導体メモリ装置
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図１２】本発明の第１実施例による半導体メモリ装置
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図１３】本発明の第２実施例による半導体メモリ装置
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図１４】本発明の第３実施例による半導体メモリ装置
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図１５】本発明の第４実施例による半導体メモリ装置
の製造方法を示す断面図である。
の製造方法を示す断面図である。
１００ 半導体基板 １０２ 素子分離層 １０４、１０４′ ゲート １０５ ソース １０６ ドレイン １０７ 側壁スペーサ １０８ 第１絶縁膜 １０９ ビットライン １１０ 第２絶縁膜 １１１ 第１パターン層 １１１′ 第２パターン層 １１２ 第１コンタクトホール １１２′ 第２コンタクトホール １１３ 第３絶縁膜 １１４ ストレージノードコンタクトホール １１５ ストレージ電極 １１６ 誘電体膜 １１７ プレート電極 １１８ 第４絶縁膜 １１９ 第１ブァイアホール １１９′ 第２ブァイアホール １２０ 第３パターン層 １２０′ 第４パターン層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 21/822 Ｈ０１Ｌ 27/04 Ｃ 7735−4Ｍ 27/10 ６８１ Ａ 7735−4Ｍ ６８１ Ｄ
Claims (12)
- 【請求項１】 セルアレイ部と周辺回路部とに区分され
た半導体基板と、 前記半導体基板のセルアレイ部に形成された第１トラン
ジスタおよび前記半導体基板の周辺回路部に形成された
第２トランジスタと、 前記第１トランジスタおよび前記第２トランジスタの上
から前記半導体基板の全面に形成され、前記第１トラン
ジスタのゲートを露出させる第１コンタクトホールと前
記第２トランジスタのゲート、ソースおよびドレインを
それぞれ露出させる第２コンタクトホールとを有する第
１絶縁膜と、 前記第１絶縁膜上に形成され、前記第１コンタクトホー
ルを通じて前記第１トランジスタの前記ゲートに接続さ
れる第１金属物質の第１パターン層および前記第２コン
タクトホールを通じて前記第２トランジスタのゲート、
ソースおよびドレインにそれぞれ接続される第１金属物
質の第２パターン層と、 前記第１金属物質の第１パターン層および第２パターン
層の上から前記半導体基板の全面に形成される第２絶縁
膜と、 前記第２絶縁膜上に形成され、前記第１トランジスタの
ソース領域に接続されるストレージ電極および前記スト
レージ電極上に誘電体膜を介して形成されたプレート電
極を有するキャパシタと、 前記キャパシタの上から前記半導体基板の全面に形成さ
れる第３絶縁膜と、 前記第２絶縁膜および前記第３絶縁膜に形成され、前記
第１金属物質の第１パターン層および第２パターン層を
それぞれ露出させる第１ブァイアホールと、 前記第３絶縁膜上に形成され、前記第１ブァイアホール
を通じて前記第１金属物質の第１パターン層および第２
パターン層にそれぞれ接続される第２金属物質の第３パ
ターン層とを備えることを特徴とする半導体メモリ装
置。 - 【請求項２】 前記第３絶縁膜に形成され前記キャパシ
タの前記プレート電極を露出させる第２ブァイアホール
および前記第３絶縁膜上に形成され前記第２ブァイアホ
ールを通じて前記プレート電極に接続される第２金属物
質の第４パターン層をさらに備えることを特徴とする請
求項１記載の半導体メモリ装置。 - 【請求項３】 前記第１絶縁膜上に形成され前記第１ト
ランジスタのドレイン領域に接続されるビットラインを
さらに備えることを特徴とする請求項１記載の半導体メ
モリ装置。 - 【請求項４】 前記第１絶縁膜と前記第１金属物質の第
１パターン層および第２パターン層との間に形成され、
前記第１コンタクトホールのコンタクト抵抗を減少させ
ジャンクションを保護するための障壁金属層をさらに備
えることを特徴とする請求項１記載の半導体メモリ装
置。 - 【請求項５】 前記第１金属物質の第１パターン層およ
び第２パターン層は、半導体メモリ装置の多層配線の最
下層の配線であることを特徴とする請求項１記載の半導
体メモリ装置。 - 【請求項６】 前記第１絶縁膜および前記第２絶縁膜に
形成され前記第１トランジスタの前記ソース領域を露出
させるストレージノードコンタクトホールと、前記スト
レージノードコンタクトホールの側面部に形成され絶縁
物質からなる側壁スペーサとをさらに備えることを特徴
とする請求項１記載の半導体メモリ装置。 - 【請求項７】 セルアレイ部と周辺回路部とからなる半
導体メモリ装置の製造方法において、 半導体基板のセルアレイ部および周辺回路部にそれぞれ
ソースおよびドレインを形成し、前記ソースおよび前記
ドレインの間にゲート絶縁膜を介してゲートを形成する
ことにより第１トランジスタおよび第２トランジスタを
形成するトランジスタ形成段階と、 前記トランジスタ形成段階で得られた結果物の全面に第
１絶縁膜を形成する第１絶縁膜形成段階と、 前記第１絶縁膜を部分的に蝕刻することにより、前記セ
ルアレイ部に形成された前記第１トランジスタのゲート
を露出させる第１コンタクトホールと前記周辺回路部に
形成された前記第２トランジスタのゲート、ソースおよ
びドレインとをそれぞれ露出させる第２コンタクトホー
ルを形成するコンタクトホール形成段階と、 前記コンタクトホール形成段階で得られた結果物の全面
に第１金属物質を蒸着した後パターニングすることによ
り、前記第１コンタクトホールを通じて前記第１トラン
ジスタのゲートに接続される第１金属物質の第１パター
ン層、および前記第２コンタクトホールを通じて前記第
２トランジスタのゲート、ソースおよびドレインにそれ
ぞれ接続される第１金属物質の第２パターン層を形成す
る第１および第２パターン層形成段階と、 前記第１および第２パターン層形成段階で得られた結果
物の全面に第２絶縁膜を形成する第２絶縁膜形成段階
と、 前記第２絶縁膜上に前記第１トランジスタのソース領域
に接続されるストレージ電極を形成し、前記ストレージ
電極上に誘電体膜を介してプレート電極を形成すること
によりキャパシタを形成するキャパシタ形成段階と、 前記キャパシタ形成段階で得られた結果物の全面に第３
絶縁膜を形成する第３絶縁膜形成段階と、 前記第２絶縁膜および前記第３絶縁膜を部分的に蝕刻し
て前記第１金属物質の第１パターン層および第２パター
ン層をそれぞれ露出させる第１ブァイアホールを形成す
る第１ブァイアホール形成段階と、 前記第１ブァイアホール形成段階で得られた結果物の全
面に第２金属物質を蒸着した後パターニングすることに
より、前記第１ブァイアホールを通じて前記第１金属物
質の第１パターン層および第２パターン層にそれぞれ接
続される第２金属物質の第３パターン層を形成する第３
パターン層形成段階とを備えることを特徴とする半導体
メモリ装置の製造方法。 - 【請求項８】 前記第１ブァイアホール形成段階で前記
キャパシタの前記プレート電極を露出させる第２ブァイ
アホールを形成する第２ブァイアホール形成段階と、 前記第３パターン層形成段階で前記第２ブァイアホール
を通じて前記プレート電極に接続される第２金属物質の
第４パターン層を形成する第４パターン層形成段階とを
さらに備えることを特徴とする請求項７記載の半導体メ
モリ装置の製造方法。 - 【請求項９】 前記トランジスタ形成段階の後に、 前記トランジスタ形成段階で得られた結果物の全面に絶
縁膜を形成する段階と、 前記絶縁膜を部分的に蝕刻して前記セルアレイ部に形成
された前記第１トランジスタのドレイン領域を露出させ
るビットラインコンタクトホールを形成するビトライン
コンタクトホール形成段階と、 前記ビットラインコンタクトホール形成段階で得られた
結果物の全面に導電物質を蒸着した後パターニングする
ことにより、前記ビットラインコンタクトホールを通じ
て前記第１トランジスタのドレイン領域に接続されるビ
ットラインを形成するビットライン形成段階とをさらに
備えることを特徴とする請求項７記載の半導体メモリ装
置の製造方法。 - 【請求項１０】 前記第１金属物質は、タングステンや
チタニウムの群から選択されたいずれか１つであること
を特徴とする請求項７記載の半導体メモリ装置の製造方
法。 - 【請求項１１】 前記コンタクトホール形成段階の後
に、前記コンタクトホール形成段階で得られた結果物の
全面に金属物質を蒸着して障壁金属層を形成する障壁金
属層形成段階をさらに備えることを特徴とする請求項７
項に記載の半導体メモリ装置の製造方法。 - 【請求項１２】 前記第２絶縁膜形成段階の後に、前記
第２絶縁膜および前記第１絶縁膜を部分的に蝕刻して前
記セルアレイ部に形成された前記第１トランジスタのソ
ース領域を露出させるストレージノードコンタクトホー
ルを形成するストレージノードコンタクトホール形成段
階と、 前記ストレージノードコンタクトホール形成段階で得ら
れた結果物の全面に絶縁物質を蒸着し、これを異方性蝕
刻することにより、前記ストレージノードコンタクトホ
ールの側面部に絶縁物質からなる側壁スペーサを形成す
る側壁スペーサ形成段階とをさらに備えることを特徴と
する請求項７記載の半導体メモリ装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1994P3969 | 1994-02-28 | ||
| KR1019940003969A KR950026000A (ko) | 1994-02-28 | 1994-02-28 | 반도체 메모리장치 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07263649A true JPH07263649A (ja) | 1995-10-13 |
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ID=19378194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7039732A Pending JPH07263649A (ja) | 1994-02-28 | 1995-02-28 | 半導体メモリ装置およびその製造方法 |
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|---|---|
| JP (1) | JPH07263649A (ja) |
| KR (1) | KR950026000A (ja) |
| DE (1) | DE19504994A1 (ja) |
| TW (1) | TW264567B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000036466A1 (fr) * | 1998-12-11 | 2000-06-22 | Hitachi, Ltd. | Dispositif a circuit integre a semiconducteurs et procede de fabrication |
| US6163046A (en) * | 1996-08-27 | 2000-12-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating semiconductor device |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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1995
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- 1995-02-15 DE DE19504994A patent/DE19504994A1/de not_active Withdrawn
- 1995-02-28 JP JP7039732A patent/JPH07263649A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6163046A (en) * | 1996-08-27 | 2000-12-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating semiconductor device |
| WO2000036466A1 (fr) * | 1998-12-11 | 2000-06-22 | Hitachi, Ltd. | Dispositif a circuit integre a semiconducteurs et procede de fabrication |
Also Published As
| Publication number | Publication date |
|---|---|
| TW264567B (ja) | 1995-12-01 |
| DE19504994A1 (de) | 1995-08-31 |
| KR950026000A (ko) | 1995-09-18 |
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