JPS60231357A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS60231357A
JPS60231357A JP59086635A JP8663584A JPS60231357A JP S60231357 A JPS60231357 A JP S60231357A JP 59086635 A JP59086635 A JP 59086635A JP 8663584 A JP8663584 A JP 8663584A JP S60231357 A JPS60231357 A JP S60231357A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）０発明の技術分野 本発明はＭＯＳ　（広くはＭＴＳ）形ダイナミック半導
体記憶装置に係り、特にスタックドキャパシタ形メモリ
セルを有するフォルチット・ビット線方式のダイナミッ
ク半導体記憶装置の改良に関する。
（ｂ）、技術の背景 今日まで、ＭＯ３形ダイナミック半導体記憶装置のメモ
リセルとしては１トランジスタ１キヤパシタ形が主流で
あり、各素子のサイズを縮小することによって高集積化
、大容量化がはかられてきた。然し単純にメモリセルの
サイズを縮小した場合、キャパシタの面積も縮小されて
その容量が減少するので、α線によるソフトエラーの発
生率が高まると共に、トランジスタのチャネル長も短く
なりホットエレクトロン若しくはホットホールの問題も
顕著になる。そこで１トランジスタ１キヤパシタ形メモ
リセルの構造を改良してキャパシタの容量を大きくした
スタックドキャパシタ形メモリセルが提案されている（
参照：電気通信学会技術研究報告書、　５ＳＤ８０−３
０　、１９８０年７月）。
ダイナミック型のＭＯＳメモリセルは普通各列毎に一対
のビット線をもうけて、選択セルのビ・ノド線と反対側
のビット線に参照電位を発生させるようにし、ビット線
対間に生ずる電位の差をセンスアンプによって差動増幅
することによって、主たるビット線上のセルに書き込ま
れた情報が読出される構成になっている。
このダイナミック型メモリセルの回路構成には、オープ
ン・ビット線方式とフォルデッド・ビット線方式との二
種類がある。オープン・ビット線とは上記一対のビット
線がセンスアンプの両側に別々に配置されたもので、フ
ォルデッド・ビット線とは一対のビット線がセンスアン
プの片側に配置され折り返し構造になったものである。
フォルデッド・ビット線は、オープン・ビット線に比べ
てノイズに強い性質を持っている。これは折り返し構造
なるが故に同じワード線からのノイズ信号が主たるビッ
ト線とダミービット線の両方に載って相殺されることに
よる。
本発明は、上記フォルデッド・ビット線方式のダイナミ
ック型半導体記憶装置に関するものである （Ｃ）、従来技術と問題点 第１図は従来のスタックドキャパシタ形メモリセルを具
備するフォルデッド・ビット線方式の半導体記憶装置の
要部を示す模式平面図（ａ）及びそのＡ−Ａ矢視断面図
ｆｂｌである。同図において、１は例えばｐ型シリコン
基板、２はフィールド酸化膜、３．４はソース若しくは
ドレインとなる第１．第２のｎ゛型拡散領域、５はゲー
ト酸化膜、６ａ、　６ｂ。
６ｃ、　６ｄは第１の導電層例えば１層目の多結晶シリ
コン層ＰＡよりなる第１．第２．第３．第４のワード線
、７は第１の絶縁膜、８ａ、　８ｂは第２の導電層例え
ば２層目の多結晶シリコン層ＰＢよりなるキャパシタ電
極、９は誘電体膜となる第２の絶縁膜、１０は第３の導
電層例えば３層目の多結晶シリコン層ｐｃよりなる対向
電極、１１は燐珪酸ガラス（ＰＳＧ）等よりなる眉間絶
縁膜、１２はコンタクト窓、１３ａ、　１３ｂはアルミ
ニウム等よりなるビット線、Ｔｒｌ　、　Ｔｒ２はトラ
ンスファトランジスタ、ＣＬＣ２，Ｃ３はスタックドキ
ャパシタをあられしている。
又第２図は同半導体記憶装置の等価回路図で、図中札は
上記６８〜６ｄ等に対応するワード線、Ｔｒはトランス
ファトランジスタ、Ｃはスタックドキャパシタ、ＢＬｏ
、　ＢＬｏは上記１３ａ、１３ｂ等に対応するビット線
、Ｅｏは上記８ａ　、　８ｂ等に対応するキャパシタ電
極、Ｅ＋は上記１０に対応する対向電極である。
第１図から明らかなように、該半導体記憶装置に配設さ
れるスタックドキャパシタ型のメモリセルにおいては、
キャパシタが隣接するワード線の上部領域の空きスペー
スを利用して広い面積で形成されるので、メモリセルが
高密度高集積化された際にも比較的大きなキャパシタ容
量が得られ、一方トランスファトランジスタのゲート長
を極端に短くする必要もなくなり、これによって該メモ
リ素子のα線やホットエレクトロン、ホットホールによ
る障害が防止される。
しかしながら同図に見るように、従来のスタックドキャ
パシタ型メモリセルにおいては、トランスファトランジ
スタのソース（読み出し時）或いはドレイン（書き込み
時）となる第２のｎ′″型拡散領域４とビット線１３（
ａ、ｂ）との接続は、該拡散領域上の第４の絶縁膜１０
にマスク整合させて形成したコンタクト窓１２を介して
なされる。そのため従来の構造においては、該マスク合
わせの誤差及び厚い眉間絶縁膜１０にコンタクト窓１２
を形成する際のサイドエツチングによる拡がりによって
、ビット線（１３ａ、１３ｂ、等）とワード線（６ａ。
６ｂ、６ｃ、６ｄ等）との間の絶縁が損なわれるのを回
避するために、該拡散領域４の長さ即ち該拡散領域４を
共有するトランスファトランジスタの１層目の多結晶シ
リコン層ＰＡで形成されるワード線例えば５ａ、（３ｂ
間の間隔を広（確保する必要があり、このことがメモリ
セルを更に高集積化する際の妨げとなっていた。
（ｄ）０発明の目的 本発明は上記従来構造の欠点を除去し、スタックドキャ
パシタ型メモリセルが配設されたフォルデッド・ビット
線方式のダイナミック型半導体記憶装置を更に高密度高
集積化する目的でなされたものであり、この目的は該メ
モリセルにおけるビット線に接続される拡散領域の該ビ
ット線とのコンタクト部をワード線にセルファラインで
形成することが可能な、下記本発明の構造によって達成
される。
（ｅ）１発明の構成 即ち本発明は半導体記憶装置において、複数のワード線
、複数のビット線、及び該ワード線と該ビット線との交
点に形成された１トランジスタ１キヤパシタ形メモリセ
ルを有し、該ワード線を第１の導電層により構成し、該
メモリセルのキャパシタを、該メモリセルのトランスフ
ァトランジスタにおける一方の拡散領域に接触し且つ該
交点付近のワード線上に第１の絶縁膜を介して延在する
第２の導電層と、該第２の導電層上に第２の絶縁膜を介
して延在する第３の導電層とにより構成し、該トランス
ファトランジスタにおける他方の拡散領域上に直に接し
且つ該拡散領域付近のワード線上に第１の絶縁膜を介し
て延在する島状に形成した導電層を設けて、ビット線を
該他方の拡散領域に該島状の導電層を介して抵抗性接続
する第４の導電層により構成したことを特徴とする。
（ｆ）０発明の実施例 以下本発明の実施例について、図を用いて詳細に説明す
る。
第３図は本発明の半導体記憶装置の一実施例における要
部を示す模式上面図（ａｌ及びそのＡ−Ａ矢視模式断面
図（ｂ）、第４図（ａｌ〜（ｈ）はその製造方法を示す
模式１程断面図で、第５図（ａ）〜ｉｆ）は同周辺素子
部の模式１程断面図である。
本発明を適用したスタックドキャパシタ形メモリセルは
、例えば第３図（ａ）及び（ｂｌに示すような構造を有
してなっている。
同図において、２１は例えばｐ型シリコン基板、２２は
フィールド酸化膜、２３はキャパシタに接触す　゛る第
１のｎ１型拡散領域、２４はビット線が接続される第２
のｎ°型拡散領域、２５は通常の厚さを有するゲート酸
化膜、２６ａ、　２６ｂ、　２６ｃ、　２６ｄは第１の
導電層即ち例えば厚さ４０００〜５０００人程度の導電
性（ｎ・型）を有する１層目の多結晶シリコン層Ｐ＾よ
りなるワード線（ゲート電極としても機能する）、２７
は厚さ２０００人程度０例えば酸化シリコン（Ｓｔｏｗ
）或いは窒化シリコン（ＳｉＪｔ）等よりなる第１の絶
縁膜、２８は第２の導電層即ち厚さ例えば２０００人程
度０例電性（ｎ”型）を有する２層目の多結晶シリコン
層ＰＢよりなるキャパシタ電極、２９は同じ２層目の多
結晶シリコン層ＰＢよりなり第２の拡散領域に直に接す
る島状導電層パターン、３０は誘電体膜として機能する
厚さ２００〜３００人程度のＳｉＯ□或いは窒化シリコ
ン（ＳｉＪ３）等よりなる第３の絶縁膜、３１は第３の
導電層即ち厚さ例えば２０００人程度０例電性を有する
第３の多結晶シリコン層ＰＣよりなるキャパシタの対向
電極、３２は燐珪酸ガラス（ＰＳＧ　）等よりなる厚さ
６０００〜１００００人程度の層間絶縁膜、３３はコン
タクト窓、３４はアルミニウム等よりなるビット線を示
している。なお上記島状導電層パターンは図示したよう
に隣接するワード線の上部にオーバラップさせたほうが
良い。
なお該メモリセルの等価回路は第２図に同じである。
このような構造において上記島状導電層パターン２９に
おける第２の拡散領域２４に直に接する部分は、ワード
線２６ａ、　２６ｂ、　２６ｃ、　２６ｄ等に対して第
１の絶縁膜２７を介してセルファラインで形成できる。
又島状導電層パターン２９が前述したようにワード線の
上部にオーバラップして配設されるので、此の島状導電
層パターン２９にビット線３４を接続するために眉間絶
縁膜３２に形成するコンタクト窓３３は多少位置がずれ
た場合でも、ビット線とワード線がショートすることは
ない。これらの点から本発明の構造においては、ビット
線と第２の拡散領域とのコンタクトをとるために第２の
拡散領域即ちワード線間の間隔を位置合わせ余裕をみて
広くとる必要がない。
此の辺の事情を上記実施例に示したスタックドキャパシ
タ形メモリセルの製造方法について、第４図ｔａｌ〜Ｔ
ｈｌを参照して説明する。
第４図ｔａ）参照 ０ 所定の比抵抗を有するｐ型シリコン基板２１面に通常の
選択酸化法を用いてトランスファトランジスタ形成領域
４１を表出するフィールド酸化膜２２を形成し、次いで
熱酸化法によりトランジスタ形成領域４１上に厚さ４０
０〜５００人程度のゲー程度化膜２５を形成する。
第４図（ｂｌ参照 次いで通常の化学気相成長法（ＣＶＤ）法を用い、上記
基板上に厚さ４０００〜５０００人程度の第１の多程度
シリコン層ＰＡを形成し、次いで例えばイオン注入法に
よりｎ型不純物を導入して該多結晶シリコン層をｎ゛型
となし、次いで該多結晶シリコン層ＰＡ上に例えばＣＶ
Ｄ法により第１の絶縁膜２７の一部となる厚さ２０００
人程度Ｏ３ｉｎｇ膜若しくはＳｉ３Ｎ、膜を形成し、次
いで通常の方法でパターンニングを行って、上部に前記
第１の絶縁膜２７を有するワード線２６ａ、　２６ｂ、
　２６ｃ、　２６ｄ等を形成し、次いで該ワード線をマ
スクにしてゲート酸化膜をエツチングしてソース及びド
レインとなる拡散領域形成面４２ａ。
４２ｂを表出する。
第４図（ｅ）参照 次いで該基板上にＣＶＤ法を用いて第１の絶縁膜２７の
残部である厚さ２０００人程度Ｏ３ｉＯ□膜若しくは５
ｉｓＮ４膜２７ｂを形成する。
第４図ｆｄ）参照 次いで基板面に対して垂直方向に優勢なりアクティブイ
オンエツチング法等のエツチング手段により、該基板上
の第１の絶縁膜２７を全面エツチングして再びソース及
びドレインとなる拡散領域形成面４２ａ、　４２ｂを表
出せしめる。此の方法によれば、前記拡散領域形成面４
２ａ、　４２ｂが表出された時点でワード線２６ａ、　
２６ｂ、　２６ｃ、　２６ｄの上面及び側面に約２゜Ｏ
Ｏ人程度の第１の絶縁膜２７が残留する。
次いで該第１の絶縁膜２７を上面及び側面に有するワー
ド線及びフィールド酸化膜をマスクにして拡散領域形成
面４２ａ、４２ｂにｎ型不純物を選択的にイオン注入し
ソース及びドレインとなる第１のｎ１型拡散領域２３及
び第２のｎ゛型拡散領域２４を形成する。
第４図（ｅ）参照 次いでＣＶＤ法を用いて該基板上に第２の導電層即ち厚
さ２０００人程度Ｏ３結晶シリコン層ＰＢを形成し、次
いでｎ型不純物をイオン注入して該多結晶シリコン層Ｐ
Ｂに導電性を付与した後、該多結晶シリコン層ＰＢのパ
ターンニングを行って該ＰＢよりなり第１の拡散領域２
３に接し且つ隣接するワード線上に第１の絶縁膜２７を
介して延在するキャパシタ電極２８、及び同ＰＢよりな
り第２の拡散領域２４に直に接し且つワード線に第１の
絶縁膜２７を介して接する島状導電層パターン２９を形
成する。なお該島状導電層パターン２９は、前述したよ
うに隣接するワード線上にオーバラップさせることによ
って、後工程で該島状導電層パターン上の層間絶縁膜及
び第２の絶縁膜に該島状導電層パターン面を表出するコ
ンタクト窓を形成する際の位置合わせが容易になる。次
いで例えばＣＶＤ法を用いて該キャパシタ電極の表面に
厚さ２００人程鹿の５ｉ０２若しくはＳｉ３Ｎ４よりな
り誘電体膜として機能する第２の絶縁膜３０を形成する
。なお此の際、島状導電層パターン２９の表面及び表出
する第１の絶縁膜２７上にも３ ２ 第２の絶縁膜３０は形成される。
第４図（ｆｌ参照 次いでＣＶＤ法を用いて該基板上に第３の導電層即ち例
えば厚さ２０００人程度Ｏ３結晶シリコン層ＰＣを形成
し、イオン仕入を行って該ｐｃに導電性を付与した後、
該ＰＣのパターンニングを行ってキャパシタ電極２８の
上部に選択的に、第２の絶縁膜３０を介して、ｐｃより
なる対向電極３１を形成する。
第４図（ｇ）参照 次いで通常行われるように、ＣＶＤ法を用いて該基板上
にＰＳＧ等よりなる８０００〜１００００人程度の層間
絶縁膜程度を形成し、次いで通常のエツチング手段によ
り該層間絶縁膜３２及び前記第２の絶縁膜３゜に島状導
電層パターン２９面を表出するコンタクト窓３３を形成
する。
第４図（ｈ）参照 次いで通常通り該基板上に蒸着或いはスパッタリング等
の方法によりアルミニウム等の配線材料膜を形成し、通
常の方法によりパターンニングを行って、前記コンタク
ト窓３３において前記島状導４ 電層パターン２９を介して第２の拡散領域２４に抵抗性
接続するビット線３４を形成する。
そして以後図示しないが、表面保護用の絶縁膜の形成等
がなされて、本発明の特徴を有するスタックドキャパシ
タ形メモリセルが完成する。
なお上記スタックドキャパシタ形メモリセルを具備せし
める本発明の半導体記憶装置において、周辺回路部のト
ランジスタのソースおよびドレインの配線コンタクト部
は上記と同じ構造にしても良いが、その場合前記島状導
電層パターンがゲート電極上にオーバラップした形と成
るので、ゲート容量が増しトランジスタ特性が変化する
ことがある。従ってこのような現象を避けるためには、
該周辺回路のトランジスタにおけるソース、ドレイン領
域の配線コンタクト部は通常の構造にするのが好ましい
。
この場合上記製造方法において周辺トランジスタにおけ
る製造工程は第５図（ａ）〜ｉｆ）に示すようになる。
第５図＋ａ＋参照 ｐ型シリコン基板２１上にメモリセル形成領域を表出す
るフィールド酸化膜２２を形成する際、同時に周辺トラ
ンジスタ形成領域５１を表出せしめ、更に同時にゲート
酸化膜２５を形成する。（第４図（ａｌに対応） 第５図（ｂｌ参照 該基板上に第１の多結晶シリコン層ＰＡを形成し、次い
で該ＰＡに導電性を付与し、次いで該ＰＡ上に第１の絶
縁膜２７の一部を形成し、次いでパターンニングを行っ
て第１の絶縁膜２７を上部に有するゲート電極５２を形
成する。（第４図（ｂｌに対応）第５図（Ｃ１参照 該基板上に第１の絶縁膜２７の残部を形成する。
（第４図（Ｃ１に対応） そして以後メモリセル形成領域における第１の　、絶縁
膜の全面エツチング、イオン注入（第４図＋ｄ）の工程
）においては、該周辺領域はカバーされ第５図（Ｃ）の
状態を維持する。
次いで、前記第４図（ｅｌに示した工程において該周辺
領域上にもＰＢが被着されるが、該ＰＢのバター５ ンニングに際して該周辺領域のＰＢは総てエツチング除
去され、該周辺領域は第５図（ｃ＋の状態を維持する。
次いで前記第４図（ｆｌに示した工程において該周辺領
域上にもＰＣが被着されるが、該ＰＣのパターンニング
に際してがい周辺領域のＰＣは総てエツチング除去され
る、該周辺領域は第５図（Ｃ）の状態を維持する。
第５図（ｄ）参照 次いで前記第４図（ｇｌの工程に入る前に、メモリセル
領域をカバーした後、該周辺領域上の第１の絶縁膜２７
をリアクティブイオンエツチング法により全面エツチン
グして周辺トランジスタのソース及びドレイン形成領域
５３及び５４を表出せしめ（ゲート電極５４の上部及び
側面には第１の絶縁膜を残す）、次いで不純物のイオン
注入を行ってｎ“型ソース領域５５及びｎ°型トドレイ
ン領域５６形成する。
第５図１８）参照 次いで前記第４図（幻の工程において該周辺領域７ ６ 上にもＰＳＧ層間絶縁膜３２を形成し、次いで該眉間絶
縁膜３２に、メモリセル領域と同時に該周辺トランジス
タのソース、ドレイン領域５５．５６に対するコンタク
ト窓５７を形成する。
第５図（ｆ）参照 次いで前記第４図（ｈ）の工程において、同時に該周辺
領域の層間絶縁膜３２上にコンタクト窓５７において周
辺トランジスタのソース領域５５及びドレイン領域５６
に接する配線パターン５８を形成する。
そして以後図示しないが、メモリセル領域と表面保護用
絶縁膜の形成等がなされる。
上記実施例において、ワード線（ゲート電極）を形成す
る第１の導電層、キャパシタ電極を形成する第２の導電
層、対向電極を形成する第３の導電層には共に多結晶シ
リコン層を用いたが、該導電層特にワード線を形成する
第１の導電層には、更に低いシート抵抗が得られる高融
点金属若しくその珪化物が用いられることもある。
又第１．第２の絶縁膜には、熱酸化膜を用いても良い。
８ なお又本発明の構造は、上記実施例と逆の導電型を有す
るスタックドキャパシタ型メモリセルにも当然適用でき
る。
（ｇ）０発明の効果 以上詳細に説明したように、本発明の構造を有するスタ
ックドキャパシタ形メモリセルにおいては、ドレイン（
書込み時）若しくはソース（読出し時）となる拡散領域
上に、該拡散領域を共有する２本のワード線（ゲート電
極）に厚さ２０００人程度０絶縁膜を介して自己整合し
、且つこれらワード線にオーバラップして形成された、
キャパシタ電極と同層の第２の導電層よりなる島状パタ
ーンが設けられ、該島状導電層パターンに対し、眉間絶
縁膜のコンタクト窓を介してビット線の接続がなされる
。このため層間絶縁膜に形成するビット線のコンタクト
窓が多少位置ずれした場合にも、ビット線とワード線が
ショートすることはない。
従って本発明の構造においては、ビット線と拡散領域と
のコンタクトをとるために拡散領域の長さ即ちワード線
間の間隔を位置合わせ余裕をみて大きくとる必要がない
。
以上の点から本発明は、スタックドキャパシタ形メモリ
セルを具備するフォルデッド・ビット線方式のダイナミ
ック型半導体記憶装置を高密度高集積化するうえに極め
て有効である。
【図面の簡単な説明】
第１図は従来のスタックドキャパシタ形メモリセルを具
備するフォルデッド・ビット線方式のダイナミック型半
導体記憶装置の要部を示す模式平面図（ａ）及びそのＡ
−Ａ矢視断面図色）、第２図は同メモリセルの等価回路
図、第３図は本発明の一実施例における要部を示す模式
上面図（ａｌ及びそのＡ−Ａ矢視模式断面図Ｔｏ）、第
４図（ａｌ〜Ｔｈｌはその製造方法を示す模式１程断面
図で、第５図（ａ）〜（ｆｌは同周辺素子部の模式１程
断面図である。 図において、２１はｐ型シリコン基板、２２はフィール
ド酸化膜、２３は第１のｎ＋型拡散領域、２４は第２の
ｎ＋型拡散領域、２５はゲート酸化膜、２６ａ。 ２６ｂ　、　２６ｃ　、　２６ｄは第１の導電層即ち１
層目の多結晶シリコン層ＰＡよりなるワード線、２７は
第１の絶縁９ 膜、２８は第２の導電層即ち２層目の多結晶シリコン層
ＰＢよりなるキャパシタ電極、２９は同じ２層目の多結
晶シリコン層ＰＢよりなる島状導電層パターン、３０は
誘電体膜として機能する第３の絶縁膜、３１は第３の導
電層即ち第３の多結晶シリコン層ｐｃよりなるキャパシ
タの対向電極、３２は眉間絶縁膜、３３はコンタクト窓
、３４はビット線を示す。 １ ０ ％　３　図 （１，） 揮　４　図 ２愕

Claims (1)

    【特許請求の範囲】
  1. 複数のワード線、複数のビット線、及び該ワード線と該
    ビット線との交点に形成された１トランジスタ１キヤパ
    シタ形メモリセルを有し、該ワード線を第１の導電層に
    より構成し、該メモリセルのキャパシタを、該メモリセ
    ルのトランスファトランジスタにおける一方の拡散領域
    に接触し且つ該交点付近のワード線上に第１の絶縁膜を
    介して延在する第２の導電層と、該第２の導電層上に第
    ２の絶縁膜を介して延在する第３の導電層とにより構成
    し、該トランスファトランジスタにおける他方の拡散領
    域上に直に接し且つ該拡散領域付近のワード線上に第１
    の絶縁膜を介して延在する島状に形成した導電層を設け
    て、ビット線を該他方の拡散領域に該島状の導電層を介
    して抵抗性接続する第４の導電層により構成したことを
    特徴とする半導体記憶装置。
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