KR0139187B1 - 적층 캐패시터 셀을 갖는 반도체 메모리 - Google Patents

적층 캐패시터 셀을 갖는 반도체 메모리

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KR0139187B1
KR0139187B1 KR1019930017780A KR930017780A KR0139187B1 KR 0139187 B1 KR0139187 B1 KR 0139187B1 KR 1019930017780 A KR1019930017780 A KR 1019930017780A KR 930017780 A KR930017780 A KR 930017780A KR 0139187 B1 KR0139187 B1 KR 0139187B1
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다까호 다니가와
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세끼모또 다다히로
니뽄 덴끼 가부시끼 가이샤
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Abstract

내용없음

Description

적층 캐패시터 셀을 갖는 반도체 메모리
제 1 도는 종래 반도체 메모리의 메모리 셀의 단면도.
제 2 도는 본 발명의 제 1 실시예에 따른 반도체 메모리의 메모리 셀의 배치도.
제 3 도는 제 2 도의 선 X-X 을 따라 절단한 단면도.
제 4 도 내지 제 7 도는 각각 제 2 도에 도시된 반도체 메모리의 조립 공정을 나타내는 다이아램.
제 8 도는 본 발명의 제 2 실시에에 따른 반도체 메모리의 메모리 셀의 배치도.
제 9 도는 제 8 도의 선 X1-X1 을 따르는 단면도.
제 10 도는 제 8 도의 선 X2-X2 을 따르는 단면도.
*도면의 주요부분에 대한 부호의 설명*
1 : p 형 실리콘 기판, 2 : 필드 산화물,
4 : 게이트 전극, 6 : 제 1 층간절연막,
7 : 비트라인, 8 : 제 2 층간절연막,
9 : 제 1 배선, 10 : 제 3 층간절연막,
11 : 저장 전극, 12 : 유전체,
14 : 제 2 배선, 15 : 제 4 층간절연막
발명의 분야
본 발명은 반도체 메모리 특히, 각 메모리 셀이 적층 캐패시터 구조를 가지는 다이나믹 랜덤 엑세스 메모리(DRAM)에 관한 것이다.
관련 기술의 설명
최근, DRAM 의 반도체 칩상에 배치된 메모리 셀 수를 증가시키기 위하여, 각 메모리 셀의 점유 영역은 그 용량을 크게하도록 감축할 필요가 있다. 각 메모리 셀의 저장 캐패시터가 작다면 점유 영역은 감축되지만 캐패시터는 셀내의 저장 데이터 값을 정확하게 판독하기 위한 충분한 용량을 가져야 한다. 따라서 메모리 셀 영역을 증가시키지 않고 저장 용량을 크게 할 수 있는 기술로서 적층 캐패시터 구조가 발전 및 이용되어 왔다. 예를 들어 적층 캐패시터 메모리 셀을 가지는 종래의 DRAM 이 일본 특개소 2-86164 호에 설명되어 있다.
상기 종래의 DRAM 메모리 셀의 일예는 제 1 도에 나타나 있으며, 패턴된 필드 산화물(42)은 활성 소자 영역을 그 표면적상에 만들기 위해 p 형 실리콘 기판(41)의 표면에 형성된다. 활성 소자 영역에 있어서, 금속-산화물-반도체(MOS) 트랜지스터의 한 쌍의 소스/드레인 영역(45a, 45b)은 기판에 형성되며, 폴리실리콘게이트 전극(44)은 게이트 산화물(43)을 통하여 기판(41)에 형성된다. 한 쌍의 소스/드레인 영역(45a, 45b)은 각각 n형 확산 영역으로 구성된다.
게이트 전극(44)은 워드 라인(word line)의 한 부품으로서 작용한다.
필드 산화물(42)의 노출 표면, 게이트 전극(44) 및 기판(41)은 제 1 층간절연막(46)으로 커버된다. 활성 소자 영역에 대해 제 1 층간절연막(46)상에 형성되고 내화 금속-실리사이드로 제조된 비트 라인(47)중의 하나는 제 1 층간절연막(46)의 접촉 구멍을 통하여 접축 영역(56)에서 소스/드레인 영역(45a)과 접촉한다.
제 2 층간절연막(48)은 비트 라인(47)을 커버하는 제 1 층간절연막(46)상에 형성된다. 폴리실리콘 저장 전극(51)은 제 2 층간절연막(48)상에 형성된다. 저장전극(51)은 제 1 및 제 2 층간절연막(46, 48)을 관통하는 접촉 구멍을 통하여 접촉영역(57)에서 소스/드레인 영역(45b)과 접촉한다.
실리콘 이산화물(SiO2) 막과 실리콘 질화물(Si3N4) 막으로 구성된 유전체(52)는 전극(51)의 표면을 따라서 저장 전극(51)상에 형성되어 전극(51)의 전체 표면이 유전체(52)로 커버된다.
유전체(52)의 표면과 제 2 층간절연막(48)의 노출 표면은 폴리실리콘 대향 전극(53)으로 커버된다. 폴리실리콘 저항 전극(51) 대항전극 및 유전체(52)는 저장 캐패시티를 구성한다.
제 3 층간절연막(50)은 전극(53)의 전체 표면을 커버하기 위하여 캐패시터 대향 전극(53)상에 형성되며, 제 3 층간절연막(50)상에 알루미늄계 금속으로 만들어진 배선(49)이 형성된다. 배선(49)은 게이트 전극(44)과 함께 워드 라인의 일부품을 구성한다.
상술한 DRAM 메모리 셀에 있어서, 셀 영역을 감축하고 통상 작업에 대한 저장 캐패시터의 충분한 용량을 보장하기 위하여, 저장 전극(51)의 두께는 표면적을 확대하도록 증가할 필요가 있거나, 또는 탄탈 산화물(Ta2O5), 납 지르코네이트 티타네이트(PZT)등과 같은 큰 유전율(ε)을 갖는 물질이 유전체(52)로 이용되는 것이 필요하다.
그러나, 저장 전극(51)의 두께가 증가된다면 하기 문제점이 발생한다. 즉, 저장 캐패시터를 구비하는 메모리 셀 영역과 DRAM 의 주변 회로 영역간의 큰 레벨 차이가 발생하기 때문에 포토리도그래픽 및 에칭 기술에 의해 배선(49)을 형성하는 공정중에 그 최적 초점이 서로 매우 다르게 된다. 레벨 차이가 스텝핑 돌출 정렬기 또는 스텝퍼 그리고 상기 공정에 사용된 포토레지스트막의 소정 초점 여유 이상이면 패터닝후에 포토레지스트막의 형상 또는 배치가 나빠지며, 그 결과 배선(49)의 불연속 또는 단락이 용이하게 발생하게 된다.
또한, 금속 산화물이 유전체(52)로써 사용되면, 공정 온도는 금속 산화물과 저장 전극 재료 및/또는 저장 전극 재료의 산화물 사이의 화학 반응에 의한 금속 산화물의 유전적인 일정한 환원 반응을 방지하기 위해서 저장 캐패시터를 형성하기 위한 공정과 그 다음 고정 동안 600℃와 같은 주어진 온도에 또는 그 이하로 유지되어야 한다. 그러나, 종래 메모리 셀로 배선(49)의 형성을 용이하게 하기 위해서, BPSG(boron-doped phosphosilicate glass)로 만들어진 제 2 층간절연막(48)은 제 1 층간절연막(46)상에 침착되고 그런 후 그 열처리는 평탄화 작업동안 BPSG 막(48)을 역류하는 800 내지 900℃와 같은 고온에서 수행되어야 한다. 그러므로, 유전체(52)와 같은 금속산화물은 사용하는 것이 어렵다는 다른 문제가 있다.
발명의 요약
따라서, 본 발명의 목적은 메모리 셀 영역이 감소될 수 있는 적층 캐패시터셀을 갖는 반도체 메모리를 제공하는 것이다.
본 발명의 또 다른 목적은 단위 면적당 저장 캐패시터의 용량이 증가될 수 있는 적층 캐패시터 셀을 갖는 반도체 메모리를 제공하는 것이다.
본 발명의 제 1 특징에 따른 반도체 메모리는 MOS 선택 트랜지스터와 저장 캐패시터를 가지는 각 메모리 셀의 배열을 포함한다. MOS 선택 트랜지스터는 반도체 기판상에 형성되고 제 1층간절연막으로 커버된다. 비트 라인은 제 1 층간절연막상에 놓여지고, 비트 라인중 하나는 트랜지스터의 한쌍의 소스/드레인 영역중 하나와 접촉하게 된다. 비트 라인은 제 2 층간절연막으로 커버된다.
워드 라인중 하나의 일부로써 작용하는 제 1 밴선은 제 2 층간절연막상에 형성되고, 제 3 층간절연막은 배선으로 커버되면서 제 2 층간절연막사에 형성된다.
저장 캐패티서를 구성하는 제 1 캐패시터 전극은 제 3 층간절연막상에 형성되고, 제 1, 제 2 및 제 3 층간절연막을 관통하는 접촉 구멍을 통해 다른 쌍의 소스/드레인 영역과 접촉된다. 저장 캐패시터를 구성하는 캐패시터 유전체는 캐패시터 전극의 전체 표면을 커버하는 제 1 저장 전극상에 형성된다. 저장 캐패시터를 구성하는 제 2 캐패시터 전극은 유전체의 전체 표면을 커버하는 캐패시터 유전체상에 형성된다.
제 1 특징에 따른 반도체 메모리에서, 제 1 배선은 제 2 층간절연막상에 형성되고, 저장 캐패시터는 제 3 층간절연막을 통해 배선위에 형성되므로, 배선은 캐패시터위에 형성될 필요가 없으며, 그 결과 제 1 캐패시터 전극의 두께는 스텝핑돌출 정렬기 또는 스텝퍼와 배선을 형성하기 위한 공정에 사용된 포토레지스터 막의 소정 초 마진에 의해 제한되지 않는다. 그러므로, 보다 큰 유전율(유전체 상수)을 갖는 Ta205 와 같은 유전체는 캐패시터 유전체로서 사용되고, 저장 캐패시터의 용량 값은 종래의 것과 동일하게 만들어지며, 메모리 셀 영역은 감축될 수 있다. 다시 말하면, 단위 면적당 저장 캐패시터의 용량 값은 증가될 수 있다.
본 발명의 제 2 특징에 따른 반도체 메모리는 MOS 선택 트랜지스터와 저장 캐패시터를 각각 갖는 메모리 셀을 배열을 포함한다. 트랜지스터의 한 쌍의 소스/드레인 영역중 하나는 비트 라인중 하나에 전기적으로 연결되고 다른 하나는 저장 캐패시터의 제 1 전극에 전기적으로 연결된다. 제 2 전극과 제 1 및 2 전극 사이의 유전체는 제 1 전극상에 적층된다.
각 워드 라인의 일부로써 작용하는 제 1 배선중 하나는 제 1 층간절연막을 통해 비트 라인위에 형성되고, 저장 캐패시터는 제 2 층간절연막을 통해 제 1 배선 위에 놓여진다.
제 2 특징의 반도체 메모리에서, 제 1 특징의 것과 같은 동일한 효과를 얻을 수 있다.
제 1 및 2 특징의 반도체 메모리내에서, 칼럼 디코더의 선택 라인으로써 작용하는 제 2 배선은 제 1 배선과 캐패시터 저장 전극 사이에 제공될 수 있다.
적합하게, 저장 전극은 비정실 실리콘 또는 텅스텐으로 만들어진고, 캐패시터 유전체는 금속 산화물로 만들어진다.
양호한 실시예의 설명
본 발명의 양호한 실시예를 제 2 도 내지 제 10 도를 참조하여 하기에 설명한다.
(제 1 실시예)
제 2 도 및 제 3 도에 도시된 바와 같이, 본 발명의 제 1 실시예의 DRAM 이 P 형 실리콘 기판(1)상에 배열된 메모리 셀의 배열을 포함한다. 각각의 메모리 셀에서 패턴될 필드 산화물(2)이 그 표면적상에 활성 소자 영역을 만들기 위해 상기기판(1)의 표면상에 형성된다. 상기 활성 소자 영역에서 MOS 선택 트랜지스터의 한 쌍의 소스/드레인 영역(5a, 5b)이 상기 기판(1)내에 형성되고, 폴리실리콘 게이트 전극(4)이 게이트 산화물(3)을 통하여 상기 기판(1)상에 형성되어 있다. 상기 소스/드레인 영역(5a, 5b)은 각각 n형 확산 영역으로 만들어지고, 상기 게이트 전극(4)은 워드 라인의 일부로서 작용한다.
상기 필드 산화물(2) 노출된 표면 즉, 게이트 전극(4)과 기판(1)은 제 1 층간절연막(6)으로 커버된다. 상기 제 1 층간절연막(6)은 BPSG 또는 SiO2로 만들어진다. 상기 제 1 층간절연막(6)상에 형성되고 내화 금속 질화물로 만들어진 비트 라인(7)중 하나는 제 1 층간절연막(6)의 접촉 구멍을 통해 접촉 영역(16)의 소스/드레인 영역에 전기적으로 연결된다.
제 2 층간절연막(8)은 비트 라인(7)을 덮는 제 1 층간절연막(6)상에 형성된다. 제 2 층간절연막(8)상에는 알루미늄계 금속으로 만들어진 제 1 배선(9)이 상기 게이트 전극(4) 바로 위에 형성되어 있다. 상기 제 1 배선(9)은 상기 게이트 전극(4)과 함께 워드 라인의 일부를 구성한다.
제 3 층간절연막(10)은 제 1 배선(9)을 커버하는 제 2 층간절연막(8)상에 형성된다. 저장 캐패시터의 폴리실리콘 저장 전극(11)은 상기 소스/드레인 영역(5b) 바로 위의 제 층간절연막(10)상에 형성된다. 두께가 300 내지 3000㎚의 텅스텐 막 또는 비정실 실리콘으로 만들어진 저장 전극(11)은 접촉 영역(17)에서 제 1, 제 2 및 제 3 층간절연막(6, 8, 10)을 관통하는 접촉 구멍을 통해 소스/드레인 영역(5b)과 접촉한다.
상기 저장 캐패시터의 유전체(12)는 그 표면을 따라 상기 저장 전극(11)상에 형성되기 때문에 상기 전극(11)에 전체 표면은 유전체(12)로 커버된다. 상기 유전체(12)는 SiO2막으로 만들어질 수도 있지만, 실리콘 이산화물과 Si3N4막을 포함하는 2중 구조를 가질 수도 있다. 더욱이, 상기 유전체(12)는 실리콘 이산화물질과 실리콘 질화물 막을 포함하는 3중 구조를 가질 수도 있다.
상기 유전체 (12)는 유전율 값이 큰 Ta3O4, PZT 와 같은 금속 산화물 막으로 만들어지는 것이 양호하다.
상기 유전체(12)의 표면과 제 3 층간절연막(10)의 노출 표면은 상기 저장 캐패시티의 대항 전극(13)으로 커버된다. 제 2 도에 도시되어 있지 않은 상기 대항전극(13)은 텅스텐(W) 또는 티타늄 질화물(Ti-N)막과 같은 내화 금속막 또는 폴리 실리콘 막으로 만들어진다.
다음에, 상술되 DRAM의 제조 방법을 제 4 도 내지 제 8 도를 참조하여 하기에서 설명한다.
우선, 제 4도에서 상기 필드 산화물(2)은 상기 기판(1)의 표면상에 선택적으로 증착되어 각각의 메모리 셀내의 활성 소자 영역을 구성하며 그후, 상기 게이트 산화물(3)은 각각의 활성 소자 영역상에 형성된다.
다음, 제 5 도에 도시한 바와 같이, 게이트 전극(4)이 각각의 활성 소자 영역내의 게이트 산화물(3)상에 형성된다. n형 불순물 p형 기판(1)내에 선택적으로 도핑되어 소스/드레인 영역(5a,5b)의 쌍을 형성한다. 제 1 층간절연막(6)이 화학 증착(CVD) 기술 의해 상기 쌍의 소스/드레인 영역(5a,5b) 및 게이트 전극(4)을 피복하도록 기판(1)상에 증착되어 패턴된다.
제 6 도에 도시한 바와 같이 각각의 소스/드레인 영역(5a,5b) 바로 위쪽 위치에 각각의 비트 라인(7)용 접촉 구멍 및 각가의 저장 캐패시터용 접촉 구멍이 제 1 층간절연막(6)내에 형성된다. 텅스텐 실리사이드 층이 스퍼터링 기법에 의해 제 1 층간절연막(6)상에 증착되고 에칭 기법에 의해 패턴되어 비트 라인(7)을 형성한다.
BPSG 막으로 제조되거나 BPSG 와 SiO2막으로 제조된 제 2 층간절연막(8)이 제 1 층간절연막(6)상에 증착되며, 이 결과 비트 라인(7)이 절연막(8)으로 피복된다. 그후, BPSG 막은 그 평탄화를 위해 800 내지 900℃ 의 고온에서의 열처리에 의해 역류된다.
다음, 제 7 도에 도시한 바와 같이, Al-Si-Cu 또는 Al-Cu 막과 같은 알루미늄계 금속 막이 스퍼터링 기법에 의해 제 2 층간절연막(8)상에 증착되며 에칭 기법에 의해 패턴되어 제 1 배선(9)을 형성한다.
상기 제 1 배선(9)을 피복하여 제 3 층간절연막(10)을 형성하도록 SiO2막이 플라즈마 CVD 기술에 의해 400℃ 또는 그 이하의 온도에서 제 2 층간절연막(8)상에 증착된다. 그런 다음, 제 8 도에 도시한 바와 같이, 접촉 영역(17)에서 소스/드레인 영역(5b)과 저장 전극(11)을 각각 접촉시키기 위해 절연막(6, 8, 10)을 관통하도록 접촉 구멍이 제 1, 제 2 및 제 3 층간절연막(6, 8, 10)상에 형성된다.
다음, 제 3 층간절연막(10)상에 400℃의 온도 또는 그 이하의 온도에서 각각 비결정성 실리콘을 CVD 기술로 증착하거나 또는 텅스텐(W) 막을 저압 CVD 기법으로 증착하고, 각각의 저장 전극(11)상에 유전체(12)를 형성하기 위해 에칭 기법으로 패턴된다.
저장 캐패시터의 유전체(12)와 같이, 저온에서의 플라즈마 CVD 기술에 의해 증착되는 Si3N4막, CVD 또는 스퍼터링 기술에 의해 증착되는 Ta2O5막, 또는 스퍼터링이나 솔-겔 기술에 의해 증착되는 PZT 막이 채용될 수도 있다.
Ti-N, W 등과 같은 내화 금속막은 LPCVD 기술로 제 3 층간절연막(10)상에 증착하여 유전체(12)를 피복하고, 셀 플레이트(cell plates)라고 불리는 대향 전극(13)을 형성시키기 위해 에칭 기술로 패턴된다. 따라서, 제 2 도 및 제 3 도에 도시한 제 1 실시예의 DRAM 메모리 셀 배열이 완성된다.
상술된 DRAM 메모리 셀에 있어서, 저장 전극(11), 유전체(12), 및 대향 전극(13)으로 구성된 저장 캐패시터가 접촉 구멍내의 부분을 제외하고는 제 3 층간절연막(10)상에 구비되기 때문에, 제 1 배선(9)은 제 1 도의 종래 DRAM 에서와 같이 저장 캐패시터에 걸쳐서 형성할 필요가 없다. 따라서, 저장 전극(11)의 두께가 0.3 내지 3㎛ 등과 같이 더 두껍게 형성 될 수 있으며, 그 결과 셀 영역이 감소되더라도 메모리 셀에 저장된 데이터 값을 정확하게 판독하기 위한 충분한 용량이 얻어질 수 있다.
또한, 저장 캐패시터를 형성하는 공정 이후에는, 알루미늄계 금속 배선이 통상 형성되는 400℃ 이상의 열처리가 필요없기 때문에 고온 열처리를 견딜 수 없는 Ta2O3등과 같은 큰 유전율을 갖는 어떠한 금속 산화물이라도 유전체(12)로서 사용될 수 있다. 그 결과, 단위 면적당 저장 캐패시터의 용량값은 Si3N4유전체막을 사용했을 때 보다 크게 얻을 수 있다. 만일 저장 캐패시터의 용량값이 통상의 용량값과 동일하게 된다면 메모리 셀 영역이 감소하는 것을 의미한다. 그러므로 DRAM 의 밀도를 높게 할 수 있다.
예를 들면, 64 메가비트 DRAM 에서, 저장 캐패시터의 점유 면적은 약 0.5 ×1.4㎛2으로 된다. 또한, 캐패시터의 높이가 1㎛ 일 때와 산화막에 대한 유효두께(산화막 환산막 두께 : teff)가 5㎚ 인 실리콘 질화물계(SiNx)막이 유전체로 사용될 때, 저장 캐패시터의 용량값은 39fF 으로 된다. 한편, 산화막에 대한 유효두께(teff)가 3㎚ 인 Ta2O3막이 유전체로 사용될 때, 저장 캐패시터의 용량값은 65fF 로 된다. 어는 경우에도 메모리 셀의 정보(저장 데이터 값)를 정확히 판독하기 위한 충분한 정전용량값이 얻어 진다. 산화막 환산막 두께(teff) 가 3㎚ 인 Ta2O5막의 절연막은 산화막 환산막 두께(teff)가 5 ㎚ 인 실리콘 절화물계 절연막과 동일한 절연체 두께와 누설 전류 특성을 나타낸다.
Ta2O5막을 사용하면, 용량값은 Si3N4막 보다 훨씬 많은 1.6 배이며 캐패시터 영역은 5/8 이다.
(제 2 실시예)
제 8 도, 제 9 도 및 제 10 도는 본 발명의 제 2 실시예를 나타낸다. 제 2 실시예의 메모리 셀은 제 2 배선(14)이 칼럼 디코더의 선택 라인으로 작용하는 알루미늄계 금속으로 만들어지고, 제 4 층간절연막(15)이 제공되는 제 1 실시예의 것과 같은 형상을 가진다. 제 1 실시예에서 사용된 것에 대응하는 참조 번호가 대응소자에 첨부되었다.
제 2 배선(14)은 제 3 층간절연막(10)에 형성되고, 제 4 층간절연막(15)은 제 2 배선(14)을 피복하기 위해 제 3 층간절연막(10)상에 형성된다. 저장 전극 (11)은 제 4 층간절연막(15)상에 형성되고, 제 1, 제 2, 제 3 및 제 4 층간절연막(6, 8, 10, 15)을 관통하는 접촉 구멍을 통해서 접촉 영역(17)에서 소스/드레인 영역(5b)과 접촉된다.
제 2 실시예의 DRAM 은 제 4 층간절연막(15)과 제 2 배선(14)을 형성하기 위한 과정을 제외하고는 상기 제 1 실시예와 거의 같은 방법으로 제조될 수 있다. 즉, 제 4 층간절연막(15)이 제 2 배선(14)을 피복하기 위해 제 3 층간절연막(10)상에 형성된 후에, 제 1, 제 2, 제 3, 제 4 층간절연막(6, 8, 10, 15) 을 관통하는 접촉 구멍이 형성되고, 그후 저장 전극(11), 유전체(12) 및 대향 전극(13)은 이 순서로 형성된다.
제 2 실시예에서, 제 1 실시예에서와 같은 효과를 얻을 수 있다. 부가해서, 칩 영역 감소의 장점과 억세스 시간의 신속은 차등 레벨이 제공된 제 1 및 제 2 배선으로 인해 얻을 수 있다.

Claims (8)

  1. 메모리 셀에 각각 전기적으로 연결되는 비트 라인(7)과 워드 라인(9) 및, 메모리 셀의 베열을 구비하고, 상기 각 메모리 셀은 반도체 기판(1)의 표면에 형성된 한 쌍의 소스/드레인 영역(5a, 5b)과, 상기 기판의 표면상에 형성되고 상기 워드 라인이 일부로써 작용하는 게이트 절연막상(3)과 상기 게이트 절연막상에 형성된 게이트 전극(4)을 갖는 MOS 선택 트랜지스터와; 상기 선택 트랜지스터를 피복(커버)하기 위해 기판의 표면상에 형성된 제 1 층간절연막(6)과; 상기 비트 라인을 피복하기 위해 상기 제 1 층간절연막상에 형성된 제 2 층간절연막(8)과; 상기 워드 라인의 일부로써 작용하는 제 1 배선(9)과; 제 1 캐패시터 전극(11)과, 제 2 캐패시터 전극(13) 및, 제 1 및 제 2 캐패시터 전극에 의해 샌드위치되는 유전체(12)를 갖는 저장 캐패시터를 포함하며, 상기 비트 라인은 제 1 층간절연막에 배치되고, 상기 비트 라인중 하나는 상기 제 1 층간절연막의 접촉 구멍을 통하여 상기 쌍의 소스/드레인 영역중 하나와 접촉하는 반도체 메모리에 있어서, 상기 제 1 배선을 피복하기 위해 상기 제 2 층간절연막 막상에 형성된 제 3 층간절연막(10)을 구비하고, 상기 저장 캐패시터는 상기 제 3 층간절연막상에 형성되며, 상기 제 1 캐패시터 전극은 제 1, 제 2 및 제 3 중간절연막을 관통하는 접촉구멍을 통하여 상기 쌍의 소스/드레인 영역의 다른 것과 접촉하는 것을 특징으로 하는 반도체 메모리.
  2. 제 1 항에 있어서, 상기 각 메모리 셀은 상기 제 1 배선과 상기 캐패시터 저장 전극 사이에서 칼럼 디코더의 선택 라인으로써 작용하는 제 2 배선을 추가로 포함하는 것을 특징으로 하는 반도체 메모리.
  3. 제 1 항에 있어서, 상기 각 메모리 셀의 저자 전극은 비정실 실리콘 또는 텅스텐으로 만들어진 것을 특징으로 하는 반도체 메모리.
  4. 제 1 항에 있어서, 상기 각 메모리 셀의 저장 캐패시터의 상기 유전체는 금속 산화물로 만들어진 것을 특징으로 하는 반도체 메모리.
  5. MOS 선택 트랜지스터와, 저장 캐패시터를 구비하는 각 메모리의 셀의 배열을 포함하고, 상기 MOS 선택 트랜지스터는 한 쌍의 소스/드레인 영역(5a,5b)과 게이트 전극(4)을 갖고, 상기 쌍의 소스/드레인 영역중 하나는 비트 라인(7)중 하나에 전기적으로 연결되고, 상기 게이트 전극은 워드 라인(9)중 하나에 전기적으로 연결되며, 상기 저장 캐패시터는 제 1 전극(11)과, 제 2 전극(13) 및, 상기 제 1 및 제 2 전극에 의해 샌드위치된 유전체(13)를 갖고, 상기 쌍의 소스/드레인 영역중 다른 하나는 상기 저장 캐패시터의 제 1 전극에 전기적으로 연결되는 반도체 메모리에 있어서, 상기 워드 라인의 일부로써 작용하고 제 1 또는 제 1 층간절연막(6 또는 8)을 통해서 상기 비트 라인상에 형성된 제 1 배선(9)을 포함하며, 상기 저장캐패시터는 상기 제 1 층간절연막상에 배치된 제 2 층간절연막을 통하여 상기 제 1 배선을 배치된 것을 특징으로 하는 반도체 메모리.
  6. 제 5 항에 있어서, 상기 각 메모리 셀은 상기 제 1 배선과 상기 캐패시터 저장 전극 사이에서 칼럼 디코더의 선택 라인으로써 작용하는 제 2 배선을 추가로 포함하는 것을 특징으로 하는 반도체 메모리.
  7. 제 5 항에 있어서, 상기 각 메모리 셀의 저장 전극은 비정질 실리콘 또는 텅스텐으로 만들어진 것을 특징으로 하는 반도체 메모리.
  8. 제 5 항에 있어서, 상기 각 메모리 셀의 저장 캐패시터의 상기 유전체는 금속 산화물로 만들어진 것을 특징으로 하는 반도체 메모리.
KR1019930017780A 1992-09-07 1993-09-06 적층 캐패시터 셀을 갖는 반도체 메모리 KR0139187B1 (ko)

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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5686748A (en) * 1995-02-27 1997-11-11 Micron Technology, Inc. Dielectric material and process to create same
US5663088A (en) * 1995-05-19 1997-09-02 Micron Technology, Inc. Method of forming a Ta2 O5 dielectric layer with amorphous diffusion barrier layer and method of forming a capacitor having a Ta2 O5 dielectric layer and amorphous diffusion barrier layer
JPH0974174A (ja) * 1995-09-01 1997-03-18 Texas Instr Japan Ltd 半導体装置及びその製造方法
DE19536528A1 (de) * 1995-09-29 1997-04-03 Siemens Ag Integrierbarer Kondensator und Verfahren zu seiner Herstellung
US5571746A (en) * 1995-10-19 1996-11-05 Chartered Semiconductor Manufacturing Pte Ltd. Method of forming a back end capacitor with high unit capacitance
US5708559A (en) * 1995-10-27 1998-01-13 International Business Machines Corporation Precision analog metal-metal capacitor
KR100218295B1 (ko) * 1995-12-30 1999-09-01 구본준 반도체 메모리셀 제조방법
JPH10135425A (ja) 1996-11-05 1998-05-22 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3033564B2 (ja) * 1997-10-02 2000-04-17 セイコーエプソン株式会社 半導体装置の製造方法
TW402809B (en) * 1997-10-18 2000-08-21 United Microelectronics Corp The manufacture method of electrical charge storage structure
JP3528665B2 (ja) 1998-10-20 2004-05-17 セイコーエプソン株式会社 半導体装置の製造方法
US6462371B1 (en) * 1998-11-24 2002-10-08 Micron Technology Inc. Films doped with carbon for use in integrated circuit technology
KR100313506B1 (ko) * 1999-03-16 2001-11-07 김영환 고유전막을 이용한 반도체 소자의 커패시터 및 그 제조방법
DE10010821A1 (de) 2000-02-29 2001-09-13 Infineon Technologies Ag Verfahren zur Erhöhung der Kapazität in einem Speichergraben und Grabenkondensator mit erhöhter Kapazität
US6452251B1 (en) 2000-03-31 2002-09-17 International Business Machines Corporation Damascene metal capacitor
US6794694B2 (en) * 2000-12-21 2004-09-21 Agere Systems Inc. Inter-wiring-layer capacitors
US6620675B2 (en) * 2001-09-26 2003-09-16 International Business Machines Corporation Increased capacitance trench capacitor
JP4342833B2 (ja) * 2003-05-16 2009-10-14 Ｎｅｃエレクトロニクス株式会社 容量セルと半導体装置及びその製造方法
US20050035429A1 (en) * 2003-08-15 2005-02-17 Yeh Chih Chieh Programmable eraseless memory
US7132350B2 (en) 2003-07-21 2006-11-07 Macronix International Co., Ltd. Method for manufacturing a programmable eraseless memory
US7180123B2 (en) * 2003-07-21 2007-02-20 Macronix International Co., Ltd. Method for programming programmable eraseless memory
DE102004024659B4 (de) 2004-05-18 2014-10-02 Infineon Technologies Ag Halbleiterbauteil

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0286164A (ja) * 1988-09-22 1990-03-27 Hitachi Ltd 半導体記憶装置
JP2818964B2 (ja) * 1990-03-30 1998-10-30 三菱電機株式会社 積層構造の電荷蓄積部を有する半導体記憶装置の製造方法

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