JP2685374B2 - ダイナミックランダムアクセスメモリ - Google Patents
ダイナミックランダムアクセスメモリInfo
- Publication number
- JP2685374B2 JP2685374B2 JP3159041A JP15904191A JP2685374B2 JP 2685374 B2 JP2685374 B2 JP 2685374B2 JP 3159041 A JP3159041 A JP 3159041A JP 15904191 A JP15904191 A JP 15904191A JP 2685374 B2 JP2685374 B2 JP 2685374B2
- Authority
- JP
- Japan
- Prior art keywords
- dynamic random
- random access
- access memory
- memory cell
- dram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、ダイナミックランダ
ムアクセスメモリ（ＤＲＡＭ）に関する。さらに詳しく
は、強誘電体膜を有するキャパシタ素子を用いたＤＲＡ
Ｍのレイアウト構成に関する。
ムアクセスメモリ（ＤＲＡＭ）に関する。さらに詳しく
は、強誘電体膜を有するキャパシタ素子を用いたＤＲＡ
Ｍのレイアウト構成に関する。
【０００２】
【従来の技術】従来から、一つのトランジスタ素子と一
つのキャパシタ素子とを組合わせたメモリセルからなる
ＤＲＡＭが高集積度の半導体記憶素子として用いられて
いる。そしてかかる従来のＤＲＡＭにおいて適用される
キャパシタ素子としては、そのキャパシタとしてＳｉＯ
2 やＳｉＮ等の絶縁膜を用いたものが主流であった。
つのキャパシタ素子とを組合わせたメモリセルからなる
ＤＲＡＭが高集積度の半導体記憶素子として用いられて
いる。そしてかかる従来のＤＲＡＭにおいて適用される
キャパシタ素子としては、そのキャパシタとしてＳｉＯ
2 やＳｉＮ等の絶縁膜を用いたものが主流であった。
【０００３】しかしながら、これらの絶縁膜はそれ自体
の比誘電率（ε）が比較的低いため（ＳｉＯ2 ＝３．
９、ＳｉＮ＝７．８）、更なる高集積化、例えば６４Ｍ
ｂｉｔレベルの集積化を意図する場合、制限されたセル
サイズ内で膜厚を５０Å程度迄著しく減少させる必要が
あり、現在の膜形成技術ではかかる薄膜を信頼性良く形
成することが困難である。
の比誘電率（ε）が比較的低いため（ＳｉＯ2 ＝３．
９、ＳｉＮ＝７．８）、更なる高集積化、例えば６４Ｍ
ｂｉｔレベルの集積化を意図する場合、制限されたセル
サイズ内で膜厚を５０Å程度迄著しく減少させる必要が
あり、現在の膜形成技術ではかかる薄膜を信頼性良く形
成することが困難である。
【０００４】そこで、最近、上記絶縁膜の代わりに、Ｐ
ＺＴ，ＰＬＺＴ等のいわゆる強誘電体膜をキャパシタと
して用いたキャパシタ素子を組合わせたＤＲＡＭが注目
を集めている。このようなＤＲＡＭにおいては、強誘電
体膜が高い誘電率（ε＝５００〜１０００程度）を有し
ているため、キャパシタ形成面積を減少できると共に膜
厚の制限も軽減される。
ＺＴ，ＰＬＺＴ等のいわゆる強誘電体膜をキャパシタと
して用いたキャパシタ素子を組合わせたＤＲＡＭが注目
を集めている。このようなＤＲＡＭにおいては、強誘電
体膜が高い誘電率（ε＝５００〜１０００程度）を有し
ているため、キャパシタ形成面積を減少できると共に膜
厚の制限も軽減される。
【０００５】そして、かかる従来の強誘電型ＤＲＡＭと
して具体的に図５に示されるような折り返しビット方式
のレイアウトのものが提案されている。図中、１はビッ
トコンタクト形成部、２はキャパシタ素子の形成領域、
ことにキャパシタ電極のパターンを示し、３はワードラ
イン、４は活性領域、Ｇはゲートを各々示す。このよう
に従来の強誘電型ＤＲＡＭは、ビットコンタクト形成部
１の左右に各々トランジスタ素子を介して強誘電型キャ
パシタ素子を形成した一対のＤＲＡＭセルを配置したＤ
ＲＡＭセル単位ＡをＸ−Ｙ方向に多数配列構成したレイ
アウトからなっていた。
して具体的に図５に示されるような折り返しビット方式
のレイアウトのものが提案されている。図中、１はビッ
トコンタクト形成部、２はキャパシタ素子の形成領域、
ことにキャパシタ電極のパターンを示し、３はワードラ
イン、４は活性領域、Ｇはゲートを各々示す。このよう
に従来の強誘電型ＤＲＡＭは、ビットコンタクト形成部
１の左右に各々トランジスタ素子を介して強誘電型キャ
パシタ素子を形成した一対のＤＲＡＭセルを配置したＤ
ＲＡＭセル単位ＡをＸ−Ｙ方向に多数配列構成したレイ
アウトからなっていた。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の強誘電型ＤＲＡＭのレイアウトにおいては、図５の
ごとき横方向に並ぶＤＲＡＭセル単位間に一定の距離
（ａ）が保たれており、さらなる高集積化の面での問題
点を有していた。この発明はかかる状況下なされたもの
であり、ことにより高集積化可能な強誘電型ＤＲＡＭの
レイアウトを提供しようとするものである。
来の強誘電型ＤＲＡＭのレイアウトにおいては、図５の
ごとき横方向に並ぶＤＲＡＭセル単位間に一定の距離
（ａ）が保たれており、さらなる高集積化の面での問題
点を有していた。この発明はかかる状況下なされたもの
であり、ことにより高集積化可能な強誘電型ＤＲＡＭの
レイアウトを提供しようとするものである。
【０００７】かくして、この発明によれば、ビットコン
タクト形成部に対して左右対称に各々このビットコンタ
クト形成部に接続される１つのトランジスタ素子を介し
てスタック型キャパシタ素子を接続した一対の第１ダイ
ナミックランダムアクセスメモリセル及び第２ダイナミ
ックランダムアクアセスメモリセルを配置してなるダイ
ナミックランダムアクセスメモリセル単位が、Ｘ−Ｙ方
向に多数配列構成されてなり、各ダイナミックランダム
アクセスメモリセル単位が、第１ダイナミックランダム
アクセスメモリセルのワード線がＹ方向に隣接する一方
側の第１ダイナミックランダムアクセスメモリセルのワ
ード線を兼ねるとともに、Ｙ方向に隣接する他方側のダ
イナミックランダムアクセスメモリセル単位間に位置
し、且つ、第２ダイナミックランダムアクセスメモリセ
ルのワード線がＹ方向に隣接する一方側のダイナミック
ランダムアクセスメモリセル単位間に位置するととも
に、Ｙ方向に隣接する他方側の第１ダイナミックランダ
ムアクセスメモリセルのワード線を兼ねるように配列さ
れて、上記各ダイナミックランダムアクセスメモリセル
単位が、Ｙ方向に隣接するダイナミックランダムアクセ
スメモリセル単位に対してその幅の略１／３ずつＸ方向
にずれるように配列されていることを特徴とするダイナ
ミックランダムアクセスメモリが提供される。
タクト形成部に対して左右対称に各々このビットコンタ
クト形成部に接続される１つのトランジスタ素子を介し
てスタック型キャパシタ素子を接続した一対の第１ダイ
ナミックランダムアクセスメモリセル及び第２ダイナミ
ックランダムアクアセスメモリセルを配置してなるダイ
ナミックランダムアクセスメモリセル単位が、Ｘ−Ｙ方
向に多数配列構成されてなり、各ダイナミックランダム
アクセスメモリセル単位が、第１ダイナミックランダム
アクセスメモリセルのワード線がＹ方向に隣接する一方
側の第１ダイナミックランダムアクセスメモリセルのワ
ード線を兼ねるとともに、Ｙ方向に隣接する他方側のダ
イナミックランダムアクセスメモリセル単位間に位置
し、且つ、第２ダイナミックランダムアクセスメモリセ
ルのワード線がＹ方向に隣接する一方側のダイナミック
ランダムアクセスメモリセル単位間に位置するととも
に、Ｙ方向に隣接する他方側の第１ダイナミックランダ
ムアクセスメモリセルのワード線を兼ねるように配列さ
れて、上記各ダイナミックランダムアクセスメモリセル
単位が、Ｙ方向に隣接するダイナミックランダムアクセ
スメモリセル単位に対してその幅の略１／３ずつＸ方向
にずれるように配列されていることを特徴とするダイナ
ミックランダムアクセスメモリが提供される。
【０００８】この発明は前記目的を達成すべく、Ｘ−Ｙ
方向に配列したＤＲＡＭセル単位のＹ方向への配列を、
上記特定の変位配置により行うことにより、三周期で繰
返し配列される高集積化レイアウトを可能にしたもので
ある。
方向に配列したＤＲＡＭセル単位のＹ方向への配列を、
上記特定の変位配置により行うことにより、三周期で繰
返し配列される高集積化レイアウトを可能にしたもので
ある。
【０００９】
【作用】この発明のレイアウトによれば、Ｙ方向に隣接
するＤＲＡＭセル単位がその幅の略１／３ずつＸ方向に
ずれるようにして、ＤＲＡＭセル全体がＸ−Ｙ配列され
るため、各ＤＲＡＭセル単位間の幅が従来に比して著し
く短縮化され、更なる高集積化が実現できる。そして、
１／３ずつのずれであるので、各ＤＲＡＭセル単位のト
ランジスタ素子のゲートを構成するワードラインの本数
は、増加するが、特に製造上の困難性が生じることもな
い。
するＤＲＡＭセル単位がその幅の略１／３ずつＸ方向に
ずれるようにして、ＤＲＡＭセル全体がＸ−Ｙ配列され
るため、各ＤＲＡＭセル単位間の幅が従来に比して著し
く短縮化され、更なる高集積化が実現できる。そして、
１／３ずつのずれであるので、各ＤＲＡＭセル単位のト
ランジスタ素子のゲートを構成するワードラインの本数
は、増加するが、特に製造上の困難性が生じることもな
い。
【００１０】
【実施例】図１にこの発明の一実施例のＤＲＡＭの構成
を示し、図２にＤＲＡＭセル単位の等価回路図を示し
た。図１（イ）は、部分レイアウト図、（ロ）は（イ）
のＢ−Ｂ’線断面図、（ハ）はＡ−Ａ’線断面図であ
る。これらの図に示すごとく、この発明のＤＲＡＭは、
ビットライン１４に接続されるビットコンタクト形成部
１の左右に、各々トランジスタ素子Ｔｒを介して強誘電
体型キャパシタ素子Ｃを接続構成した一対のＤＲＡＭセ
ルＩ, IIを配置してなるＤＲＡＭセル単位Ａ１，Ａ２，
……ＡｎをＸ−Ｙ方向に多数配列構成してなる。
を示し、図２にＤＲＡＭセル単位の等価回路図を示し
た。図１（イ）は、部分レイアウト図、（ロ）は（イ）
のＢ−Ｂ’線断面図、（ハ）はＡ−Ａ’線断面図であ
る。これらの図に示すごとく、この発明のＤＲＡＭは、
ビットライン１４に接続されるビットコンタクト形成部
１の左右に、各々トランジスタ素子Ｔｒを介して強誘電
体型キャパシタ素子Ｃを接続構成した一対のＤＲＡＭセ
ルＩ, IIを配置してなるＤＲＡＭセル単位Ａ１，Ａ２，
……ＡｎをＸ−Ｙ方向に多数配列構成してなる。
【００１１】ここで、トランジスタの素子Ｔｒは各々、
ゲートポリシリコン７を構成するワードライン３，３に
よって制御可能に構成されており、このゲートポリシリ
コン７は、ＳｉＯ2 等の絶縁性の保護膜８で保護されて
なる。キャパシタ素子Ｃは、ポリシリコン膜又は白金膜
からなる下部電極１０と、強誘電体膜としてのＰＺＴ膜
１１（厚み１０００〜３０００Å）と、白金膜（厚み２
０００〜３０００Å）からなる上部電極１２によって積
層構成されてなり、各々活性領域４を介してトランジス
タ素子Ｔｒに接続されている。なお、図中、９はポリシ
リコンからなるビットラインコンタクトパッド、２はキ
ャパシタ素子の形成領域、５はシリコン基板、６は素子
分離領域、１３は層間絶縁膜、１４はビットラインを各
々示すものであり、Ｇはゲートを示す。
ゲートポリシリコン７を構成するワードライン３，３に
よって制御可能に構成されており、このゲートポリシリ
コン７は、ＳｉＯ2 等の絶縁性の保護膜８で保護されて
なる。キャパシタ素子Ｃは、ポリシリコン膜又は白金膜
からなる下部電極１０と、強誘電体膜としてのＰＺＴ膜
１１（厚み１０００〜３０００Å）と、白金膜（厚み２
０００〜３０００Å）からなる上部電極１２によって積
層構成されてなり、各々活性領域４を介してトランジス
タ素子Ｔｒに接続されている。なお、図中、９はポリシ
リコンからなるビットラインコンタクトパッド、２はキ
ャパシタ素子の形成領域、５はシリコン基板、６は素子
分離領域、１３は層間絶縁膜、１４はビットラインを各
々示すものであり、Ｇはゲートを示す。
【００１２】そして、上記ＤＲＡＭセル単位Ａ１，Ａ２
……は、図１（イ）に示されるように、各キャパシタ形
成領域２が、Ｙ方向（図面の縦方向）に隣接するＤＲＡ
Ｍセル単位のキャパシタ形成領域２，２の間に隣接位置
するように変位配置されてなる。かかるＤＲＡＭは、例
えば、図３のようにして作製することができる。
……は、図１（イ）に示されるように、各キャパシタ形
成領域２が、Ｙ方向（図面の縦方向）に隣接するＤＲＡ
Ｍセル単位のキャパシタ形成領域２，２の間に隣接位置
するように変位配置されてなる。かかるＤＲＡＭは、例
えば、図３のようにして作製することができる。
【００１３】まず、図３（イ）に示されるように、シリ
コン基板５上にフィールド酸化膜からなる素子分離領域
６を形成して素子形成領域を確保した後、この領域上に
３５００〜４０００Å厚のゲートポリシリコン７を形成
し、ＣＶＤ法でＳｉＯ2 の堆積及びエッチバックを行っ
て保護膜８を形成し、イオン注入を行ってＮ型の不純物
拡散領域を形成する。
コン基板５上にフィールド酸化膜からなる素子分離領域
６を形成して素子形成領域を確保した後、この領域上に
３５００〜４０００Å厚のゲートポリシリコン７を形成
し、ＣＶＤ法でＳｉＯ2 の堆積及びエッチバックを行っ
て保護膜８を形成し、イオン注入を行ってＮ型の不純物
拡散領域を形成する。
【００１４】次いでポリシリコンを堆積しパターニング
することにより、各々のキャパシタ素子の下部電極１０
及びビットラインコンタクトパッド９を形成する。（図
３（ロ））。次に、下部電極１０上にＰＺＴ膜１１をＣ
ＶＤ法又はスパッタリング法で形成し、さらに白金を蒸
着、パターニングして上部電極１２を形成する（図３
（ハ））。
することにより、各々のキャパシタ素子の下部電極１０
及びビットラインコンタクトパッド９を形成する。（図
３（ロ））。次に、下部電極１０上にＰＺＴ膜１１をＣ
ＶＤ法又はスパッタリング法で形成し、さらに白金を蒸
着、パターニングして上部電極１２を形成する（図３
（ハ））。
【００１５】この後、図３（ニ）に示すごとく、全体を
層間絶縁膜（６０００〜８０００Å厚）１３で被覆して
平坦化処理した後、ビットコンタクト形成部（孔）１を
穿設した。次いでＡｌ又はＡｌ−Ｓｉ（４０００〜５０
００Å厚）を堆積しパターニングしてメタル配線層（ビ
ットライン）を形成することにより、図１に示すごとき
この発明のＤＲＡＭを得た。
層間絶縁膜（６０００〜８０００Å厚）１３で被覆して
平坦化処理した後、ビットコンタクト形成部（孔）１を
穿設した。次いでＡｌ又はＡｌ−Ｓｉ（４０００〜５０
００Å厚）を堆積しパターニングしてメタル配線層（ビ
ットライン）を形成することにより、図１に示すごとき
この発明のＤＲＡＭを得た。
【００１６】このようにして、実際に形成されたＤＲＡ
Ｍのレイアウト図を図４に示した。図中、幅ａは１μｍ
であり、各ＤＲＡＭセルのサイズは０．２５μｍ
2 （０．５μｍルール）である。このようにこの発明の
ＤＲＡＭによれば、特定の変位配置によりＹ方向に３周
期の配列がなされており、各ＤＲＡＭセル単位のＸ方向
の間の幅が従来に比して著しく短縮化され高集積化され
たものであった。
Ｍのレイアウト図を図４に示した。図中、幅ａは１μｍ
であり、各ＤＲＡＭセルのサイズは０．２５μｍ
2 （０．５μｍルール）である。このようにこの発明の
ＤＲＡＭによれば、特定の変位配置によりＹ方向に３周
期の配列がなされており、各ＤＲＡＭセル単位のＸ方向
の間の幅が従来に比して著しく短縮化され高集積化され
たものであった。
【００１７】
【発明の効果】この発明によれば、ＤＲＡＭセルの特定
の変位配置により、従来に比してより高集積化された強
誘電体型ＤＲＡＭを提供することが可能となる。
の変位配置により、従来に比してより高集積化された強
誘電体型ＤＲＡＭを提供することが可能となる。
【図１】この発明の一実施例のＤＲＡＭを示すものであ
る。
る。
【図２】図１のＤＲＡＭセル単位の等価回路図である。
【図３】図１のＤＲＡＭの製造工程図である。
【図４】この発明の一実施例のＤＲＡＭのレイアウト図
である。
である。
【図５】従来の強誘電型ＤＲＡＭのレイアウト図であ
る。
る。
１ ビットコンタクト形成部 ２ キャパシタ素子形成領域 ３ ワードライン ４ 活性領域 ５ シリコン基板 ６ 素子分離領域 ７ ゲートポリシリコン ８ 保護膜 ９ ビットラインコンタクトパッド １０ 下部電極 １１ ＰＺＴ膜 １２ 上部電極 １３ 層間絶縁膜 １４ ビットライン Ｇ ゲート Ａ１，Ａ２ ＤＲＡＭセル単位
Claims (1)
- 【請求項１】 ビットコンタクト形成部に対して左右対
称に各々このビットコンタクト形成部に接続される１つ
のトランジスタ素子を介してスタック型キャパシタ素子
を接続した一対の第１ダイナミックランダムアクセスメ
モリセル及び第２ダイナミックランダムアクアセスメモ
リセルを配置してなるダイナミックランダムアクセスメ
モリセル単位が、Ｘ−Ｙ方向に多数配列構成されてな
り、各ダイナミックランダムアクセスメモリセル単位が、第
１ダイナミックランダムアクセスメモリセルのワード線
がＹ方向に隣接する一方側の第１ダイナミックランダム
アクセスメモリセルのワード線を兼ねるとともに、Ｙ方
向に隣接する他方側のダイナミックランダムアクセスメ
モリセル単位間に位置し、且つ、第２ダイナミックラン
ダムアクセスメモリセルのワード線がＹ方向に隣接する
一方側のダイナミックランダムアクセスメモリセル単位
間に位置するとともに、Ｙ方向に隣接する他方側の第１
ダイナミックランダムアクセスメモリセルのワード線を
兼ねるように配列されて、 上記各ダイナミックランダムアクセスメモリセル単位
が、Ｙ方向に隣接するダイナミックランダムアクセスメ
モリセル単位に対してその幅の略１／３ずつＸ方向にず
れるように配列されていることを特徴とするダイナミッ
クランダムアクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3159041A JP2685374B2 (ja) | 1991-06-28 | 1991-06-28 | ダイナミックランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3159041A JP2685374B2 (ja) | 1991-06-28 | 1991-06-28 | ダイナミックランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0513673A JPH0513673A (ja) | 1993-01-22 |
| JP2685374B2 true JP2685374B2 (ja) | 1997-12-03 |
Family
ID=15684946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3159041A Expired - Fee Related JP2685374B2 (ja) | 1991-06-28 | 1991-06-28 | ダイナミックランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2685374B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3666893B2 (ja) * | 1993-11-19 | 2005-06-29 | 株式会社日立製作所 | 半導体メモリ装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0336763A (ja) * | 1989-07-03 | 1991-02-18 | Hitachi Ltd | 半導体集積回路装置 |
-
1991
- 1991-06-28 JP JP3159041A patent/JP2685374B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0513673A (ja) | 1993-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100375428B1 (ko) | 반도체기억장치 및 그 제조방법 | |
| US4970564A (en) | Semiconductor memory device having stacked capacitor cells | |
| US5953609A (en) | Method of manufacturing a semiconductor memory device | |
| US6635918B1 (en) | Semiconductor integrated circuit device and method for manufacturing the same | |
| US5959322A (en) | Isolated SOI memory structure with vertically formed transistor and storage capacitor in a substrate | |
| JP3197064B2 (ja) | 半導体記憶装置 | |
| KR100247934B1 (ko) | 강유전체 램 장치 및 그 제조방법 | |
| KR100263799B1 (ko) | 반도체 기억 장치 및 그 제조 방법 | |
| JP2548957B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH08330545A (ja) | Ｄｒａｍセル装置および該ｄｒａｍセル装置の製造方法 | |
| JPH07142597A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH0775247B2 (ja) | 半導体記憶装置 | |
| US5177574A (en) | Semiconductor memory device having a stacked type capacitor and manufacturing method therefor | |
| JPH1140765A (ja) | 半導体記憶装置及びその製造方法 | |
| KR20000023287A (ko) | 불휘발성 반도체 기억 장치 및 그 제조 방법 | |
| JPH10313100A (ja) | Ｄｒａｍセル装置及びその製造方法 | |
| JP3250257B2 (ja) | 半導体装置及びその製造方法 | |
| JP2940169B2 (ja) | 半導体メモリ装置 | |
| US5383151A (en) | Dynamic random access memory | |
| JP2974561B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP2671899B2 (ja) | 半導体記憶装置 | |
| JPH07202017A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2685374B2 (ja) | ダイナミックランダムアクセスメモリ | |
| JPH07106435A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH098244A (ja) | 半導体装置とその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070815 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080815 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080815 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090815 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |