JPS60193333A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、金属９合金やそれらの７リサイド等の化合物
からなる膜を含む低抵抗の電極、配線を有する半導体装
置の製造方法に関するものである。

従来例の構成とその問題点 微細化、高密度化されたＭＯ８集積回路装置では、動作
速度を向上させるため、低抵抗のＭｏ　、　Ｗ等の高融
点金属又はそれらのシリサイド等をゲート電極や配線と
して用いることができる。特にＭＯ５界面における電気
的安定性を維持するために、リン等の不純物を拡散した
ｐｏｌｙ　Ｓｉ　（多結晶シリコン）膜上に高融点金属
、金属シリサイド等を形成して得た金属−ｐｏｌｙ　ｓ
ｉ、高融点金属シリサイド−四ｌｙ　Ｓｉという二層の
ゲート電極にすることが一般に行なわれている。ＭＯ８
半導体装置のプロセスにおいては、二層ゲート電極形成
後、必ず高温熱処理工程が入る。特に金属シリサイドを
使うデバイスでは、ゲート自体の抵抗をデバイス特性に
有効な値まで下げるため、約１ｏＯｏ℃の熱処理を必要
とする。しかし、この熱処理によって、ゲート電極とシ
リコン基板間のゲート絶縁膜に著しいリークが生じ、場
合によっては短絡状態になるという欠点が存在した。絶
縁耐圧の劣化を防止するためには、従来二層ゲートの下
層を構成するｐｏｌｙ　Ｓｉ膜厚を厚く形成する方法が
とられて米た。例えばＭｏ８１２が２００ｎｍ　、　ｐ
ｏｌｙ　Ｓｉがａｏｏｎｍにすれば厚さ３５１１ｍのゲ
ート５ｉ０２膜の耐圧は、１０００　℃＋　３０分の熱
処理後も劣化しないようにできる。

しかしなが６．ＭＯＳｉ２　／　ｐｏｌｙ　Ｓｉゲート
において、十分低いシート抵抗を得るためには２００〜
３００ｎｍの厚さのＭｏＳｉ２膜が必要であるから。

耐圧劣化のない二層ゲートの膜厚は５００〜ｅｏ。

ｎｍになり、従来のｐｏｌｙ　Ｓｉゲートの模りより大
きい値となるのである。膜厚が厚い場合、サイドエッチ
等により、二層膜の適用対象となる幅１μｍ〜サブミク
ロンのゲート・配線の精密微細加工性が損なわれ、また
厚い膜厚による段差゛によって。

二層膜の上層に形成するアルミニウム配線の断線や、そ
の配線を形成するための異方性ドライエツチング不良に
よる配線間のショートが発生する確率が非常に高くなる
。この様な欠点は、集積回路の製造歩留りを大幅に下げ
るものである。

発明の目的 本発明は、二層ゲートにおけるｐｏｌｙ　Ｓｉ層を薄く
して、ゲート電極の膜厚を減少させ、かつゲート絶縁耐
圧を劣化させない製造方法を提供することによって、上
記従来例の欠点を除去するものである。

発明の構成 本発明による二層電極配線の製造方法は、導電型形成不
純物をほとんど含有しな゛いｐｏｌｙ　Ｓｉ膜を形成し
た後、その上に導電型形成不純物を含有する金属シリサ
イド、高融点金属等の低抵抗膜を形成して高温で熱処理
を施すことを特徴としている。

実施例の説明 以下不発ｒｉｌｌの実施例を図面と共に説明する。第１
図は本発明の製造方法を具体的に説明するＭＯＳキャパ
シターの工程断面図である。先ず最初にシリコン基板１
の表面に厚さ３５　ｎｍのゲート酸化膜２をパイロジェ
ニック法を用い９００℃で成長させる（工程ａ）。次に
導電型を形成する不純物を？１とんど含有しないｐｏｌ
ｙ　Ｓｉ層３を例えばＬＰＩＣＶＤ法で形成した後、ｃ
ｖｎ法により、リンを１Ｘ　１ｏ２０１０Ａ〜３　Ｘ　
１０”　７ｃｍの濃度で含有するタングステンシリサイ
ドＷＳｉｚ膜４（！＝２・０〜２．５）を被着する（工
程や）。

この後、ａｃ１４　、　ｃｃ１４　＋ｏ２等のガスプラ
ズマで選択的に膜４および３を除去し、２６０μｍｎＸ
２５０／１ｍの寸法をもつゲート電極を形成し、このＷ
Ｓｉ　Ｘ膜４の抵抗を下げると同時にリンを四ｌｙ　Ｓ
ｉ層３の中へ拡散するために１０００℃、３０分の熱処
理をＮ２等の不活性ガス又はＮ２＋０２等の酸化性ガス
雰囲気中で熱処理する（工程Ｃ）。熱処理したゲート上
Ｆ　ＣＶ　Ｄ　５ｉｎ２膜５を形成し、９００’Ｃ。

６０分Ｎ２中で第２の熱処理を施した後、コンタクト窓
を設けてＡ１電極６を形成する（工程ｄ）。

上記実施例の方法で製造したＭＯＳキャノ（ジターのゲ
ート酸化膜の絶縁耐圧歩留を測定した結果が第２図に示
されている。ｐｏｌｙ　Ｓｉ層３の膜早を５０ｎｍに薄
くしても、５ＭＶ／ａｎ以上の耐圧を示すキャパシター
の歩留りは９９チ以上であった。

これに対し従来のｒＩ＋ｐｏｌｙ　Ｓｉ膜を用いた場合
の歩留りは、ｐｏｌｙＳｉの膜厚が１１００ｎ以下にな
ると５０％以下になったから１本方法は大幅なゲート絶
縁膜耐圧歩留改善効果を有する。第１図に示された同一
の工程に従ってＭＯＳキャパ゛シタの製造ｆ：５回行な
い、耐圧を測定したが、すべての場合においてゲート絶
縁膜耐圧歩留りは９５チ以上であった。さらにＷＳｉ　
Ｘ膜４の膜厚を１１００ｎからｓｏｏｎｍまで変化させ
ても歩留りの劣化はなく、安定した一定の耐圧が得られ
る。

第３図は本発明の第２の実施例であり、ゲート配線とシ
リコン基板との直接コンタクトを有するＭＯ３集積回路
の工程断面図を示すものである。

工程ａでは、ｐ型シリコン基板１の一部に素子分離領域
となる厚い５ｉ０２膜７を設け、トランジスタを形成す
べき領域には薄いゲートＳｉＯ２膜２を成長させ、膜２
の下地基板の一部にＮ型拡散層８を設ける。これら工程
を実行した後、拡散層８の表面のゲー）　５ｉ０２膜２
の一部を開口しく開口部９）、導電型を形成する不純物
をほとんど含まないｐｏｌｙ　Ｓｉ層３を全面に形成し
、続いてリンを含むＷＳｉｚ膜４を被着する（工程ｂ）
。上記３及び４からなる二層膜をａｃ１４　、　ｃ　ｃ
１４　＋　０１２等を用いる異方性エッチで選択的に除
去しゲート電極と配線を形成する。次に９００℃〜１０
００’Ｃの温度範囲で約３０分熱処理し、ＷＳｉｚ膜４
に含有するり’／　”ｔ　Ｉ）Ｏｌｙ　Ｓｉ膜３の中へ
拡散してｎ　ｐｏｌｙ　Ｓｉにすると同時にこの二層膜
の抵抗を下げる。一方配線とｎ型拡散層８との直接コン
タクト窓９の部分では、前記熱処理により、ｐｏｌｙ　
Ｓｉ膜３へ拡散層８からのｎ型不純物と、　ＷＳｉｘ膜
４からのリンが同時に拡散して膜３の抵抗、ＷＳｉｚ　
−ｐｏｌｙ　Ｓｉおよびｐｏｌｙ　Ｓニーｎ型拡散層の
コンタクト抵抗を下げ。

この部分にオーミックコンタクトをつくる。次にゲート
電極をマスクとしてＡｓ＋のイオン注入を行ないソース
・ドレイン１ｏを形成する（工程Ｃ）。

この後通常の工程によってＣｖＤＳ１０２膜１１の形成
、Ａｌ　／　Ｓｉ電極１２の形成を経て完成するのであ
る。本発明の方法は、第３図の様な直接コンタクトのな
い回路装置やＣＭＯ８集積回路の製造にももちろん適用
できるものである。

本発明の方法はまだ別のデバイスにも適用できる。第４
図は、第３の実施例でありメモリーセル中にｐｏｌｙ　
Ｓｉ抵抗負荷を備えたＭＯＳスクチツクＲＡＭの工程断
面図の一部であり、メモリーセル部のみを示している。

厚いＳｉ０２膜７．ゲート５ｉ０２膜２を設けたｐ型シ
リコン基板１に、導電型形成不純物−１とんど含″！、
ないｐｏｌｙ　Ｓｉ膜３を形成し、この上にリンを含有
するＷＳｉｚ膜４を被着する（工程ａ）。次に３及び４
からなる二層膜を選択的に除去し、ゲート電極と配線を
形成した後、９００’Ｃ〜１０００℃で約３０分間熱処
理する。続いてゲート電極をマスクとしｓＡｓ”５イオ
ン注入してソース・ドレイン１０ｆ、Ｈ形成する（工程
ｂ）。イオン注入の後。

ＣＶＤ５ｉ０２１３を堆積して再び９００’Ｃ〜１００
０℃の熱処理を施し、ＣＶＤ５ｉＣ）２１３の一部を除
去してコンタクト窓１４を形成し％　１０及び３，４か
ら成る二層配線の一部を露出させる（工程Ｃ）。

コンタクト窓１４全含むＣｖＤＳ１０２１３の表面に負
荷抵抗となるｐｏｌｙ　Ｓｉ膜１５　ｆ、（Ｌ　Ｐ　Ｇ
　Ｖ　Ｄ　ヤフラズマＣＶＤ法で堆積し、抵抗パターン
を形成する。この後、９００℃〜１０００℃の熱処理を
行うと、１ｏに含有する人ＳとＷＳＩＸ膜４に含有する
リンが共にｐｏｌｙ　Ｓｉ負荷抵抗１５のコンタクト開
口部と重なる部分にのみ拡散し、１６と１０．１５と４
とのコンタクト抵抗を下げることができるのである（工
程ｄ）。工程ｄ以降の製造プロセスは従来のものと同一
である。

上の実施例においては、膜４としてタングステンシリサ
イドＷＳｉｘ　’ｆｒ：用いたが、ＭｏＳｉｘ、　Ｔａ
Ｓｉｘ。

ＴｉＳｉｘの様な高融点金属シリサイド、Ｍｏ、Ｗ、Ｔ
ａ。

Ｔ１等の様な高融点金属や複合膜であっても効果が発揮
される。またこれら材料に含有すべき不純物は、ｐｏｌ
ｙ　Ｓｉ　３に拡散して抵抗を下げることができ、ある
場合にはこれと同時に二層膜と、Ｓｉ基板、ｐｏｌｙ　
Ｓｉ負荷抵抗とのオーミックコンタクトを形成できる導
電型形成不純物であるならば何でもよ（、Ａｓ、Ｂ、Ｇ
ａ等も可能である。さらにこれら不純物を含む金属膜や
シリサイド膜はｃｖｎ法だけでなくスパッタリング法、
蒸着法も使用することができる。例えばリン金倉むＷＳ
ｉｘ膜は、タングステンシリサイド全ターゲットとして
Ａｒ　中’ｔ：、’ｆ　ｐｌ（３を含む雰囲気でスパッ
タリング蒸着すれば１よいのである。

実施し１］においてｐｏｌｙ　Ｓｉ膜３は、導電型形成
不純物をほとんど含んでいないが、実験結果では、不純
物濃度が約１×１０／Ｃｄ以下になれば、ゲート酸化膜
の耐圧向上に効果があることが明きらかとなった。熱処
理後のｐｏｌｙ　Ｓｉ膜と７リサイドとの界面反応を解
析した結果、ｐｏｌｙ　Ｓｉ中の不純物濃度が低下する
と界面反応が平面的に一様となってゲート酸化膜の耐圧
歩留りは１ｏｏ％に近く、上昇すると不均一となって必
ず耐圧の歩留りが低下することがわかった。従って、ｐ
ｏｌｙｓｉ膜３の導電型形成不純物濃度は０に近い必要
はなく、一定値以下の低い値であってもよい。

発明の効果 以上実施例に説明した様に、本発明による製造方法では
、不純物をほとんど含まない低不純物濃度のｐｏｌｙ　
Ｓｉ膜上に不純物を含む金属やその／り丈イドよりなる
導電成金被着した膜を電極にするという簡単な方法によ
って、熱処理によるｐｏｌｙＳｉ膜および導電膜との界
面反応を平面的にほぼ一様に起こし、　ｐｏｌｙ　Ｓｉ
膜が薄い場合にも高いゲ−ト酸化膜耐圧が容易に得られ
る。また薄いｐｏｌｙＳｉを用いることによってゲート
電極の段差が軽減できるため、電極自体の微細加工や上
部アルミ配線の加工不良等を防止できる。さらに導電型
形成不純物含有金属・シリサイド膜を用いるのでこの膜
から他の部分へ不純物拡散が可能で、例えばコンタクト
抵抗低減にも寄与する。この様に本発明は、従来の欠点
を除き、半導体装置の歩留り向上、特性向上にその効果
を発揮するものである。

【図面の簡単な説明】

第１図（ａ）〜（ｄ）は本発明の第１の実施例で二層ゲ
ートのＭＯＳキャパシタの製造工程を示す断面図。 第２図は第１図に示した工程及び従来の工程でそれぞれ
製造したＭＯＳキャパシタのゲート５ｉ０２の耐圧歩留
りを示すグラフ、第３図（ＪＬ）〜（ｄ）は本発明の第
２の実施例でゲート配線とシリコン基板との直接コンタ
クトをもつ半導体装置の工程断面図、第４図（＆）〜（
ｄ）は本発明の第３の実施例で、ＭＯＳスタチックＲＡ
Ｍの工程断面図である。 １・・・・・・シリコン基板、２・・・・・・ゲート＋
３ｉ０２膜、３・・・・・・導電型形成不純物をほとん
ど含まないｐｏｌｙＳｉ膜、４°−−−−°ＷＳｉｚ膜
、　５−−　ＣＶ　Ｄ　５ｉ０２膜、６・・・・・・Ａ
１電極％７・・・・・・４い５ｉ０２膜、８・・・・・
・Ｎ型拡散層、９・・・・・・コンタクト窓％　１０町
・・ソース・ドＬ／（７，１１−・−・−ｃｖｎｓｉｏ
２膜、１２−９−１９．Ａｌ／Ｓｉｌ／Ｓｉ電極用１３
ＣＶ　Ｄ　５ｉ０２膜、１４・・・・・・コンタクト窓
％　１６・・・・・・ｐｏｌｙ　Ｓｉ負荷抵抗。 代理人の氏名　弁理士　中　尾　敏　男　はが１名第１
図 ？ 第２隠Ｉ Ｐ崎ｓ４．ｔ）＋膿屡　（川 第３図 第４図

Claims (1)

【特許請求の範囲】
1. 半導体基体上に、低不純物濃度の多結晶シリコン膜を形
   成する工程と、前記シリコン膜上に少なくとも導電型形
   成不純物を含む高融点金属膜又は高融点金属化合物のう
   ちの一種類よりなる導電膜を被着する工程と、熱処理す
   る工程を有し、前記熱処理による前記シリコン膜及び導
   電膜との界面反応を平面的にほぼ一様に起こすことを特
   徴とする半導体装置の製造方法。