JPH01119982A - スタティック型ランダムアクセスメモリ - Google Patents
スタティック型ランダムアクセスメモリInfo
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- JPH01119982A JPH01119982A JP62276262A JP27626287A JPH01119982A JP H01119982 A JPH01119982 A JP H01119982A JP 62276262 A JP62276262 A JP 62276262A JP 27626287 A JP27626287 A JP 27626287A JP H01119982 A JPH01119982 A JP H01119982A
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- 238000001514 detection method Methods 0.000 claims abstract description 5
- 230000004044 response Effects 0.000 claims description 3
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はスタテイ多り型メモリセルを使用したスタテ
ィック型ランダムアクセスメモリに係り、特にデータ書
き込み直後におけるデータ読み出し。
ィック型ランダムアクセスメモリに係り、特にデータ書
き込み直後におけるデータ読み出し。
速度の向上が図られたスタティック型ランダムアクセス
メモリに関する。
メモリに関する。
（従来の技術）
スタティック型ランダムアクセスメモリ（以下、ＳＲＡ
Ｍと称する）では、一対のビット線間にそれぞれのワー
ド線によって選択される複数のスタティック型メモリセ
ルが並列接続されている。このようなＳＲＡＭでは、メ
モリセルからのデータ読み出し時間が読み出し直前のビ
ット線電位の影響を受けることがある。つまり、あるビ
ット線対に接続されたメモリセルにデータを書き込み、
次に共通のビット線対に接続された他のメモリセルから
上記書き込みデータとは逆のデータを読み出す場合の読
み出し時間は、読み出し状態が連続的に続く場合、例え
ばあるメモリセルからデータを読み出し、次に他のメモ
リセルから逆のデータを読み出すような場合に比べて遅
くなる。
Ｍと称する）では、一対のビット線間にそれぞれのワー
ド線によって選択される複数のスタティック型メモリセ
ルが並列接続されている。このようなＳＲＡＭでは、メ
モリセルからのデータ読み出し時間が読み出し直前のビ
ット線電位の影響を受けることがある。つまり、あるビ
ット線対に接続されたメモリセルにデータを書き込み、
次に共通のビット線対に接続された他のメモリセルから
上記書き込みデータとは逆のデータを読み出す場合の読
み出し時間は、読み出し状態が連続的に続く場合、例え
ばあるメモリセルからデータを読み出し、次に他のメモ
リセルから逆のデータを読み出すような場合に比べて遅
くなる。
第５図は従来のＳＲＡＭのメモリセル周辺の構成を示す
回路図である。一対のビット線ＢＬ。
回路図である。一対のビット線ＢＬ。
ＢＬ間には複数のメモリセルＭＣＩ、ＭＣ２，・・・が
並列に接続されている。これらメモリセルは一般的なＥ
／Ｒ型スラスタティック型メモリセルり、メモリセルＭ
Ｃ１で例示するようにゲートとドレイン間が交差接続さ
れたＭＯＳ）ランジスタ１１゜１２及び負荷抵抗１１．
１４からなるフリップフロップと、ワード線ＷＬＩの信
号に基づいて導通制御されるトランスファゲート用のＭ
ＯＳトランジスタ１５、１６とから構成されている。
並列に接続されている。これらメモリセルは一般的なＥ
／Ｒ型スラスタティック型メモリセルり、メモリセルＭ
Ｃ１で例示するようにゲートとドレイン間が交差接続さ
れたＭＯＳ）ランジスタ１１゜１２及び負荷抵抗１１．
１４からなるフリップフロップと、ワード線ＷＬＩの信
号に基づいて導通制御されるトランスファゲート用のＭ
ＯＳトランジスタ１５、１６とから構成されている。
また、ビット線ＢＬ、ＢＬそれぞれと電源電圧ＶＣＣと
の間にはビット線負荷用のＭＯＳトランジスタ２１．２
２が接続されている。このビット線ＢＬ、ＢＬには、図
示しないカラムデコーダからのデコード信号ＣＤに基づ
いて導通制御されるカラムデコード用のＭＯＳトランジ
スタ２３．２４を介して一対のデータ線ＤＬ、ＤＬが接
続されている。
の間にはビット線負荷用のＭＯＳトランジスタ２１．２
２が接続されている。このビット線ＢＬ、ＢＬには、図
示しないカラムデコーダからのデコード信号ＣＤに基づ
いて導通制御されるカラムデコード用のＭＯＳトランジ
スタ２３．２４を介して一対のデータ線ＤＬ、ＤＬが接
続されている。
また、このデータ線ＤＬ、ＤＬそれぞれと電源電圧ＶＣ
Ｃとの間にはデータ線負荷用のＭＯＳトランジスタ２５
．２Ｂが接続されている。
Ｃとの間にはデータ線負荷用のＭＯＳトランジスタ２５
．２Ｂが接続されている。
上記データ線ＤＬ、ＤＬ間には書き込み回路３１とセン
スアンプ回路３２とが接続されている。書き込み回路３
１は４個のＭＯＳトランジスタ６１〜６４で構成されて
おり、相補なレベルの入力データＤＩＮ、ＤＩＮに応じ
て書き込み用データをデータ線ＤＬ、ＤＬにそれぞれ出
力する。他方、センスアンプ回路３２はデータの読み出
し時にデータ線ＤＬ、ＤＬ間の電位差を増幅してデータ
を検出する。
スアンプ回路３２とが接続されている。書き込み回路３
１は４個のＭＯＳトランジスタ６１〜６４で構成されて
おり、相補なレベルの入力データＤＩＮ、ＤＩＮに応じ
て書き込み用データをデータ線ＤＬ、ＤＬにそれぞれ出
力する。他方、センスアンプ回路３２はデータの読み出
し時にデータ線ＤＬ、ＤＬ間の電位差を増幅してデータ
を検出する。
ここで、上記各メモリセルＭＣにおいて、トランジスタ
１１がオフ、トランジスタ１２がオンし、抵抗１３側の
ノードＮ１がＨ１抵抗１４側のノードＮ２がＬになって
いる状態をデータ“１”の記憶状態とし、その逆をデー
タ“０″の記憶状態と規定する。
１１がオフ、トランジスタ１２がオンし、抵抗１３側の
ノードＮ１がＨ１抵抗１４側のノードＮ２がＬになって
いる状態をデータ“１”の記憶状態とし、その逆をデー
タ“０″の記憶状態と規定する。
このようなＳＲＡＭにおいて、メモリセルＭＣＩにデー
タ“０”を書き込むためには、書き込み回路３１の入力
データＤＩＮをＬＳＤＩＮをＨにし、トランジスタ６２
．６３をオン状態にする。これにより書き込み回路３１
はデータ線ＤＬにはＬを、データ線ＤＬにはＨをそれぞ
れ出力する。この書き込み用データはカラムデコード用
のＭＯＳ）ランジスタ２３．２４を介してビット線ＢＬ
、ＢＬに伝えられる。これにより、メモリセルＭＣ１の
ノードＮ１が強制的にＬに引き込まれる。この結果、Ｍ
ＯＳトランジスタ１２はオン状態が維持できずにノード
Ｎ２の電位が上昇１、これによりＭＯＳ）ランジスタ１
１がオン状態になるためにノードＮ２はＬに確定し、メ
モリセルＭＣＩにデータ′Ｏｍが書き込まれる。次に、
このデータ書き込み直後にワード線ＷＬ２を選択して、
メモリセルＭＣ２からデータ“１″を読み出すことを考
える。メモリセルＭＣＩにデータ′０′を書き込んだ後
、直ちにデータ“１＃の読み出しを行なうためにはビッ
ト線ＢＬの電位はＬからＨに、ビット線ＢＬの電位はＨ
からＬにそれぞれ急速に変化させる必要がある。しかし
、ビット線ＢＬの電位がＬからＨに上昇するためには負
荷用のＭＯＳ）ランジスタ２１、２５を介して電源電圧
ＶＣＣからビット線ＢＬを充電する必要があり、これは
速やかに行われない。データの読み出しは、ビット線Ｂ
Ｌの電位がＬからＨに上昇し、ビット線ＢＬの電位がＨ
からＬに下降し、その後、両電位が交差した時以降にお
いて可能となる。従って、ビット線ＢＬの電位を上昇さ
せる際には負荷用のＭＯＳトランジスタ２１、２５で所
定時間の充電が必要となり、データ書き込み直後におけ
るデータ読み出しは遅くなる。
タ“０”を書き込むためには、書き込み回路３１の入力
データＤＩＮをＬＳＤＩＮをＨにし、トランジスタ６２
．６３をオン状態にする。これにより書き込み回路３１
はデータ線ＤＬにはＬを、データ線ＤＬにはＨをそれぞ
れ出力する。この書き込み用データはカラムデコード用
のＭＯＳ）ランジスタ２３．２４を介してビット線ＢＬ
、ＢＬに伝えられる。これにより、メモリセルＭＣ１の
ノードＮ１が強制的にＬに引き込まれる。この結果、Ｍ
ＯＳトランジスタ１２はオン状態が維持できずにノード
Ｎ２の電位が上昇１、これによりＭＯＳ）ランジスタ１
１がオン状態になるためにノードＮ２はＬに確定し、メ
モリセルＭＣＩにデータ′Ｏｍが書き込まれる。次に、
このデータ書き込み直後にワード線ＷＬ２を選択して、
メモリセルＭＣ２からデータ“１″を読み出すことを考
える。メモリセルＭＣＩにデータ′０′を書き込んだ後
、直ちにデータ“１＃の読み出しを行なうためにはビッ
ト線ＢＬの電位はＬからＨに、ビット線ＢＬの電位はＨ
からＬにそれぞれ急速に変化させる必要がある。しかし
、ビット線ＢＬの電位がＬからＨに上昇するためには負
荷用のＭＯＳ）ランジスタ２１、２５を介して電源電圧
ＶＣＣからビット線ＢＬを充電する必要があり、これは
速やかに行われない。データの読み出しは、ビット線Ｂ
Ｌの電位がＬからＨに上昇し、ビット線ＢＬの電位がＨ
からＬに下降し、その後、両電位が交差した時以降にお
いて可能となる。従って、ビット線ＢＬの電位を上昇さ
せる際には負荷用のＭＯＳトランジスタ２１、２５で所
定時間の充電が必要となり、データ書き込み直後におけ
るデータ読み出しは遅くなる。
（発明が解決しようとする問題点）
このように従来ではデータ書き込み直後に書き込みデー
タとは逆のデータの読み出しを読み出す際に読み出し時
間が長くかかるという欠点がある。
タとは逆のデータの読み出しを読み出す際に読み出し時
間が長くかかるという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、データ書き込み直後に書き込みデー
タとは逆のデータを読み出す際のデータ読み出し時間の
短縮化を図ることができるスタティック型ランダムアク
セスメモリを提供することにある。
あり、その目的は、データ書き込み直後に書き込みデー
タとは逆のデータを読み出す際のデータ読み出し時間の
短縮化を図ることができるスタティック型ランダムアク
セスメモリを提供することにある。
［発明の構成コ
（問題点を解決するための手段）
この発明のスタティック型ランダムアクセスメモリは、
複数対のビット線と、上記各一対のビット線間に並列接
続された複数のスタティック型メモリセルと、上記各一
対のビット線に結合され書き込みデータを対応するビッ
ト線に出力するデータ書き込み回路と、上記各一対のビ
ット線に結合され対応するビット線電位に基づいてデー
タを検出するデータ読み出し回路と、上記データ読み出
し回路に結合されデータ読み出し回路で検出されたデー
タを外部に出力するデータ出力回路と、上記メモリセル
でデータ書き込みが可能な状態からデータ読み出しが可
能な状態への状態変化に応答してパルス信号を発生する
パルス発生回路と、上記各ビット線間及びそれぞれのビ
ット線と電源との間に結合され上記パルス信号に基づい
て導通制御されるスイッチ素子と、上、記データ読み出
し回路と上記データ出力回路との間に設けられ上記パル
ス信号に基づいてデータ読み出し回路からデータ出力回
路への検出データの供給を制御するゲート回路とから構
成されている。
複数対のビット線と、上記各一対のビット線間に並列接
続された複数のスタティック型メモリセルと、上記各一
対のビット線に結合され書き込みデータを対応するビッ
ト線に出力するデータ書き込み回路と、上記各一対のビ
ット線に結合され対応するビット線電位に基づいてデー
タを検出するデータ読み出し回路と、上記データ読み出
し回路に結合されデータ読み出し回路で検出されたデー
タを外部に出力するデータ出力回路と、上記メモリセル
でデータ書き込みが可能な状態からデータ読み出しが可
能な状態への状態変化に応答してパルス信号を発生する
パルス発生回路と、上記各ビット線間及びそれぞれのビ
ット線と電源との間に結合され上記パルス信号に基づい
て導通制御されるスイッチ素子と、上、記データ読み出
し回路と上記データ出力回路との間に設けられ上記パル
ス信号に基づいてデータ読み出し回路からデータ出力回
路への検出データの供給を制御するゲート回路とから構
成されている。
（作用）
この発明では、データの書き込みが可能な状態から読み
出しが可能な状態への変化に呼応するパルス信号を形成
し、このパルス信号に基づいてスイッチ素子を導通させ
て、ビット線を電源電位にプルアップする。また、同時
に一対のビット線間をスイッチ素子によって短絡し、両
ビット線を同電位にする。これによりデータ書き込み直
後に低電位にされていた方のビット線の充電が急速に行
われ、次のデータ読み出し際の読み出し時間の短縮化が
図られる。
出しが可能な状態への変化に呼応するパルス信号を形成
し、このパルス信号に基づいてスイッチ素子を導通させ
て、ビット線を電源電位にプルアップする。また、同時
に一対のビット線間をスイッチ素子によって短絡し、両
ビット線を同電位にする。これによりデータ書き込み直
後に低電位にされていた方のビット線の充電が急速に行
われ、次のデータ読み出し際の読み出し時間の短縮化が
図られる。
しかし、一対のビット線電位を同電位にすることにより
、この期間ではデータ読み出し回路にビット線電位とし
て同電位が入力されることになり、検出データが不安定
になる恐れがある。このため、パルス信号によってゲー
ト回路の動作を制御し、データ読み出し回路における検
出データのデータ出力回路への供給を一時的に停止する
。
、この期間ではデータ読み出し回路にビット線電位とし
て同電位が入力されることになり、検出データが不安定
になる恐れがある。このため、パルス信号によってゲー
ト回路の動作を制御し、データ読み出し回路における検
出データのデータ出力回路への供給を一時的に停止する
。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
。
第１図はこの発明に係るスタティック型ランダムアクセ
スメモリの一実施例による構成を示す回路図である。一
対のビット線ＢＬ、ＢＬ間には複数のメモリセルＭＣＩ
、ＭＣ２，・・・が並列に接続されている。これらメモ
リセルは従来と同様にＭＯＳ）ランジスタ１１．１２及
び負荷抵抗１３．１４からなるフリップフロップと、ト
ランスファゲート用のＭＯＳ）ランジスタ１５．１８と
から構成された一般的なＥ／Ｒ型スラスタティック型メ
モリセルる。
スメモリの一実施例による構成を示す回路図である。一
対のビット線ＢＬ、ＢＬ間には複数のメモリセルＭＣＩ
、ＭＣ２，・・・が並列に接続されている。これらメモ
リセルは従来と同様にＭＯＳ）ランジスタ１１．１２及
び負荷抵抗１３．１４からなるフリップフロップと、ト
ランスファゲート用のＭＯＳ）ランジスタ１５．１８と
から構成された一般的なＥ／Ｒ型スラスタティック型メ
モリセルる。
上記ビット線ＢＬ、ＢＬそれぞれと電源電圧ＶＣＣとの
間にはビット線負荷用のＭＯＳトランジスタ２１．２２
が接続されている。また、上記ビット線ＢＬ、ＢＬには
、図示しないカラムデコーダからのデコード信号ＣＤに
基づいて導通制御されるカラムデコード用のＭＯＳトラ
ンジスタ２３．２４を介して一対のデータ線ＤＬ、ＤＬ
が接続されている。また、このデータ線ＤＬ、ＤＬそれ
ぞれと電源電圧Ｖ。０との間にはデータ線負荷用のＭＯ
Ｓトランジスタ２５．２６が接続されている。上記デー
タ線ＤＬ、ＤＬ間にはそれぞれ従来と同様に構成された
書き込み回路３１及びセンスアンプ回路３２が接続され
ている。
間にはビット線負荷用のＭＯＳトランジスタ２１．２２
が接続されている。また、上記ビット線ＢＬ、ＢＬには
、図示しないカラムデコーダからのデコード信号ＣＤに
基づいて導通制御されるカラムデコード用のＭＯＳトラ
ンジスタ２３．２４を介して一対のデータ線ＤＬ、ＤＬ
が接続されている。また、このデータ線ＤＬ、ＤＬそれ
ぞれと電源電圧Ｖ。０との間にはデータ線負荷用のＭＯ
Ｓトランジスタ２５．２６が接続されている。上記デー
タ線ＤＬ、ＤＬ間にはそれぞれ従来と同様に構成された
書き込み回路３１及びセンスアンプ回路３２が接続され
ている。
上記書き込み回路３１にはデータ人力バッファ３３から
出力される相補なレベルの入力データＤ Ｉ Ｎ。
出力される相補なレベルの入力データＤ Ｉ Ｎ。
ＤＩＮが人力されるようになっている。また、上記セン
スアンプ回路３２で検出された相補なデータｓｏ、ｓｏ
は２人力ＡＮＤゲー）３４，３５それぞれの一方入力端
に入力される。
スアンプ回路３２で検出された相補なデータｓｏ、ｓｏ
は２人力ＡＮＤゲー）３４，３５それぞれの一方入力端
に入力される。
３６はデータ出力バッファであり、このデータ出力バッ
ファ３６は電源電圧ＶＣＣとアース電圧ＶＳＳとの間に
２個のＭＯＳトランジスタ３７．３８を直列接続するこ
とによって構成されており、それぞれのゲートには上記
ＡＮＤゲート３４．３５の出力が入力されるようになっ
ている。そして、データ出力バッファ３６の出力端とデ
ータ人力バッファ３３の入力端は共通のＩ１０端子に接
続されている。
ファ３６は電源電圧ＶＣＣとアース電圧ＶＳＳとの間に
２個のＭＯＳトランジスタ３７．３８を直列接続するこ
とによって構成されており、それぞれのゲートには上記
ＡＮＤゲート３４．３５の出力が入力されるようになっ
ている。そして、データ出力バッファ３６の出力端とデ
ータ人力バッファ３３の入力端は共通のＩ１０端子に接
続されている。
さらに、上記一対のビット線ＢＬ、ＢＬ相互間には短絡
用のＭＯＳ）ランジスタ４１が接続されており、ビット
線ＢＬ、ＢＬそれぞれと電源電圧ＶＣＣとの間にはプル
アップ用のＭＯＳトランジスタ４２．４３が接続されて
いる。そして、これらトランジスタ４１．４２．４３の
ゲートは共通に接続されている。
用のＭＯＳ）ランジスタ４１が接続されており、ビット
線ＢＬ、ＢＬそれぞれと電源電圧ＶＣＣとの間にはプル
アップ用のＭＯＳトランジスタ４２．４３が接続されて
いる。そして、これらトランジスタ４１．４２．４３の
ゲートは共通に接続されている。
４４はパルス発生回路であり、このパルス発生回路４４
の入力端は、各メモリセルでデータの書き込みを可能と
する状態のときにはＬ１データの読み出しを可能とする
状態のときにはＨにされるライトイネーブル信号ＷＥの
入力端子に接続されている。パルス発生回路４４はこの
ライトイネーブル信号ＷＥのしからＨへのレベル変化を
検出することによって正極性のパルス信号φＷＲを発生
する。
の入力端は、各メモリセルでデータの書き込みを可能と
する状態のときにはＬ１データの読み出しを可能とする
状態のときにはＨにされるライトイネーブル信号ＷＥの
入力端子に接続されている。パルス発生回路４４はこの
ライトイネーブル信号ＷＥのしからＨへのレベル変化を
検出することによって正極性のパルス信号φＷＲを発生
する。
ここで発生されたパルス信号φＷＲは上記ＭＯＳトラン
ジスタ４１．４２．４３の共通ゲートに入力されると共
に、信号遅延回路４５及び２人力ＮＯＲゲート４６の一
方入力端に入力される。また、上記信号遅延回路４５の
出力はＮＯＲゲート４６の他方入力端に入力され、この
ＮＯＲゲート４６の出力φＷＲ’は上記ＡＮＤゲート３
４．３５それぞれの他方入力端に入力される。
ジスタ４１．４２．４３の共通ゲートに入力されると共
に、信号遅延回路４５及び２人力ＮＯＲゲート４６の一
方入力端に入力される。また、上記信号遅延回路４５の
出力はＮＯＲゲート４６の他方入力端に入力され、この
ＮＯＲゲート４６の出力φＷＲ’は上記ＡＮＤゲート３
４．３５それぞれの他方入力端に入力される。
なお、上記ＭＯＳトランジスタは全てＮチャネルでエン
ハンスメント型のものであるとする。
ハンスメント型のものであるとする。
次に上記構成でなるＳＲＡＭの動作を説明する。
ここでは、予め全てのメモリセルにはデータ′１″が記
憶されており、始めにワード線ＷＬ１により選択される
メモリセルＭＣＩにデータ“０”を書き込んだ後、ワー
ド線ＷＬ２により選択されるメモリセルＭＣ２からデー
タ“１”を読み出す場合の動作を考える。第２図はこの
ときの各部分における電圧変化を示す波形図である。
憶されており、始めにワード線ＷＬ１により選択される
メモリセルＭＣＩにデータ“０”を書き込んだ後、ワー
ド線ＷＬ２により選択されるメモリセルＭＣ２からデー
タ“１”を読み出す場合の動作を考える。第２図はこの
ときの各部分における電圧変化を示す波形図である。
まず、メモリセルＭＣＩにデータ“０”を書き込む場合
にライトイネーブル信号ＷＥははＬにされており、書き
込み回路３１の出力によりビット線ＢＬはＬに、ビット
線ＢＬはＨにそれぞれされる。
にライトイネーブル信号ＷＥははＬにされており、書き
込み回路３１の出力によりビット線ＢＬはＬに、ビット
線ＢＬはＨにそれぞれされる。
この後、メモリセルＭＣＩのデータは′０”に確定する
。次に、ライトイネーブル信号ＷＥがＬｌすなわちデー
タ書き込み可能状態から、Ｈいすなわちデータ読み出し
可能状態に変化し、さらにメモリセルＭＣ２がワード線
ＷＬ２により選択される。信号ＷＥがＬからＨに変化す
ると、パルス発生回路４４は第２図に示すような正極性
のパルス信号φＷＲを発生する。そして、まずこの信号
φＷＲがＨに立上がることによってＭＯＳトランジスタ
４１．４２．４３がそれぞれオン状態になり、以前、メ
モリセルＭＣＩにデータ“０”を書き込む際に設定され
たビット線ＢＬ、ＢＬの電位がＭＯＳ）ランジスタ４１
によって短絡されることにより同電位となり、かつＭＯ
Ｓ）ランジスタ４２゜４３によってＶＣＣに向かってプ
ルアップされる。
。次に、ライトイネーブル信号ＷＥがＬｌすなわちデー
タ書き込み可能状態から、Ｈいすなわちデータ読み出し
可能状態に変化し、さらにメモリセルＭＣ２がワード線
ＷＬ２により選択される。信号ＷＥがＬからＨに変化す
ると、パルス発生回路４４は第２図に示すような正極性
のパルス信号φＷＲを発生する。そして、まずこの信号
φＷＲがＨに立上がることによってＭＯＳトランジスタ
４１．４２．４３がそれぞれオン状態になり、以前、メ
モリセルＭＣＩにデータ“０”を書き込む際に設定され
たビット線ＢＬ、ＢＬの電位がＭＯＳ）ランジスタ４１
によって短絡されることにより同電位となり、かつＭＯ
Ｓ）ランジスタ４２゜４３によってＶＣＣに向かってプ
ルアップされる。
これにより、ビット線ＢＬ、ＢＬの電位は急速にＨに近
い電位（例えばＶＣＣが５ｖの場合には３Ｖ〜３．５ｖ
程度）に設定される。
い電位（例えばＶＣＣが５ｖの場合には３Ｖ〜３．５ｖ
程度）に設定される。
この後、メモリセルＭＣ２の記憶データ“１″が、ビッ
ト線ＢＬ、ＢＬが短絡された電位からビット線ＢＬがＨ
側に、ビット線ＢＬがＬ側にそれぞれ変化し始めること
で読み出される。このよう°に、データ“０”を書き込
んだ後にデータ“１“を読み出す際には、データ書き込
み後にビット線電位が同電位でしかもＶＣＣに近い高電
位の状態で行われるので、従来のように低電位側のビッ
ト線電位がＬに近い電位から充電される場合と比較して
、データ“１ｍの読み出し時間の遅れを短縮することが
できる。
ト線ＢＬ、ＢＬが短絡された電位からビット線ＢＬがＨ
側に、ビット線ＢＬがＬ側にそれぞれ変化し始めること
で読み出される。このよう°に、データ“０”を書き込
んだ後にデータ“１“を読み出す際には、データ書き込
み後にビット線電位が同電位でしかもＶＣＣに近い高電
位の状態で行われるので、従来のように低電位側のビッ
ト線電位がＬに近い電位から充電される場合と比較して
、データ“１ｍの読み出し時間の遅れを短縮することが
できる。
ところで、ＭＯＳトランジスタ４１によってビット線Ｂ
Ｌ、ＢＬ間が短絡され、ビット線電位が等しくされてい
る期間ではセンスアンプ回路３２の入力電位が等しくな
っている。このため、この期間ではデータ出力バッフ７
３Ｂから出力されるデータが不安定になる恐れがある。
Ｌ、ＢＬ間が短絡され、ビット線電位が等しくされてい
る期間ではセンスアンプ回路３２の入力電位が等しくな
っている。このため、この期間ではデータ出力バッフ７
３Ｂから出力されるデータが不安定になる恐れがある。
すなわち、このときセンスアンプ回路３２の検出データ
ｓｏ、ｓｏは共に中間電位となっており、これを出力バ
ッファ３６内のＭＯＳ）ランジスタ３７．３Ｂのゲート
に入力すると、両トランジスタが同時にオンとなり、デ
ータ出力バッファ３６の出力電位が中間電位になる。
ｓｏ、ｓｏは共に中間電位となっており、これを出力バ
ッファ３６内のＭＯＳ）ランジスタ３７．３Ｂのゲート
に入力すると、両トランジスタが同時にオンとなり、デ
ータ出力バッファ３６の出力電位が中間電位になる。
従って、データ出力バッファ３ＢでＶＣＣとＶＳＳとの
間に貫通電流が流れることになる。ところが、上記パル
ス信号φＷＲがＨとなっている期間ではＮＯＲゲート４
６の出力φＷＲ’ はＬとなっており、ＡＮＤゲート３
４．３５の出力Ｄｏ、Ｄｏはセンスアンプ３２の出力ｓ
ｏ、ｓｏとは無関係にＬとなる。
間に貫通電流が流れることになる。ところが、上記パル
ス信号φＷＲがＨとなっている期間ではＮＯＲゲート４
６の出力φＷＲ’ はＬとなっており、ＡＮＤゲート３
４．３５の出力Ｄｏ、Ｄｏはセンスアンプ３２の出力ｓ
ｏ、ｓｏとは無関係にＬとなる。
このとと、データ出力バッファ３Ｂ内のＭＯＳトランジ
スタ３７．３８は共にオフするので、データ出力バッフ
ァ３Ｂの出力電位が中間電位になる恐れはない。また、
ＮＯＲゲート４６の出力φＷＲ’がＬからＨに立ち上が
るタイミングは信号遅延回路４５における遅延時間分だ
け遅れることになる。ここで、信号遅延回路４５の遅延
時間は、メモリセルＭＣ２からの読み出しデータに基づ
いてデータ線ＤＬ。
スタ３７．３８は共にオフするので、データ出力バッフ
ァ３Ｂの出力電位が中間電位になる恐れはない。また、
ＮＯＲゲート４６の出力φＷＲ’がＬからＨに立ち上が
るタイミングは信号遅延回路４５における遅延時間分だ
け遅れることになる。ここで、信号遅延回路４５の遅延
時間は、メモリセルＭＣ２からの読み出しデータに基づ
いてデータ線ＤＬ。
ＤＬの電位が確定してから、次にセンスアンプ回路３２
が動作し、検出データが出力されるまでのセンスアンプ
回路３２における遅延時間に相当する値に設定される。
が動作し、検出データが出力されるまでのセンスアンプ
回路３２における遅延時間に相当する値に設定される。
従ってこの実施例では、センスアンプ回路３２の遅延時
間を考慮して、データ出力バッファ３６からの出力デー
タが不安定となることが防止される。
間を考慮して、データ出力バッファ３６からの出力デー
タが不安定となることが防止される。
第３図は上記パルス発生回路４４の具体的な揚足。
の−例を示す回路図である。前記パルス信号φＷＲは次
のようにして発生させることができる。
のようにして発生させることができる。
すなわち、前記ライトイネーブル信号ＷＥは多段接続さ
れた奇数個、例えば３個のインバータ５１〜５３の初段
及び２人力ＡＮＤゲート５４の一方入力端に入力されて
おり、多段接続されたインバータの終段出力がＡＮＤゲ
ート５４の他方入力端に入力されている。そして、パル
ス信号φＷＲはＡＮＤゲート５４の出力端から出力され
る。
れた奇数個、例えば３個のインバータ５１〜５３の初段
及び２人力ＡＮＤゲート５４の一方入力端に入力されて
おり、多段接続されたインバータの終段出力がＡＮＤゲ
ート５４の他方入力端に入力されている。そして、パル
ス信号φＷＲはＡＮＤゲート５４の出力端から出力され
る。
第４図はこの発明の他の実施例による構成を示す回路図
である。前記第１図のＳＲＡＭではＭＯＳトランジスタ
４１をビット線ＢＬ、ＢＬ相互間に接続し、ＭＯＳトラ
ンジスタ４２．４３をビット線ＢＬ、ＢＬそれぞれと電
源電圧ＶＣＣとの間に接続する場合について説明したが
、この実施例の場合にはＭＯＳトランジスタ４１をデー
タ線ＤＬ。
である。前記第１図のＳＲＡＭではＭＯＳトランジスタ
４１をビット線ＢＬ、ＢＬ相互間に接続し、ＭＯＳトラ
ンジスタ４２．４３をビット線ＢＬ、ＢＬそれぞれと電
源電圧ＶＣＣとの間に接続する場合について説明したが
、この実施例の場合にはＭＯＳトランジスタ４１をデー
タ線ＤＬ。
ＤＬ相互間に接続し、ＭＯＳトランジスタ４２．４３を
データ線ＤＬ、ＤＬそれぞれと電源電圧ＶＣＣとの間に
接続するようにしたものであり、このような構成であっ
ても同様な効果を得ることができる。なぜならば、デー
タ読み出し時にビット線ＢＬ、ＢＬはカラムデコード用
のＭＯＳトランジスタ４２．４３を介してデータ線ＤＬ
、ＤＬに接続され、データ線ＤＬ、ＤＬはビット線ＢＬ
、ＢＬと同電位に設定されるからである。
データ線ＤＬ、ＤＬそれぞれと電源電圧ＶＣＣとの間に
接続するようにしたものであり、このような構成であっ
ても同様な効果を得ることができる。なぜならば、デー
タ読み出し時にビット線ＢＬ、ＢＬはカラムデコード用
のＭＯＳトランジスタ４２．４３を介してデータ線ＤＬ
、ＤＬに接続され、データ線ＤＬ、ＤＬはビット線ＢＬ
、ＢＬと同電位に設定されるからである。
また、ビット線ＢＬ、ＢＬとデータ線ＤＬ。
ＤＬの両方にＭＯＳ）ランジスタ４１．４２．４３それ
ぞれを設けることによって、より効果を高めることも可
能である。
ぞれを設けることによって、より効果を高めることも可
能である。
［発明の効果］
以上説明したようにこの発明によれば、データ書き込み
直後に書き込みデータとは逆のデータを読み出す際のデ
ータ読み出し時間の短縮化を図ることができるスタティ
ック型ランダムアクセスメモリを提供することができる
。
直後に書き込みデータとは逆のデータを読み出す際のデ
ータ読み出し時間の短縮化を図ることができるスタティ
ック型ランダムアクセスメモリを提供することができる
。
第１図はこの発明に係るスタティック型ランダムアクセ
スメモリの一実施例による構成を示す回路図、第２図は
上記実施例の各部分における電圧変化を示す波形図、第
３図は上記実施例の一部の具体的な構成を示す回路図、
第４図はごの発明の他の実施例による構成を示す回路図
、第５図は従来のＳＲＡＭのメモリセル周辺の構成を示
す回路図である。 ２１、２２・・・ビット線負荷用のＭＯＳトランジスタ
、２３、２４・・・カラムデコード用のＭＯＳトランジ
スタ、２５、２８・・・データ線負荷用のＭＯＳトラン
ジスタ、３１・・・書き込み回路、３２・・・センスア
ンプ回路、３３・・・データ人力バッファ、３４．３５
・・・２人力ＡＮＤゲート、３６・・・データ出力バッ
ファ、４１・・・短絡用のＭＯＳトランジスタ、４２．
４３・・・プルアップ用のＭＯＳ）ランジスタ、４４・
・・パルス発生回路、４５・・・信号遅延回路、４６・
・・２人力ＮＯＲゲート、ＭＣ・・・メモリセル、ＢＬ
、ＢＬ・・・ビット線、ＤＬ。 ＤＬ・・・データ線。 出願人代理人 弁理士 鈴江武彦 Ｖｃｃ Ｖｃｃ 第４ 図
スメモリの一実施例による構成を示す回路図、第２図は
上記実施例の各部分における電圧変化を示す波形図、第
３図は上記実施例の一部の具体的な構成を示す回路図、
第４図はごの発明の他の実施例による構成を示す回路図
、第５図は従来のＳＲＡＭのメモリセル周辺の構成を示
す回路図である。 ２１、２２・・・ビット線負荷用のＭＯＳトランジスタ
、２３、２４・・・カラムデコード用のＭＯＳトランジ
スタ、２５、２８・・・データ線負荷用のＭＯＳトラン
ジスタ、３１・・・書き込み回路、３２・・・センスア
ンプ回路、３３・・・データ人力バッファ、３４．３５
・・・２人力ＡＮＤゲート、３６・・・データ出力バッ
ファ、４１・・・短絡用のＭＯＳトランジスタ、４２．
４３・・・プルアップ用のＭＯＳ）ランジスタ、４４・
・・パルス発生回路、４５・・・信号遅延回路、４６・
・・２人力ＮＯＲゲート、ＭＣ・・・メモリセル、ＢＬ
、ＢＬ・・・ビット線、ＤＬ。 ＤＬ・・・データ線。 出願人代理人 弁理士 鈴江武彦 Ｖｃｃ Ｖｃｃ 第４ 図
Claims (3)
- （１）複数対のビット線と、 上記各一対のビット線間に並列接続された複数のスタテ
ィック型メモリセルと、 上記各一対のビット線に結合され書き込みデータを対応
するビット線に出力するデータ書き込み回路と、 上記各一対のビット線に結合され対応するビット線電位
に基づいてデータを検出するデータ読み出し回路と、 上記データ読み出し回路に結合されデータ読み出し回路
で検出されたデータを外部に出力するデータ出力回路と
、 上記メモリセルでデータ書き込みが可能な状態からデー
タ読み出しが可能な状態への状態変化に応答してパルス
信号を発生するパルス発生回路と、上記各ビット線間及
びそれぞれのビット線と電源との間に結合され上記パル
ス信号に基づいて導通制御されるスイッチ素子と、 上記データ読み出し回路と上記データ出力回路との間に
設けられ上記パルス信号に基づいてデータ読み出し回路
からデータ出力回路への検出データの供給を制御するゲ
ート回路とを具備したことを特徴とするスタティック型
ランダムアクセスメモリ。 - （２）前記パルス発生回路は、ライトイネーブル信号の
レベル変化を検出することによってパルス信号を発生す
るように構成されている特許請求の範囲第１項に記載の
スタティック型ランダムアクセスメモリ。 - （３）前記ゲート回路は、前記パルス発生回路で発生さ
れたパルス信号の遅延信号によって制御される特許請求
の範囲第１項に記載のスタティック型ランダムアクセス
メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276262A JPH01119982A (ja) | 1987-10-31 | 1987-10-31 | スタティック型ランダムアクセスメモリ |
| US07/260,427 US4939691A (en) | 1987-10-31 | 1988-10-20 | Static random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276262A JPH01119982A (ja) | 1987-10-31 | 1987-10-31 | スタティック型ランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01119982A true JPH01119982A (ja) | 1989-05-12 |
Family
ID=17566981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62276262A Pending JPH01119982A (ja) | 1987-10-31 | 1987-10-31 | スタティック型ランダムアクセスメモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4939691A (ja) |
| JP (1) | JPH01119982A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5357468A (en) * | 1992-05-19 | 1994-10-18 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930000815B1 (ko) * | 1990-02-20 | 1993-02-05 | 삼성전자 주식회사 | Rom 회로 |
| JP2550207B2 (ja) * | 1990-06-08 | 1996-11-06 | 株式会社東芝 | 半導体メモリセル |
| JP3319610B2 (ja) * | 1991-11-22 | 2002-09-03 | 日本テキサス・インスツルメンツ株式会社 | 信号伝達回路 |
| KR940008296B1 (ko) * | 1991-06-19 | 1994-09-10 | 삼성전자 주식회사 | 고속 센싱동작을 수행하는 센스앰프 |
| JP2795074B2 (ja) * | 1992-07-16 | 1998-09-10 | 日本電気株式会社 | ダイナミックｒａｍ |
| JP2812097B2 (ja) * | 1992-09-30 | 1998-10-15 | 日本電気株式会社 | 半導体記憶装置 |
| JP2870328B2 (ja) * | 1992-11-12 | 1999-03-17 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| GB2277390B (en) * | 1993-04-21 | 1997-02-26 | Plessey Semiconductors Ltd | Random access memory |
| KR0164359B1 (ko) * | 1995-09-06 | 1999-02-18 | 김광호 | 싸이클시간을 감소시키기 위한 반도체 메모리 장치 |
| US6181640B1 (en) | 1997-06-24 | 2001-01-30 | Hyundai Electronics Industries Co., Ltd. | Control circuit for semiconductor memory device |
| US6928026B2 (en) | 2002-03-19 | 2005-08-09 | Broadcom Corporation | Synchronous global controller for enhanced pipelining |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57169994A (en) * | 1981-03-31 | 1982-10-19 | Fujitsu Ltd | Semiconductor storage device |
| JPS58194195A (ja) * | 1982-05-07 | 1983-11-12 | Hitachi Ltd | 出力回路 |
| JPS61139993A (ja) * | 1984-12-12 | 1986-06-27 | Hitachi Micro Comput Eng Ltd | スタテイツク型ｒａｍ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4608670A (en) * | 1984-08-02 | 1986-08-26 | Texas Instruments Incorporated | CMOS sense amplifier with N-channel sensing |
-
1987
- 1987-10-31 JP JP62276262A patent/JPH01119982A/ja active Pending
-
1988
- 1988-10-20 US US07/260,427 patent/US4939691A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57169994A (en) * | 1981-03-31 | 1982-10-19 | Fujitsu Ltd | Semiconductor storage device |
| JPS58194195A (ja) * | 1982-05-07 | 1983-11-12 | Hitachi Ltd | 出力回路 |
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|---|---|---|---|---|
| US5357468A (en) * | 1992-05-19 | 1994-10-18 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| US4939691A (en) | 1990-07-03 |
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