JP3290315B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、さらに詳しくは、データ遷移検出器（DataTransiti
on Detector；ＤＴＤ）を備えた半導体記憶装置に関す
る。
し、さらに詳しくは、データ遷移検出器（DataTransiti
on Detector；ＤＴＤ）を備えた半導体記憶装置に関す
る。
【０００２】
【従来の技術】揮発性の半導体記憶装置の１つとして、
たとえばリフレッシュ動作を必要としないスタティック
ランダムアクセスメモリ（ＳＲＡＭ）を挙げることがで
きる。ＳＲＡＭでは、入力データは書込ドライバに供給
される。この書込ドライバは外部から供給される書込イ
ネーブル信号に応答して活性化され、書込モードのとき
にその供給された入力データを選択された１つのメモリ
セルに書込む。この場合、書込ドライバは書込モードの
間中活性化されているので、メモリセルにデータを書込
み終えた後もデータを書込み続ける。そのため、ビット
線負荷からビット線に大量の書込電流が流れるととも
に、書込ドライバ、センスアンプなどにも大量の動作電
流が流れる。このように、ＳＲＡＭでは書込時の消費電
力が大きい。
たとえばリフレッシュ動作を必要としないスタティック
ランダムアクセスメモリ（ＳＲＡＭ）を挙げることがで
きる。ＳＲＡＭでは、入力データは書込ドライバに供給
される。この書込ドライバは外部から供給される書込イ
ネーブル信号に応答して活性化され、書込モードのとき
にその供給された入力データを選択された１つのメモリ
セルに書込む。この場合、書込ドライバは書込モードの
間中活性化されているので、メモリセルにデータを書込
み終えた後もデータを書込み続ける。そのため、ビット
線負荷からビット線に大量の書込電流が流れるととも
に、書込ドライバ、センスアンプなどにも大量の動作電
流が流れる。このように、ＳＲＡＭでは書込時の消費電
力が大きい。
【０００３】このような書込時の消費電力を低減するた
め、ＤＴＤを備えたＳＲＡＭが提供されている。ＤＴＤ
を備えたＳＲＡＭは、たとえば特開平１−２５１４９６
号公報に開示されている。ＤＴＤは、入力データが変化
したとき、所定期間の間、データ遷移検出信号を発生す
る。ＤＴＤは、書込イネーブル信号が読出状態から書込
状態へ変化したときにも、所定期間の間、データ遷移検
出信号を発生する。ＤＴＤを備えたＳＲＡＭでは、この
データ遷移検出信号に応答して書込ドライバが活性化さ
れる。したがって、書込ドライバは、入力データが変化
してから所定期間の間だけ、その入力データをメモリセ
ルに書込み、書込みが完了した後にデータを書込み続け
ることはない。そのため、上述した無駄な電流が流れる
ことはなく、消費電力が低減される。
め、ＤＴＤを備えたＳＲＡＭが提供されている。ＤＴＤ
を備えたＳＲＡＭは、たとえば特開平１−２５１４９６
号公報に開示されている。ＤＴＤは、入力データが変化
したとき、所定期間の間、データ遷移検出信号を発生す
る。ＤＴＤは、書込イネーブル信号が読出状態から書込
状態へ変化したときにも、所定期間の間、データ遷移検
出信号を発生する。ＤＴＤを備えたＳＲＡＭでは、この
データ遷移検出信号に応答して書込ドライバが活性化さ
れる。したがって、書込ドライバは、入力データが変化
してから所定期間の間だけ、その入力データをメモリセ
ルに書込み、書込みが完了した後にデータを書込み続け
ることはない。そのため、上述した無駄な電流が流れる
ことはなく、消費電力が低減される。
【０００４】
【発明が解決しようとする課題】しかしながら、書込イ
ネーブル信号にノイズが発生すると、そのノイズに応答
してＤＴＤがデータ遷移検出信号を発生する。そのた
め、書込ドライバが活性化され、読出しのために選択さ
れているメモリセルにデータが書込まれるという問題が
あった。このようにＤＴＤを備えたＳＲＡＭでは、消費
電力は低減されるが、書込イネーブル信号に含まれるノ
イズによって動作が読出状態から一時的に書込状態に変
化し、データが誤ってメモリセルに書込まれるという、
いわゆる誤書込みが起きることがあった。
ネーブル信号にノイズが発生すると、そのノイズに応答
してＤＴＤがデータ遷移検出信号を発生する。そのた
め、書込ドライバが活性化され、読出しのために選択さ
れているメモリセルにデータが書込まれるという問題が
あった。このようにＤＴＤを備えたＳＲＡＭでは、消費
電力は低減されるが、書込イネーブル信号に含まれるノ
イズによって動作が読出状態から一時的に書込状態に変
化し、データが誤ってメモリセルに書込まれるという、
いわゆる誤書込みが起きることがあった。
【０００５】この発明の目的は、書込時における消費電
力の小さい半導体記憶装置を提供することである。
力の小さい半導体記憶装置を提供することである。
【０００６】この発明の他の目的は、誤書込みが起こら
ない半導体記憶装置を提供することである。
ない半導体記憶装置を提供することである。
【０００７】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、メモリセル、信号発生手段、およびデータ書
込手段を備える。信号発生手段は、外部から供給される
書込制御信号より形成される内部書込制御信号の変化に
応答して、所定期間の間内部信号を活性化し、内部信号
に応じて内部信号遷移検出信号を発生する。信号発生手
段は、内部信号と内部書込制御信号とがともに活性化さ
れるときに内部信号遷移検出信号を活性化する第１の論
理回路を含む。データ書込手段は、内部書込制御信号お
よび内部信号遷移検出信号に応じて、外部から供給され
る入力データをメモリセルに書込む。データ書込手段
は、内部書込制御信号と内部信号遷移検出信号とがとも
に活性化されるときにメモリセルへの入力データの伝達
を指示する第２の論理回路を含む。
憶装置は、メモリセル、信号発生手段、およびデータ書
込手段を備える。信号発生手段は、外部から供給される
書込制御信号より形成される内部書込制御信号の変化に
応答して、所定期間の間内部信号を活性化し、内部信号
に応じて内部信号遷移検出信号を発生する。信号発生手
段は、内部信号と内部書込制御信号とがともに活性化さ
れるときに内部信号遷移検出信号を活性化する第１の論
理回路を含む。データ書込手段は、内部書込制御信号お
よび内部信号遷移検出信号に応じて、外部から供給され
る入力データをメモリセルに書込む。データ書込手段
は、内部書込制御信号と内部信号遷移検出信号とがとも
に活性化されるときにメモリセルへの入力データの伝達
を指示する第２の論理回路を含む。
【０００８】
【０００９】
【００１０】
【作用】請求項１に係る半導体記憶装置においては、内
部書込制御信号の変化に応答して所定期間の間発生され
る内部信号および内部書込制御信号がともに第１の論理
回路に供給されたとき、内部信号遷移検出信号を発生
し、さらに、内部書込制御信号および内部信号遷移検出
信号がともに第２の論理回路に供給されたとき、外部か
ら供給される入力データをメモリセルに書込むデータ書
込手段を備えるものである。したがって、読出状態の間
に内部書込制御信号にノイズが入っても、２つの論理回
路を経ないとデータ書込手段により書込が行なわれない
ので、入力データがメモリセルに誤って書込まれること
はない。
部書込制御信号の変化に応答して所定期間の間発生され
る内部信号および内部書込制御信号がともに第１の論理
回路に供給されたとき、内部信号遷移検出信号を発生
し、さらに、内部書込制御信号および内部信号遷移検出
信号がともに第２の論理回路に供給されたとき、外部か
ら供給される入力データをメモリセルに書込むデータ書
込手段を備えるものである。したがって、読出状態の間
に内部書込制御信号にノイズが入っても、２つの論理回
路を経ないとデータ書込手段により書込が行なわれない
ので、入力データがメモリセルに誤って書込まれること
はない。
【００１１】
【００１２】
【００１３】
【実施例】以下、この発明の実施例を図面を参照して詳
しく説明する。なお、図中同一符号は同一または相当部
分を示す。
しく説明する。なお、図中同一符号は同一または相当部
分を示す。
【００１４】図１は、この発明の一実施例によるＳＲＡ
Ｍの全体構成を示すブロック図である。図１を参照し
て、このＳＲＡＭは、１枚の半導体チップ１０上に、８
個のメモリセルアレイ１２と、メモリセルアレイ１２に
対応する８個の入出力回路１４と、行デコーダ１６と、
列デコーダ１８と、１０個のアドレスバッファ２０とを
備える。各メモリセルアレイ１２は、複数のワード線
と、ワード線に交差して配置された複数のビット線対
と、ワード線およびビット線対の交点に対応して配置さ
れた複数のスタティックメモリセルとを備える。なお、
図１ではワード線ＷＬ、ビット線対ＢＬ，／ＢＬ、メモ
リセル１２１のそれぞれ１つだけが示されている。ビッ
ト線ＢＬおよび／ＢＬには、ビット線負荷として、ダイ
オード接続されたＮチャネルＭＯＳトランジスタ１２８
および１２９がそれぞれ接続されている。
Ｍの全体構成を示すブロック図である。図１を参照し
て、このＳＲＡＭは、１枚の半導体チップ１０上に、８
個のメモリセルアレイ１２と、メモリセルアレイ１２に
対応する８個の入出力回路１４と、行デコーダ１６と、
列デコーダ１８と、１０個のアドレスバッファ２０とを
備える。各メモリセルアレイ１２は、複数のワード線
と、ワード線に交差して配置された複数のビット線対
と、ワード線およびビット線対の交点に対応して配置さ
れた複数のスタティックメモリセルとを備える。なお、
図１ではワード線ＷＬ、ビット線対ＢＬ，／ＢＬ、メモ
リセル１２１のそれぞれ１つだけが示されている。ビッ
ト線ＢＬおよび／ＢＬには、ビット線負荷として、ダイ
オード接続されたＮチャネルＭＯＳトランジスタ１２８
および１２９がそれぞれ接続されている。
【００１５】図２は、図１に示されたメモリセル１２１
の構成を示す回路図である。図２を参照して、メモリセ
ル１２１は、ＮチャネルＭＯＳトランジスタからなるア
クセストランジスタ１２２および１２３と、Ｐチャネル
ＭＯＳトランジスタからなる負荷トランジスタ１２４お
よび１２６と、ＮチャネルＭＯＳトランジスタからなる
ドライバトランジスタ１２５および１２７とを備える。
トランジスタ１２４および１２５は１つのＣＭＯＳイン
バータを構成する。トランジスタ１２６および１２７は
もう１つのＣＭＯＳインバータを構成する。これら２つ
のインバータは、記憶ノードＭ１およびＭ２の間に交差
接続されている。アクセストランジスタ１２２はビット
線ＢＬおよび記憶ノードＭ１の間に接続され、ワード線
ＷＬに接続されたゲート電極を有する。アクセストラン
ジスタ１２３はビット線／ＢＬおよび記憶ノードＭ２の
間に接続され、ワード線ＷＬに接続されたゲート電極を
有する。
の構成を示す回路図である。図２を参照して、メモリセ
ル１２１は、ＮチャネルＭＯＳトランジスタからなるア
クセストランジスタ１２２および１２３と、Ｐチャネル
ＭＯＳトランジスタからなる負荷トランジスタ１２４お
よび１２６と、ＮチャネルＭＯＳトランジスタからなる
ドライバトランジスタ１２５および１２７とを備える。
トランジスタ１２４および１２５は１つのＣＭＯＳイン
バータを構成する。トランジスタ１２６および１２７は
もう１つのＣＭＯＳインバータを構成する。これら２つ
のインバータは、記憶ノードＭ１およびＭ２の間に交差
接続されている。アクセストランジスタ１２２はビット
線ＢＬおよび記憶ノードＭ１の間に接続され、ワード線
ＷＬに接続されたゲート電極を有する。アクセストラン
ジスタ１２３はビット線／ＢＬおよび記憶ノードＭ２の
間に接続され、ワード線ＷＬに接続されたゲート電極を
有する。
【００１６】このようなメモリセル１２１においては、
ワード線ＷＬの電位が上昇するとアクセストランジスタ
１２２および１２３が導通状態となり、これによりビッ
ト線ＢＬの電位がアクセストランジスタ１２２を介して
記憶ノードＭ１に伝達され、他方、ビット線／ＢＬの電
位がアクセストランジスタ１２３を介して記憶ノードＭ
２に伝達される。次いでワード線ＷＬの電位が下降する
と、アクセストランジスタ１２２および１２３はともに
非導通状態となり、これにより交差接続された２つのイ
ンバータにビット線対ＢＬ，／ＢＬ上の相補的なデータ
がラッチされることとなる。このメモリセル１２１は双
安定状態を有するため、リフレッシュ動作を必要としな
い。
ワード線ＷＬの電位が上昇するとアクセストランジスタ
１２２および１２３が導通状態となり、これによりビッ
ト線ＢＬの電位がアクセストランジスタ１２２を介して
記憶ノードＭ１に伝達され、他方、ビット線／ＢＬの電
位がアクセストランジスタ１２３を介して記憶ノードＭ
２に伝達される。次いでワード線ＷＬの電位が下降する
と、アクセストランジスタ１２２および１２３はともに
非導通状態となり、これにより交差接続された２つのイ
ンバータにビット線対ＢＬ，／ＢＬ上の相補的なデータ
がラッチされることとなる。このメモリセル１２１は双
安定状態を有するため、リフレッシュ動作を必要としな
い。
【００１７】ここでは、フルＣＭＯＳ型のメモリセル１
２１が例示されているが、このようなメモリセル１２１
の代わりに、高抵抗負荷型メモリセル、ＴＦＴ型メモリ
セルなどが用いられてもよい。
２１が例示されているが、このようなメモリセル１２１
の代わりに、高抵抗負荷型メモリセル、ＴＦＴ型メモリ
セルなどが用いられてもよい。
【００１８】再び図１を参照して、各入出力回路１４
は、複数のビット線対に対応する複数の列選択ゲート
と、入出力線対ＩＯ，／ＩＯとを備える。図１では、１
つの列選択ゲート１４１だけが代表的に示されている。
は、複数のビット線対に対応する複数の列選択ゲート
と、入出力線対ＩＯ，／ＩＯとを備える。図１では、１
つの列選択ゲート１４１だけが代表的に示されている。
【００１９】図３は、図１に示された列選択ゲート１４
１の構成を示す回路図である。図３を参照して、この列
選択ゲート１４１は、転送ゲート１４２および１４３
と、インバータ１４４とを備える。転送ゲート１４２は
ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳ
トランジスタから構成され、入出力線ＩＯとビット線Ｂ
Ｌとの間に接続される。転送ゲート１４３はＮチャネル
ＭＯＳトランジスタおよびＰチャネルＭＯＳトランジス
タから構成され、入出力線／ＩＯとビット線／ＢＬとの
間に接続される。転送ゲート１４２および１４３におけ
るＮチャネルＭＯＳトランジスタのゲート電極には、図
１に示された列デコーダ１８からの列選択信号が供給さ
れる。転送ゲート１４２および１４３におけるＰチャネ
ルＭＯＳトランジスタのゲート電極には、列デコーダ１
８からの列選択信号がインバータ１４４を介して供給さ
れる。
１の構成を示す回路図である。図３を参照して、この列
選択ゲート１４１は、転送ゲート１４２および１４３
と、インバータ１４４とを備える。転送ゲート１４２は
ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳ
トランジスタから構成され、入出力線ＩＯとビット線Ｂ
Ｌとの間に接続される。転送ゲート１４３はＮチャネル
ＭＯＳトランジスタおよびＰチャネルＭＯＳトランジス
タから構成され、入出力線／ＩＯとビット線／ＢＬとの
間に接続される。転送ゲート１４２および１４３におけ
るＮチャネルＭＯＳトランジスタのゲート電極には、図
１に示された列デコーダ１８からの列選択信号が供給さ
れる。転送ゲート１４２および１４３におけるＰチャネ
ルＭＯＳトランジスタのゲート電極には、列デコーダ１
８からの列選択信号がインバータ１４４を介して供給さ
れる。
【００２０】したがって、Ｈ（論理ハイ）レベルの列選
択信号が供給されると、トランスファーゲート１４２お
よび１４３が導通状態となり、これにより入出力線ＩＯ
のデータが転送ゲート１４２を介してビット線ＢＬに転
送され、入出力線／ＩＯのデータが転送ゲート１４３を
介してビット線／ＢＬに転送される。
択信号が供給されると、トランスファーゲート１４２お
よび１４３が導通状態となり、これにより入出力線ＩＯ
のデータが転送ゲート１４２を介してビット線ＢＬに転
送され、入出力線／ＩＯのデータが転送ゲート１４３を
介してビット線／ＢＬに転送される。
【００２１】再び図１を参照して、行デコーダ１６は、
アドレスバッファ２０から供給される行アドレス信号Ｒ
Ａをデコードし、それにより１つのワード線ＷＬを選択
する。ワード線ＷＬが選択されると、その電位は上昇
し、それにより上述したようにそのワード線ＷＬに接続
されたすべてのメモリセル１２１中のアクセストランジ
スタ１２２および１２３が導通状態となる。行デコーダ
１６は、後述するグローバルＡＴＤ発生器３６からのア
ドレス遷移検出信号ＡＴＤにも応答して動作する。
アドレスバッファ２０から供給される行アドレス信号Ｒ
Ａをデコードし、それにより１つのワード線ＷＬを選択
する。ワード線ＷＬが選択されると、その電位は上昇
し、それにより上述したようにそのワード線ＷＬに接続
されたすべてのメモリセル１２１中のアクセストランジ
スタ１２２および１２３が導通状態となる。行デコーダ
１６は、後述するグローバルＡＴＤ発生器３６からのア
ドレス遷移検出信号ＡＴＤにも応答して動作する。
【００２２】列デコーダ１８は、アドレスバッファ２０
から供給される列アドレス信号ＣＡをデコードし、それ
により１つのビット線対ＢＬ，／ＢＬを選択する。選択
されたビット線対ＢＬ，／ＢＬには、上述したように入
出力線対ＩＯ，／ＩＯのデータが列選択ゲート１４１を
介して供給される。
から供給される列アドレス信号ＣＡをデコードし、それ
により１つのビット線対ＢＬ，／ＢＬを選択する。選択
されたビット線対ＢＬ，／ＢＬには、上述したように入
出力線対ＩＯ，／ＩＯのデータが列選択ゲート１４１を
介して供給される。
【００２３】アドレスバッファ２０はすべてチップセレ
クト信号／ＣＳに応答して活性化され、外部から供給さ
れる１０ビットのアドレス信号ＡＤ１〜ＡＤ１０をそれ
ぞれ増幅し、行デコーダ１６に行アドレス信号ＲＡを供
給しかつ列デコーダ１８に列アドレス信号ＣＡを供給す
る。
クト信号／ＣＳに応答して活性化され、外部から供給さ
れる１０ビットのアドレス信号ＡＤ１〜ＡＤ１０をそれ
ぞれ増幅し、行デコーダ１６に行アドレス信号ＲＡを供
給しかつ列デコーダ１８に列アドレス信号ＣＡを供給す
る。
【００２４】図４は、図１に示された各アドレスバッフ
ァ２０の構成を示す回路図である。図４を参照して、各
アドレスバッファ２０は、ＮＯＲゲート２０１と、イン
バータ２０２〜２０４とを備える。チップセレクト信号
／ＣＳおよび１ビットのアドレス信号ＡＤはＮＯＲゲー
ト２０１に供給される。ＮＯＲゲート２０１の出力は、
インバータ２０２〜２０４を介して行デコーダ１６また
は列デコーダ１８に供給される。インバータ２０２の出
力は、後述するローカルＡＴＤ発生器３４に供給され
る。したがって、各アドレスバッファ２０はＬ（論理ロ
ー）レベルのチップセレクト信号／ＣＳが供給されると
き、外部から供給されるアドレス信号ＡＤを行デコーダ
１６または列デコーダ１８に供給する。
ァ２０の構成を示す回路図である。図４を参照して、各
アドレスバッファ２０は、ＮＯＲゲート２０１と、イン
バータ２０２〜２０４とを備える。チップセレクト信号
／ＣＳおよび１ビットのアドレス信号ＡＤはＮＯＲゲー
ト２０１に供給される。ＮＯＲゲート２０１の出力は、
インバータ２０２〜２０４を介して行デコーダ１６また
は列デコーダ１８に供給される。インバータ２０２の出
力は、後述するローカルＡＴＤ発生器３４に供給され
る。したがって、各アドレスバッファ２０はＬ（論理ロ
ー）レベルのチップセレクト信号／ＣＳが供給されると
き、外部から供給されるアドレス信号ＡＤを行デコーダ
１６または列デコーダ１８に供給する。
【００２５】再び図１を参照して、このＳＲＡＭはさら
に、８個のデータ入力バッファ２２と、８個の書込ドラ
イバ２４と、書込イネーブルバッファ２６とを備える。
に、８個のデータ入力バッファ２２と、８個の書込ドラ
イバ２４と、書込イネーブルバッファ２６とを備える。
【００２６】図５は、書込イネーブルバッファ２６の構
成を示す回路図である。図５を参照して、この書込イネ
ーブルバッファ２６は、ＮＯＲゲート２６１と、インバ
ータ２６２〜２６４とを備える。ＮＯＲゲート２６１に
は、チップセレクト信号／ＣＳおよび外部書込イネーブ
ル信号／ＷＥが供給される。ＮＯＲゲート２６１の出力
は、インバータ２６２〜２６４を介して内部書込イネー
ブル信号／ＷＥ１として図１のデータ入力バッファ２２
などに供給される。したがって、書込イネーブルバッフ
ァ２６は、チップセレクト信号／ＣＳがＬレベルにある
間にＬレベルの外部書込イネーブル信号／ＷＥが供給さ
れると、Ｌレベルの内部書込イネーブル信号／ＷＥ１を
生成する。
成を示す回路図である。図５を参照して、この書込イネ
ーブルバッファ２６は、ＮＯＲゲート２６１と、インバ
ータ２６２〜２６４とを備える。ＮＯＲゲート２６１に
は、チップセレクト信号／ＣＳおよび外部書込イネーブ
ル信号／ＷＥが供給される。ＮＯＲゲート２６１の出力
は、インバータ２６２〜２６４を介して内部書込イネー
ブル信号／ＷＥ１として図１のデータ入力バッファ２２
などに供給される。したがって、書込イネーブルバッフ
ァ２６は、チップセレクト信号／ＣＳがＬレベルにある
間にＬレベルの外部書込イネーブル信号／ＷＥが供給さ
れると、Ｌレベルの内部書込イネーブル信号／ＷＥ１を
生成する。
【００２７】図６は、図１に示された各データ入力バッ
ファ２２の構成を示す回路図である。図６を参照して、
このデータ入力バッファ２２は、ＮＯＲゲート２２１
と、インバータ２２２〜２２４とを備える。ＮＯＲゲー
ト２２１には、書込イネーブルバッファ２６からの内部
書込イネーブル信号／ＷＥ１が供給されるとともに、外
部から８ビットの入力データＤｉｎ１〜Ｄｉｎ８のうち
対応する１ビットの入力データＤｉｎが供給される。Ｎ
ＯＲゲート２２１の出力は、インバータ２２２〜２２４
を介して書込データＷＤとして対応する１つの書込ドラ
イバ２４に供給される。インバータ２２２の出力は、書
込データＰＷＤとして後述する８個のローカルＤＴＤ発
生器２７のうち対応する１つに供給される。したがっ
て、この８個のデータ入力バッファ２２は、内部書込イ
ネーブル信号／ＷＥ１がＬレベルにある間、外部から供
給された８ビットの入力データＤｉｎ１〜Ｄｉｎ８を書
込データＷＤ１〜ＷＤ８として８個の書込ドライバ２４
にそれぞれ供給するとともに、書込データＰＷＤ１〜Ｐ
ＷＤ８として８個のローカルＤＴＤ発生器２７にそれぞ
れ供給する。
ファ２２の構成を示す回路図である。図６を参照して、
このデータ入力バッファ２２は、ＮＯＲゲート２２１
と、インバータ２２２〜２２４とを備える。ＮＯＲゲー
ト２２１には、書込イネーブルバッファ２６からの内部
書込イネーブル信号／ＷＥ１が供給されるとともに、外
部から８ビットの入力データＤｉｎ１〜Ｄｉｎ８のうち
対応する１ビットの入力データＤｉｎが供給される。Ｎ
ＯＲゲート２２１の出力は、インバータ２２２〜２２４
を介して書込データＷＤとして対応する１つの書込ドラ
イバ２４に供給される。インバータ２２２の出力は、書
込データＰＷＤとして後述する８個のローカルＤＴＤ発
生器２７のうち対応する１つに供給される。したがっ
て、この８個のデータ入力バッファ２２は、内部書込イ
ネーブル信号／ＷＥ１がＬレベルにある間、外部から供
給された８ビットの入力データＤｉｎ１〜Ｄｉｎ８を書
込データＷＤ１〜ＷＤ８として８個の書込ドライバ２４
にそれぞれ供給するとともに、書込データＰＷＤ１〜Ｐ
ＷＤ８として８個のローカルＤＴＤ発生器２７にそれぞ
れ供給する。
【００２８】再び図１を参照して、このＳＲＡＭはさら
に、８個のローカルＤＴＤ発生器２７と、ＤＴＤバッフ
ァ３０とを備える。ローカルＤＴＤ発生器２７の各々
は、供給される１ビットの書込データＰＷＤが変化する
とき、１ビットのローカルデータ遷移検出信号ＬＤＴＤ
を発生する。ＤＴＤバッファ３０は、供給される８ビッ
トのローカルデータ遷移検出信号ＬＤＴＤ１〜ＬＤＴＤ
８のうちいずれかが変化すると、１ビットのデータ遷移
検出信号／ＤＴＤを発生する。ＤＴＤバッファ３０はま
た、供給される内部書込イネーブル信号／ＷＥ１が変化
するときにも、そのデータ遷移検出信号／ＤＴＤを発生
する。
に、８個のローカルＤＴＤ発生器２７と、ＤＴＤバッフ
ァ３０とを備える。ローカルＤＴＤ発生器２７の各々
は、供給される１ビットの書込データＰＷＤが変化する
とき、１ビットのローカルデータ遷移検出信号ＬＤＴＤ
を発生する。ＤＴＤバッファ３０は、供給される８ビッ
トのローカルデータ遷移検出信号ＬＤＴＤ１〜ＬＤＴＤ
８のうちいずれかが変化すると、１ビットのデータ遷移
検出信号／ＤＴＤを発生する。ＤＴＤバッファ３０はま
た、供給される内部書込イネーブル信号／ＷＥ１が変化
するときにも、そのデータ遷移検出信号／ＤＴＤを発生
する。
【００２９】図７は、図１に示された各ローカルＤＴＤ
発生器２７の構成を示す回路図である。図７を参照し
て、このローカルＤＴＤ発生器２７は、直列に接続され
たＰチャネルＭＯＳトランジスタ２７１〜２７４と並列
に接続されたＮチャネルＭＯＳトランジスタ２７５およ
び２７６とを備える。ローカルＤＴＤ発生器２７はさら
に、インバータ２７７を備えるとともに、直列に接続さ
れたＰチャネルＭＯＳトランジスタ２７８〜２８１と並
列に接続されたＮチャネルＭＯＳトランジスタ２８２お
よび２８３とを備える。ローカルＤＴＤ発生器２７はさ
らに、生成されるべきローカルデータ遷移検出信号ＬＤ
ＴＤのパルス幅を決定するためのキャパシタ２８４およ
び２８５を備える。
発生器２７の構成を示す回路図である。図７を参照し
て、このローカルＤＴＤ発生器２７は、直列に接続され
たＰチャネルＭＯＳトランジスタ２７１〜２７４と並列
に接続されたＮチャネルＭＯＳトランジスタ２７５およ
び２７６とを備える。ローカルＤＴＤ発生器２７はさら
に、インバータ２７７を備えるとともに、直列に接続さ
れたＰチャネルＭＯＳトランジスタ２７８〜２８１と並
列に接続されたＮチャネルＭＯＳトランジスタ２８２お
よび２８３とを備える。ローカルＤＴＤ発生器２７はさ
らに、生成されるべきローカルデータ遷移検出信号ＬＤ
ＴＤのパルス幅を決定するためのキャパシタ２８４およ
び２８５を備える。
【００３０】ローカルＤＴＤ発生器２７はさらに、直列
に接続されたＰチャネルＭＯＳトランジスタ２８６およ
び２８７ならびにＮチャネルＭＯＳトランジスタ２８８
を備える。ローカルＤＴＤ発生器２７はさらに、直列に
接続されたＰチャネルＭＯＳトランジスタ２８９および
２９０ならびにＮチャネルＭＯＳトランジスタ２９１を
備える。ローカルＤＴＤ発生器２７はさらに、インバー
タ２９２および２９３を備える。
に接続されたＰチャネルＭＯＳトランジスタ２８６およ
び２８７ならびにＮチャネルＭＯＳトランジスタ２８８
を備える。ローカルＤＴＤ発生器２７はさらに、直列に
接続されたＰチャネルＭＯＳトランジスタ２８９および
２９０ならびにＮチャネルＭＯＳトランジスタ２９１を
備える。ローカルＤＴＤ発生器２７はさらに、インバー
タ２９２および２９３を備える。
【００３１】図８は、図１に示されたＤＴＤバッファ３
０の構成を示すブロック図である。図８を参照して、こ
のＤＴＤバッファ３０は、書込イネーブル遷移検出器３
０１と、９入力ＮＯＲゲート３０２と、ライズディレイ
回路３０３と、論理ゲート３０４と、インバータ３０５
と、ライズディレイ回路３０６とを備える。
０の構成を示すブロック図である。図８を参照して、こ
のＤＴＤバッファ３０は、書込イネーブル遷移検出器３
０１と、９入力ＮＯＲゲート３０２と、ライズディレイ
回路３０３と、論理ゲート３０４と、インバータ３０５
と、ライズディレイ回路３０６とを備える。
【００３２】書込イネーブル遷移検出器３０１は、図７
に示されたローカルＤＴＤ発生器２７と同様に構成され
る。したがって、書込イネーブル遷移検出器３０１は、
内部書込イネーブル信号／ＷＥ１が変化すると、遷移検
出信号ＬＤＴＤ０を発生する。ＮＯＲゲート３０２に
は、書込イネーブル遷移検出器３０１からの遷移検出信
号ＬＤＴＤ０が供給されるとともに、ローカルＤＴＤ発
生器２７からの８ビットのローカルデータ遷移検出信号
ＬＤＴＤ１〜ＬＤＴＤ８が供給される。ＮＯＲゲート３
０２の出力はライズディレイ回路３０３に供給される。
に示されたローカルＤＴＤ発生器２７と同様に構成され
る。したがって、書込イネーブル遷移検出器３０１は、
内部書込イネーブル信号／ＷＥ１が変化すると、遷移検
出信号ＬＤＴＤ０を発生する。ＮＯＲゲート３０２に
は、書込イネーブル遷移検出器３０１からの遷移検出信
号ＬＤＴＤ０が供給されるとともに、ローカルＤＴＤ発
生器２７からの８ビットのローカルデータ遷移検出信号
ＬＤＴＤ１〜ＬＤＴＤ８が供給される。ＮＯＲゲート３
０２の出力はライズディレイ回路３０３に供給される。
【００３３】図９は、図８に示されたライズディレイ回
路３０３の構成を示す回路図である。図９を参照して、
このライズディレイ３０３は、直列に接続されたＰチャ
ネルＭＯＳトランジスタ３０７およびＮチャネルＭＯＳ
トランジスタ３０８〜３１０と、キャパシタ３１１およ
び３１２と、直列に接続されたＰチャネルＭＯＳトラン
ジスタ３１３およびＮチャネルＭＯＳトランジスタ３１
４とを備える。トランジスタ３０７〜３１０は１つのＣ
ＭＯＳインバータを構成する。トランジスタ３１３およ
び３１４はさらに１つのＣＭＯＳインバータを構成す
る。キャパシタ３１１は、前段のインバータの出力ノー
ドと電源ノードとの間に接続される。キャパシタ３１２
は、前段のインバータの出力ノードと接地ノードとの間
に接続される。
路３０３の構成を示す回路図である。図９を参照して、
このライズディレイ３０３は、直列に接続されたＰチャ
ネルＭＯＳトランジスタ３０７およびＮチャネルＭＯＳ
トランジスタ３０８〜３１０と、キャパシタ３１１およ
び３１２と、直列に接続されたＰチャネルＭＯＳトラン
ジスタ３１３およびＮチャネルＭＯＳトランジスタ３１
４とを備える。トランジスタ３０７〜３１０は１つのＣ
ＭＯＳインバータを構成する。トランジスタ３１３およ
び３１４はさらに１つのＣＭＯＳインバータを構成す
る。キャパシタ３１１は、前段のインバータの出力ノー
ドと電源ノードとの間に接続される。キャパシタ３１２
は、前段のインバータの出力ノードと接地ノードとの間
に接続される。
【００３４】前段のインバータにおいては、３つのＮチ
ャネルＭＯＳトランジスタ３０８〜３１０が直列に接続
されているため、そのチャネル長が実質的に長くされて
いる。したがって、トランジスタ３０８〜３１０全体の
駆動能力はＰチャネルＭＯＳトランジスタ３０７のそれ
よりも小さくなる。そのため、Ｌレベルの入力信号が供
給されると、キャパシタ３１１は急速に放電されかつキ
ャパシタ３１２は急速に充電されるが、Ｈレベルの入力
信号が供給されると、キャパシタ３１１は徐々に充電さ
れかつキャパシタ３１２は徐々に放電される。したがっ
て、このライズディレイ回路３０３は、入力信号の立上
がりだけを遅らせることができる。
ャネルＭＯＳトランジスタ３０８〜３１０が直列に接続
されているため、そのチャネル長が実質的に長くされて
いる。したがって、トランジスタ３０８〜３１０全体の
駆動能力はＰチャネルＭＯＳトランジスタ３０７のそれ
よりも小さくなる。そのため、Ｌレベルの入力信号が供
給されると、キャパシタ３１１は急速に放電されかつキ
ャパシタ３１２は急速に充電されるが、Ｈレベルの入力
信号が供給されると、キャパシタ３１１は徐々に充電さ
れかつキャパシタ３１２は徐々に放電される。したがっ
て、このライズディレイ回路３０３は、入力信号の立上
がりだけを遅らせることができる。
【００３５】再び図８を参照して、論理ゲート３０４に
は、ライズディレイ回路３０３の出力が供給されるとと
もに、書込イネーブルバッファ２６からの内部書込イネ
ーブル信号／ＷＥ１が供給される。論理ゲート３０４の
出力はインバータ３０５を介してライズディレイ回路３
０６に供給されるとともに、データ遷移検出信号ＰＤＴ
Ｄとして後述するグローバルＡＴＤ発生器３６に供給さ
れる。ライズディレイ回路３０６は、図９に示されたラ
イデズィレイ回路３０３と同様に構成される。
は、ライズディレイ回路３０３の出力が供給されるとと
もに、書込イネーブルバッファ２６からの内部書込イネ
ーブル信号／ＷＥ１が供給される。論理ゲート３０４の
出力はインバータ３０５を介してライズディレイ回路３
０６に供給されるとともに、データ遷移検出信号ＰＤＴ
Ｄとして後述するグローバルＡＴＤ発生器３６に供給さ
れる。ライズディレイ回路３０６は、図９に示されたラ
イデズィレイ回路３０３と同様に構成される。
【００３６】図１０は、ローカルＤＴＤ発生器２７およ
びＤＴＤバッファ３０の動作を示すタイミングチャート
である。図１０（ａ）に示されるように、１つのデータ
入力バッファ２２から供給される書込データＰＷＤが変
化すると、図１０（ｃ）に示されるように、対応するロ
ーカルデータ遷移検出信号ＬＤＴＤが所定期間Ｈレベル
となる。このように、いずれか１つのローカルデータ遷
移検出信号ＬＤＴＤがＨレベルになると、図１０（ｄ）
に示されるように、データ遷移検出信号／ＤＴＤが所定
期間Ｌレベルになる。
びＤＴＤバッファ３０の動作を示すタイミングチャート
である。図１０（ａ）に示されるように、１つのデータ
入力バッファ２２から供給される書込データＰＷＤが変
化すると、図１０（ｃ）に示されるように、対応するロ
ーカルデータ遷移検出信号ＬＤＴＤが所定期間Ｈレベル
となる。このように、いずれか１つのローカルデータ遷
移検出信号ＬＤＴＤがＨレベルになると、図１０（ｄ）
に示されるように、データ遷移検出信号／ＤＴＤが所定
期間Ｌレベルになる。
【００３７】また、図１０（ｂ）に示されるように、書
込イネーブルバッファ２６から供給される内部書込イネ
ーブル信号／ＷＥ１がＨレベルからＬレベルに変化する
と、図１０（ｃ）に示されるようにＤＴＤバッファ３０
内の遷移検出信号ＬＤＴＤが所定期間Ｈレベルとなる。
遷移検出信号ＬＤＴＤがＨレベルになると、図１０
（ｄ）に示されるようにデータ遷移検出信号／ＤＴＤは
所定期間Ｌレベルとなる。
込イネーブルバッファ２６から供給される内部書込イネ
ーブル信号／ＷＥ１がＨレベルからＬレベルに変化する
と、図１０（ｃ）に示されるようにＤＴＤバッファ３０
内の遷移検出信号ＬＤＴＤが所定期間Ｈレベルとなる。
遷移検出信号ＬＤＴＤがＨレベルになると、図１０
（ｄ）に示されるようにデータ遷移検出信号／ＤＴＤは
所定期間Ｌレベルとなる。
【００３８】このように、入力データＤｉｎ１〜Ｄｉｎ
８が変化する、つまりいずれか１ビットの入力データＤ
ｉｎが変化すると、Ｌレベルのデータ遷移検出信号／Ｄ
ＴＤが所定期間の間生成される。また、外部書込イネー
ブル信号／ＷＥがＨレベルからＬレベルに変化したとき
もまた、Ｌレベルのデータ遷移検出信号／ＤＴＤが所定
期間の間生成される。
８が変化する、つまりいずれか１ビットの入力データＤ
ｉｎが変化すると、Ｌレベルのデータ遷移検出信号／Ｄ
ＴＤが所定期間の間生成される。また、外部書込イネー
ブル信号／ＷＥがＨレベルからＬレベルに変化したとき
もまた、Ｌレベルのデータ遷移検出信号／ＤＴＤが所定
期間の間生成される。
【００３９】図１１は、図１に示された書込ドライバ制
御回路３２の構成を示す回路図である。図１１を参照し
て、書込ドライバ制御回路３２は、論理ゲート３２１
と、インバータ３２２とを備える。論理ゲート３２１に
は、書込イネーブルバッファ２６からの内部書込イネー
ブル信号／ＷＥ１と、ＤＴＤバッファ３０からのデータ
遷移検出信号／ＤＴＤとが供給される。論理ゲート３２
１の出力は、インバータ３２２を介して内部書込イネー
ブル信号／ＷＥ２として８個の書込ドライバ２４にそれ
ぞれ供給される。
御回路３２の構成を示す回路図である。図１１を参照し
て、書込ドライバ制御回路３２は、論理ゲート３２１
と、インバータ３２２とを備える。論理ゲート３２１に
は、書込イネーブルバッファ２６からの内部書込イネー
ブル信号／ＷＥ１と、ＤＴＤバッファ３０からのデータ
遷移検出信号／ＤＴＤとが供給される。論理ゲート３２
１の出力は、インバータ３２２を介して内部書込イネー
ブル信号／ＷＥ２として８個の書込ドライバ２４にそれ
ぞれ供給される。
【００４０】図１２は、図１に示された各書込ドライバ
２４の構成を示す回路図である。図１２を参照して、こ
の書込ドライバ２４は、インバータ２４１と、ＮＯＲゲ
ート２４２および２４３と、ＮチャネルＭＯＳトランジ
スタ２４４〜２４７とを備える。ＮＯＲゲート２４２に
は、対応する１つのデータ入力バッファ２２からの書込
データＷＤがインバータ２４１を介して供給されるとと
もに、書込ドライバ制御回路３２からの内部書込イネー
ブル信号／ＷＥ２が供給される。ＮＯＲゲート２４３に
は、その書込データＷＤおよび内部書込イネーブル信号
／ＷＥ２が供給される。
２４の構成を示す回路図である。図１２を参照して、こ
の書込ドライバ２４は、インバータ２４１と、ＮＯＲゲ
ート２４２および２４３と、ＮチャネルＭＯＳトランジ
スタ２４４〜２４７とを備える。ＮＯＲゲート２４２に
は、対応する１つのデータ入力バッファ２２からの書込
データＷＤがインバータ２４１を介して供給されるとと
もに、書込ドライバ制御回路３２からの内部書込イネー
ブル信号／ＷＥ２が供給される。ＮＯＲゲート２４３に
は、その書込データＷＤおよび内部書込イネーブル信号
／ＷＥ２が供給される。
【００４１】トランジスタ２４４および２４５は電源ノ
ードおよび接地ノードの間に直列に接続され、出力ノー
ド２４８は図１に示された対応する入出力回路１４にお
ける入出力線ＩＯに接続される。トランジスタ２４６お
よび２４７は電源ノードおよび接地ノードの間に直列に
接続され、出力ノード２４９はその入出力回路１４にお
ける入出力線／ＩＯに接続される。そして、ＮＯＲゲー
ト２４２の出力はトランジスタ２４４および２４７のゲ
ート電極に与えられる。ＮＯＲゲート２４３の出力はト
ランジスタ２４５および２４６のゲート電極に与えられ
る。
ードおよび接地ノードの間に直列に接続され、出力ノー
ド２４８は図１に示された対応する入出力回路１４にお
ける入出力線ＩＯに接続される。トランジスタ２４６お
よび２４７は電源ノードおよび接地ノードの間に直列に
接続され、出力ノード２４９はその入出力回路１４にお
ける入出力線／ＩＯに接続される。そして、ＮＯＲゲー
ト２４２の出力はトランジスタ２４４および２４７のゲ
ート電極に与えられる。ＮＯＲゲート２４３の出力はト
ランジスタ２４５および２４６のゲート電極に与えられ
る。
【００４２】Ｈレベルの内部書込イネーブル信号／ＷＥ
２が供給されるとき、すべてのトランジスタ２４４〜２
４７のゲート電極にはＬレベルの電位が与えられる。し
たがって、すべてのトランジスタ２４４〜２４７は非導
通状態となるので、出力ノード２４８および２４９はと
もに高インピーダンス状態となる。
２が供給されるとき、すべてのトランジスタ２４４〜２
４７のゲート電極にはＬレベルの電位が与えられる。し
たがって、すべてのトランジスタ２４４〜２４７は非導
通状態となるので、出力ノード２４８および２４９はと
もに高インピーダンス状態となる。
【００４３】他方、Ｌレベルの内部書込イネーブル信号
／ＷＥ２が供給されると、この書込ドライバ２４は活性
化される。Ｈレベルの書込データＷＤが供給されると、
トランジスタ２４４および２４７が導通状態となり、ト
ランジスタ２４５および２４６が非導通状態となる。し
たがって、出力ノード２４８の電位はＨレベルとなり、
出力ノード２４９の電位はＬレベルとなる。
／ＷＥ２が供給されると、この書込ドライバ２４は活性
化される。Ｈレベルの書込データＷＤが供給されると、
トランジスタ２４４および２４７が導通状態となり、ト
ランジスタ２４５および２４６が非導通状態となる。し
たがって、出力ノード２４８の電位はＨレベルとなり、
出力ノード２４９の電位はＬレベルとなる。
【００４４】他方、Ｌレベルの書込データＷＤが供給さ
れると、トランジスタ２４４および２４７が非導通状態
となり、トランジスタ２４５および２４６が導通状態と
なる。したがって、出力ノード２４８の電位がＬレベル
となり、出力ノード２４９の電位がＨレベルとなる。
れると、トランジスタ２４４および２４７が非導通状態
となり、トランジスタ２４５および２４６が導通状態と
なる。したがって、出力ノード２４８の電位がＬレベル
となり、出力ノード２４９の電位がＨレベルとなる。
【００４５】このように内部書込イネーブル信号／ＷＥ
２がＨレベルの間は、供給された書込データＷＤが増幅
され、入出力線対ＩＯ，／ＩＯに供給される。
２がＨレベルの間は、供給された書込データＷＤが増幅
され、入出力線対ＩＯ，／ＩＯに供給される。
【００４６】再び図１を参照して、このＳＲＡＭはさら
に、アドレスバッファ２０に対応する１０個のローカル
ＡＴＤ発生器３４と、グローバルＡＴＤ発生器３６とを
備える。各ローカルＡＴＤ発生器３４は、図７に示され
たローカルＤＴＤ発生器２７と同様に構成される。した
がって、各ローカルＡＴＤ発生器３４は対応する１ビッ
トのアドレス信号が変化するとき、Ｈレベルのローカル
アドレス遷移検出信号ＬＡＴＤを発生する。グローバル
ＡＴＤ発生器３６は、ローカルＡＴＤ発生器３４から供
給されるローカルアドレス遷移検出信号ＬＡＴＤ１〜Ｌ
ＡＴＤ１０のうちいずれかがＨレベルになると、アドレ
ス遷移検出信号ＡＴＤを発生する。したがって、外部か
ら供給されるアドレス信号ＡＤ１〜ＡＤ１０が変化する
と、所定期間の間アドレス遷移検出信号ＡＴＤがＨレベ
ルとなる。
に、アドレスバッファ２０に対応する１０個のローカル
ＡＴＤ発生器３４と、グローバルＡＴＤ発生器３６とを
備える。各ローカルＡＴＤ発生器３４は、図７に示され
たローカルＤＴＤ発生器２７と同様に構成される。した
がって、各ローカルＡＴＤ発生器３４は対応する１ビッ
トのアドレス信号が変化するとき、Ｈレベルのローカル
アドレス遷移検出信号ＬＡＴＤを発生する。グローバル
ＡＴＤ発生器３６は、ローカルＡＴＤ発生器３４から供
給されるローカルアドレス遷移検出信号ＬＡＴＤ１〜Ｌ
ＡＴＤ１０のうちいずれかがＨレベルになると、アドレ
ス遷移検出信号ＡＴＤを発生する。したがって、外部か
ら供給されるアドレス信号ＡＤ１〜ＡＤ１０が変化する
と、所定期間の間アドレス遷移検出信号ＡＴＤがＨレベ
ルとなる。
【００４７】次に、上述したＳＲＡＭの動作について説
明する。図１３は、外部書込イネーブル信号／ＷＥのパ
ルス幅がデータ遷移検出信号のパルス幅よりも短い場合
における書込動作を示すタイミングチャートである。図
１３（ｂ）に示されるように外部書込イネーブル信号／
ＷＥがＨレベルからＬレベルに変化すると、図１３
（ｄ）に示されるようにＤＴＤバッファ３０からのデー
タ遷移検出信号／ＤＴＤが所定期間の間Ｌレベルとな
る。ここでは、データ遷移検出信号／ＤＴＤがＨレベル
に戻る前に、外部書込イネーブル信号／ＷＥがＬレベル
からＨレベルに戻る。
明する。図１３は、外部書込イネーブル信号／ＷＥのパ
ルス幅がデータ遷移検出信号のパルス幅よりも短い場合
における書込動作を示すタイミングチャートである。図
１３（ｂ）に示されるように外部書込イネーブル信号／
ＷＥがＨレベルからＬレベルに変化すると、図１３
（ｄ）に示されるようにＤＴＤバッファ３０からのデー
タ遷移検出信号／ＤＴＤが所定期間の間Ｌレベルとな
る。ここでは、データ遷移検出信号／ＤＴＤがＨレベル
に戻る前に、外部書込イネーブル信号／ＷＥがＬレベル
からＨレベルに戻る。
【００４８】データ入力バッファ２２はＬレベルの内部
書込イネーブル信号／ＷＥ１に応答して活性化されるの
で、外部書込イネーブル信号／ＷＥがＬレベルにある間
だけ、図１３（ｃ）に示されるように入力データＤｉｎ
が書込データＷＤとして書込ドライバ２４に供給され
る。
書込イネーブル信号／ＷＥ１に応答して活性化されるの
で、外部書込イネーブル信号／ＷＥがＬレベルにある間
だけ、図１３（ｃ）に示されるように入力データＤｉｎ
が書込データＷＤとして書込ドライバ２４に供給され
る。
【００４９】書込ドライバ２４を活性化するための内部
書込イネーブル信号／ＷＥ２は、図１３（ｅ）に示され
るように内部書込イネーブル信号／ＷＥ１およびデータ
遷移検出信号／ＤＴＤがともにＬレベルのときＬレベル
となる。ここでは、データ遷移検出信号／ＤＴＤのパル
ス幅が外部書込イネーブル信号／ＷＥのそれよりも長い
ため、外部書込イネーブル信号／ＷＥの立下がりに応答
して内部書込イネーブル信号／ＷＥ２が立下がり、外部
書込イネーブル信号／ＷＥの立上がりに応答して内部書
込イネーブル信号／ＷＥ２も立上がる。したがって、書
込データＷＤは、内部書込イネーブル信号／ＷＥ２がＬ
レベルの間だけ入出力線対ＩＯ，／ＩＯに供給される。
この供給された書込データＷＤは列選択ゲート１４１を
介してビット線対ＢＬ，／ＢＬに転送される。したがっ
て、図１３（ｇ）に示されるように、ビット線対ＢＬ，
／ＢＬの一方の電位がＨレベルとなり、かつ他方の電位
がＬレベルとなる。
書込イネーブル信号／ＷＥ２は、図１３（ｅ）に示され
るように内部書込イネーブル信号／ＷＥ１およびデータ
遷移検出信号／ＤＴＤがともにＬレベルのときＬレベル
となる。ここでは、データ遷移検出信号／ＤＴＤのパル
ス幅が外部書込イネーブル信号／ＷＥのそれよりも長い
ため、外部書込イネーブル信号／ＷＥの立下がりに応答
して内部書込イネーブル信号／ＷＥ２が立下がり、外部
書込イネーブル信号／ＷＥの立上がりに応答して内部書
込イネーブル信号／ＷＥ２も立上がる。したがって、書
込データＷＤは、内部書込イネーブル信号／ＷＥ２がＬ
レベルの間だけ入出力線対ＩＯ，／ＩＯに供給される。
この供給された書込データＷＤは列選択ゲート１４１を
介してビット線対ＢＬ，／ＢＬに転送される。したがっ
て、図１３（ｇ）に示されるように、ビット線対ＢＬ，
／ＢＬの一方の電位がＨレベルとなり、かつ他方の電位
がＬレベルとなる。
【００５０】さらに図１３（ｆ）に示されるように、デ
ータ遷移検出信号／ＤＴＤの立下がりから所定時間が経
過すると、選択されたワード線ＷＬの電位が上昇する。
そのため、選択されたワード線に接続されたすべてのメ
モリセル１２１内のアクセストランジスタ１２２および
１２３が導通状態となり、これによりそのビット線対Ｂ
Ｌ，／ＢＬ上のデータがメモリセル１２１に書込まれ
る。
ータ遷移検出信号／ＤＴＤの立下がりから所定時間が経
過すると、選択されたワード線ＷＬの電位が上昇する。
そのため、選択されたワード線に接続されたすべてのメ
モリセル１２１内のアクセストランジスタ１２２および
１２３が導通状態となり、これによりそのビット線対Ｂ
Ｌ，／ＢＬ上のデータがメモリセル１２１に書込まれ
る。
【００５１】図１４は、外部書込イネーブル信号のパル
ス幅がデータ遷移検出信号のそれよりも長い場合におけ
る書込動作を示すタイミングチャートである。上記の場
合と同様に、図１４（ｂ）に示されるように外部書込イ
ネーブル信号／ＷＥがＨレベルからＬレベルに変化する
と、図１４（ｄ）に示されるようにデータ遷移検出信号
／ＤＴＤがＬレベルとなる。データ入力バッファ２２は
内部書込イネーブル信号／ＷＥ１がＬレベルにあるとき
活性化されるので、図１４（ｂ）に示されるように外部
書込イネーブル信号／ＷＥがＬレベルにある間、供給さ
れた入力データＤｉｎは図１４（ｃ）に示されるように
書込データＷＤとして書込ドライバ２４に供給される。
ス幅がデータ遷移検出信号のそれよりも長い場合におけ
る書込動作を示すタイミングチャートである。上記の場
合と同様に、図１４（ｂ）に示されるように外部書込イ
ネーブル信号／ＷＥがＨレベルからＬレベルに変化する
と、図１４（ｄ）に示されるようにデータ遷移検出信号
／ＤＴＤがＬレベルとなる。データ入力バッファ２２は
内部書込イネーブル信号／ＷＥ１がＬレベルにあるとき
活性化されるので、図１４（ｂ）に示されるように外部
書込イネーブル信号／ＷＥがＬレベルにある間、供給さ
れた入力データＤｉｎは図１４（ｃ）に示されるように
書込データＷＤとして書込ドライバ２４に供給される。
【００５２】ここでは、外部書込イネーブル信号／ＷＥ
がＨレベルに戻る前にデータ遷移検出信号／ＤＴＤがＬ
レベルに戻る。したがって、図１４（ｅ）に示されるよ
うに、データ遷移検出信号／ＤＴＤの立下がりに応答し
て内部書込イネーブル信号／ＷＥ２は立下がり、データ
遷移検出信号／ＤＴＤの立上がりに応答して内部書込イ
ネーブル信号／ＷＥ２は立上がる。書込ドライバ２４は
内部書込イネーブル信号／ＷＥ２がＬレベルの間だけ活
性化されるので、供給された書込データＷＤはデータ遷
移検出信号／ＤＴＤがＬレベルにある間だけ入出力線対
ＩＯ，／ＩＯおよび列選択ゲート１４１を介してビット
線対ＢＬ，／ＢＬに供給される。したがって、図１４
（ｇ）に示されるようにそのビット線対ＢＬ，／ＢＬの
一方の電位はＨレベルとなり、他方の電位はＬレベルと
なる。
がＨレベルに戻る前にデータ遷移検出信号／ＤＴＤがＬ
レベルに戻る。したがって、図１４（ｅ）に示されるよ
うに、データ遷移検出信号／ＤＴＤの立下がりに応答し
て内部書込イネーブル信号／ＷＥ２は立下がり、データ
遷移検出信号／ＤＴＤの立上がりに応答して内部書込イ
ネーブル信号／ＷＥ２は立上がる。書込ドライバ２４は
内部書込イネーブル信号／ＷＥ２がＬレベルの間だけ活
性化されるので、供給された書込データＷＤはデータ遷
移検出信号／ＤＴＤがＬレベルにある間だけ入出力線対
ＩＯ，／ＩＯおよび列選択ゲート１４１を介してビット
線対ＢＬ，／ＢＬに供給される。したがって、図１４
（ｇ）に示されるようにそのビット線対ＢＬ，／ＢＬの
一方の電位はＨレベルとなり、他方の電位はＬレベルと
なる。
【００５３】さらに図１４（ｆ）に示されるように、デ
ータ遷移検出信号／ＤＴＤの立下がりから所定時間が経
過すると、選択されたワード線ＷＬの電位が上昇し、そ
のワード線に接続されたすべてのメモリセルＭＣにビッ
ト線対ＢＬ，／ＢＬ上のデータが書込まれる。
ータ遷移検出信号／ＤＴＤの立下がりから所定時間が経
過すると、選択されたワード線ＷＬの電位が上昇し、そ
のワード線に接続されたすべてのメモリセルＭＣにビッ
ト線対ＢＬ，／ＢＬ上のデータが書込まれる。
【００５４】ここで、もしも内部書込イネーブル信号／
ＷＥ１が直接書込ドライバ２４に供給されているなら
ば、外部書込イネーブル信号／ＷＥがＬレベルにある間
連続して書込ドライバ２４は活性化され、書込データＷ
Ｄが対応するメモリセル１２１に書込まれる。したがっ
て、外部書込イネーブル信号／ＷＥの立下がりから所定
期間の間にデータの書込みが完了しているにもかかわら
ず、データが書込まれ続けることになるので、ビット線
負荷１２８および１２９からビット線対ＢＬ，／ＢＬに
それぞれ大量の電流が流れる恐れがある。
ＷＥ１が直接書込ドライバ２４に供給されているなら
ば、外部書込イネーブル信号／ＷＥがＬレベルにある間
連続して書込ドライバ２４は活性化され、書込データＷ
Ｄが対応するメモリセル１２１に書込まれる。したがっ
て、外部書込イネーブル信号／ＷＥの立下がりから所定
期間の間にデータの書込みが完了しているにもかかわら
ず、データが書込まれ続けることになるので、ビット線
負荷１２８および１２９からビット線対ＢＬ，／ＢＬに
それぞれ大量の電流が流れる恐れがある。
【００５５】しかしながら、この実施例においては、外
部書込イネーブル信号／ＷＥのパルス幅がデータ遷移検
出信号／ＤＴＤのそれよりも長い場合は、データ遷移検
出信号／ＤＴＤに応答して書込ドライバ２４が活性化さ
れる。データ遷移検出信号／ＤＴＤが立上がると、デー
タの書込みは終了するため、ビット線負荷１２８および
１２９からビット線ＢＬおよび／ＢＬに流れる書込電
流、および書込ドライバ２４、センスアンプなどに流れ
る動作電流などは低減される。
部書込イネーブル信号／ＷＥのパルス幅がデータ遷移検
出信号／ＤＴＤのそれよりも長い場合は、データ遷移検
出信号／ＤＴＤに応答して書込ドライバ２４が活性化さ
れる。データ遷移検出信号／ＤＴＤが立上がると、デー
タの書込みは終了するため、ビット線負荷１２８および
１２９からビット線ＢＬおよび／ＢＬに流れる書込電
流、および書込ドライバ２４、センスアンプなどに流れ
る動作電流などは低減される。
【００５６】図１５は、読出状態の間に外部書込イネー
ブル信号にノイズが入った場合の動作を示すタイミング
チャートである。図１５（ｂ）に示されるように、この
ＳＲＡＭは読出状態にあるので、外部書込イネーブル信
号／ＷＥはＨレベルになっている。このＨレベルの外部
書込イネーブル信号／ＷＥにノイズが入ると、データ入
力バッファ２２が瞬間的に活性化され、図１５（ｃ）に
示されるように書込データＷＤが一時的に書込ドライバ
２４に供給される。また、Ｈレベルの書込イネーブル信
号ＷＥにノイズが入ると、図１５（ｄ）に示されるよう
にデータ遷移検出信号／ＤＴＤが所定期間の間Ｌレベル
となる。さらに上述したようにデータ遷移検出信号／Ｄ
ＴＤの立下がりから所定時間が経過すると、図１５
（ｅ）に示されるように、選択されたワード線の電位が
上昇する。
ブル信号にノイズが入った場合の動作を示すタイミング
チャートである。図１５（ｂ）に示されるように、この
ＳＲＡＭは読出状態にあるので、外部書込イネーブル信
号／ＷＥはＨレベルになっている。このＨレベルの外部
書込イネーブル信号／ＷＥにノイズが入ると、データ入
力バッファ２２が瞬間的に活性化され、図１５（ｃ）に
示されるように書込データＷＤが一時的に書込ドライバ
２４に供給される。また、Ｈレベルの書込イネーブル信
号ＷＥにノイズが入ると、図１５（ｄ）に示されるよう
にデータ遷移検出信号／ＤＴＤが所定期間の間Ｌレベル
となる。さらに上述したようにデータ遷移検出信号／Ｄ
ＴＤの立下がりから所定時間が経過すると、図１５
（ｅ）に示されるように、選択されたワード線の電位が
上昇する。
【００５７】この実施例においては、内部書込イネーブ
ル信号／ＷＥ１およびデータ遷移検出信号ＤＴＤがとも
にＬレベルのとき書込ドライバ２４が活性化されるの
で、ノイズによって誤った書込データＷＤがメモリセル
１２１に書込まれることはない。
ル信号／ＷＥ１およびデータ遷移検出信号ＤＴＤがとも
にＬレベルのとき書込ドライバ２４が活性化されるの
で、ノイズによって誤った書込データＷＤがメモリセル
１２１に書込まれることはない。
【００５８】もしもデータ遷移検出信号／ＤＴＤが書込
ドライバ２４に直接供給されているならば、外部書込イ
ネーブル信号／ＷＥにノイズが入ると、データ遷移検出
信号／ＤＴＤが所定期間だけＬレベルとなるため、書込
データＷＤはこのデータ遷移検出信号／ＤＴＤがＬレベ
ルにある間連続して対応するビット線対ＢＬ，／ＢＬに
供給され、それにより誤書込みが起こりやすくなる。
ドライバ２４に直接供給されているならば、外部書込イ
ネーブル信号／ＷＥにノイズが入ると、データ遷移検出
信号／ＤＴＤが所定期間だけＬレベルとなるため、書込
データＷＤはこのデータ遷移検出信号／ＤＴＤがＬレベ
ルにある間連続して対応するビット線対ＢＬ，／ＢＬに
供給され、それにより誤書込みが起こりやすくなる。
【００５９】しかしながら、この書込ドライバ２４は内
部書込イネーブル信号／ＷＥ１およびデータ遷移検出信
号／ＤＴＤがともにＬレベルにあるときだけ活性化され
るため、外部書込イネーブル信号／ＷＥに瞬間的なノイ
ズが入った程度では誤書込みが生じることはない。
部書込イネーブル信号／ＷＥ１およびデータ遷移検出信
号／ＤＴＤがともにＬレベルにあるときだけ活性化され
るため、外部書込イネーブル信号／ＷＥに瞬間的なノイ
ズが入った程度では誤書込みが生じることはない。
【００６０】以上のようにこの実施例によれば、外部書
込イネーブル信号／ＷＥが長期間Ｌレベルとなる場合に
は、データ遷移検出信号／ＤＴＤがＬレベルにある間だ
け入力データがメモリセルに書込まれるため、消費電力
が低減される。また、外部書込イネーブル信号／ＷＥに
ノイズが入ってデータ遷移検出信号／ＤＴＤが所定期間
だけＬレベルになっても外部書込イネーブル信号および
データ遷移検出信号／ＤＴＤがともにＬレベルになった
ときだけ書込ドライバ２４が活性化されるため、誤書込
みが生じることはない。したがって、この実施例による
ＳＲＡＭの消費電力は小さく、しかも誤書込みが生じる
ことはない。
込イネーブル信号／ＷＥが長期間Ｌレベルとなる場合に
は、データ遷移検出信号／ＤＴＤがＬレベルにある間だ
け入力データがメモリセルに書込まれるため、消費電力
が低減される。また、外部書込イネーブル信号／ＷＥに
ノイズが入ってデータ遷移検出信号／ＤＴＤが所定期間
だけＬレベルになっても外部書込イネーブル信号および
データ遷移検出信号／ＤＴＤがともにＬレベルになった
ときだけ書込ドライバ２４が活性化されるため、誤書込
みが生じることはない。したがって、この実施例による
ＳＲＡＭの消費電力は小さく、しかも誤書込みが生じる
ことはない。
【００６１】以上、この発明の実施例を詳述したが、こ
の発明の範囲は上述した実施例によって限定されるもの
ではない。たとえば上述した実施例では×８構成のＳＲ
ＡＭにこの発明が適用された場合を詳述したが、メモリ
セルアレイなどの数が限定されることはない。また、ダ
イナミックランダムアクセスメモリ（ＤＲＡＭ）にこの
発明を適用することも可能であるなど、この発明はその
趣旨を逸脱しない範囲内で当業者の知識に基づき種々の
改良、修正、変形などを加えた態様で実施し得るもので
ある。
の発明の範囲は上述した実施例によって限定されるもの
ではない。たとえば上述した実施例では×８構成のＳＲ
ＡＭにこの発明が適用された場合を詳述したが、メモリ
セルアレイなどの数が限定されることはない。また、ダ
イナミックランダムアクセスメモリ（ＤＲＡＭ）にこの
発明を適用することも可能であるなど、この発明はその
趣旨を逸脱しない範囲内で当業者の知識に基づき種々の
改良、修正、変形などを加えた態様で実施し得るもので
ある。
【００６２】
【発明の効果】請求項１に係る半導体記憶装置によれ
ば、内部書込制御信号の変化に応答して所定期間の間発
生される内部信号および内部書込制御信号がともに第１
の論理回路に供給されたとき、内部信号遷移検出信号を
発生し、さらに、内部書込制御信号および内部信号遷移
検出信号がともに第２の論理回路に供給されたとき、外
部から供給される入力データをメモリセルに書込むデー
タ書込手段を備えるものであるので、消費電力が低減さ
れるとともに、誤書込みが生じることもない。
ば、内部書込制御信号の変化に応答して所定期間の間発
生される内部信号および内部書込制御信号がともに第１
の論理回路に供給されたとき、内部信号遷移検出信号を
発生し、さらに、内部書込制御信号および内部信号遷移
検出信号がともに第２の論理回路に供給されたとき、外
部から供給される入力データをメモリセルに書込むデー
タ書込手段を備えるものであるので、消費電力が低減さ
れるとともに、誤書込みが生じることもない。
【００６３】
【００６４】
【図１】 この発明の一実施例によるＳＲＡＭの全体構
成を示すブロック図である。
成を示すブロック図である。
【図２】 図１に示されたメモリセルの構成を示す回路
図である。
図である。
【図３】 図１に示された列選択ゲートの構成を示す回
路図である。
路図である。
【図４】 図１に示されたアドレスバッファの構成を示
す回路図である。
す回路図である。
【図５】 図１に示された書込イネーブルバッファの構
成を示す回路図である。
成を示す回路図である。
【図６】 図１に示されたデータ入力バッファの構成を
示す回路図である。
示す回路図である。
【図７】 図１に示されたローカルＤＴＤ発生器または
ローカルＡＴＤ発生器の構成を示す回路図である。
ローカルＡＴＤ発生器の構成を示す回路図である。
【図８】 図１に示されたＤＴＤバッファの構成を示す
回路図である。
回路図である。
【図９】 図８に示されたライズディレイ回路の構成を
示す回路図である。
示す回路図である。
【図１０】 図１に示されたローカルＤＴＤ発生器およ
びＤＴＤバッファの動作を示すタイミングチャートであ
る。
びＤＴＤバッファの動作を示すタイミングチャートであ
る。
【図１１】 図１に示された書込ドライバ制御回路の構
成を示す回路図である。
成を示す回路図である。
【図１２】 図１に示された書込ドライバの構成を示す
回路図である。
回路図である。
【図１３】 外部書込イネーブル信号の幅がデータ遷移
検出信号の幅よりも短い場合における図１に示されたＳ
ＲＡＭの書込動作を示すタイミングチャートである。
検出信号の幅よりも短い場合における図１に示されたＳ
ＲＡＭの書込動作を示すタイミングチャートである。
【図１４】 外部書込イネーブル信号の幅がデータ遷移
検出信号の幅よりも長い場合における図１に示されたＳ
ＲＡＭの書込動作を示すタイミングチャートである。
検出信号の幅よりも長い場合における図１に示されたＳ
ＲＡＭの書込動作を示すタイミングチャートである。
【図１５】 外部書込イネーブル信号にノイズが入った
場合における図１に示されたＳＲＡＭの動作を示すタイ
ミングチャートである。
場合における図１に示されたＳＲＡＭの動作を示すタイ
ミングチャートである。
１２ メモリセルアレイ、１６ 行デコーダ、１８ 列
デコーダ、２０ アドレスバッファ、２２ データ入力
バッファ、２４ 書込ドライバ、２６ 書込イネーブル
バッファ、２７ ローカルＤＴＤ発生器、３０ ＤＴＤ
バッファ、３２書込ドライバ制御回路、１２１ メモリ
セル、３０１ 書込イネーブル遷移検出器、ＷＬ ワー
ド線、ＢＬ，／ＢＬ ビット線対、Ｄｉｎ１〜Ｄｉｎ８
入力データ、ＷＤ１〜ＷＤ８ 書込データ、／ＷＥ
外部書込イネーブル信号、／ＷＥ１，／ＷＥ２ 内部書
込イネーブル信号、／ＤＴＤ データ遷移検出信号、３
０２，３０６ ライズディレイ回路。
デコーダ、２０ アドレスバッファ、２２ データ入力
バッファ、２４ 書込ドライバ、２６ 書込イネーブル
バッファ、２７ ローカルＤＴＤ発生器、３０ ＤＴＤ
バッファ、３２書込ドライバ制御回路、１２１ メモリ
セル、３０１ 書込イネーブル遷移検出器、ＷＬ ワー
ド線、ＢＬ，／ＢＬ ビット線対、Ｄｉｎ１〜Ｄｉｎ８
入力データ、ＷＤ１〜ＷＤ８ 書込データ、／ＷＥ
外部書込イネーブル信号、／ＷＥ１，／ＷＥ２ 内部書
込イネーブル信号、／ＤＴＤ データ遷移検出信号、３
０２，３０６ ライズディレイ回路。
フロントページの続き (72)発明者 原口 喜行 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社ユー・エル・エス・アイ開発 研究所内 (72)発明者 小猿 邦彦 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社ユー・エル・エス・アイ開発 研究所内 (56)参考文献 特開 平１−241089（ＪＰ，Ａ) 特開 平３−3192（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/417
Claims (1)
- 【請求項１】 メモリセルと、外 部から供給される書込制御信号より形成される内部書
込制御信号の変化に応答して、所定期間の間内部信号を
活性化し、前記内部信号に応じて内部信号遷移検出信号
を発生する信号発生手段とを備え、 前記信号発生手段は、 前記内部信号と前記内部書込制御信号とがともに活性化
されるときに前記内部信号遷移検出信号を活性化する第
１の論理回路を含み、 前記内部書込制御信号および前記内部信号遷移検出信号
に応じて、外部から供給される入力データを前記メモリ
セルに書込むデータ書込手段をさらに備え、 前記データ書込手段は、 前記内部書込制御信号と前記内部信号遷移検出信号とが
ともに活性化されるときに前記メモリセルへの前記入力
データの伝達を指示する第２の論理回路を含む、 半導体
記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28025594A JP3290315B2 (ja) | 1994-11-15 | 1994-11-15 | 半導体記憶装置 |
| US08/535,859 US5650978A (en) | 1994-11-15 | 1995-09-28 | Semiconductor memory device having data transition detecting function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28025594A JP3290315B2 (ja) | 1994-11-15 | 1994-11-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08147980A JPH08147980A (ja) | 1996-06-07 |
| JP3290315B2 true JP3290315B2 (ja) | 2002-06-10 |
Family
ID=17622454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28025594A Expired - Lifetime JP3290315B2 (ja) | 1994-11-15 | 1994-11-15 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5650978A (ja) |
| JP (1) | JP3290315B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100206922B1 (ko) * | 1996-07-22 | 1999-07-01 | 구본준 | 라이트 제어회로 |
| US6181640B1 (en) | 1997-06-24 | 2001-01-30 | Hyundai Electronics Industries Co., Ltd. | Control circuit for semiconductor memory device |
| JP2001110182A (ja) * | 1999-10-05 | 2001-04-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100506059B1 (ko) | 2002-12-09 | 2005-08-05 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 |
| KR100526890B1 (ko) * | 2004-02-10 | 2005-11-09 | 삼성전자주식회사 | 강유전체 메모리 장치 및 그에 따른 제어방법 |
| WO2010113752A1 (ja) * | 2009-03-31 | 2010-10-07 | 日本電気株式会社 | 磁気ランダムアクセスメモリ（ｍｒａｍ）の制御回路、ｍｒａｍ、及びその制御方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4751680A (en) * | 1986-03-03 | 1988-06-14 | Motorola, Inc. | Bit line equalization in a memory |
| JPH01251496A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
-
1994
- 1994-11-15 JP JP28025594A patent/JP3290315B2/ja not_active Expired - Lifetime
-
1995
- 1995-09-28 US US08/535,859 patent/US5650978A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5650978A (en) | 1997-07-22 |
| JPH08147980A (ja) | 1996-06-07 |
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