JPS61139993A - スタテイツク型ｒａｍ - Google Patents
スタテイツク型ｒａｍInfo
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- JPS61139993A JPS61139993A JP59260769A JP26076984A JPS61139993A JP S61139993 A JPS61139993 A JP S61139993A JP 59260769 A JP59260769 A JP 59260769A JP 26076984 A JP26076984 A JP 26076984A JP S61139993 A JPS61139993 A JP S61139993A
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- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、０ＭＯ５（相補型ＭＯ３）回路により構成
されたスタティック型ＲＡＭ （ランダム・アクセス・
メモリ）に関するもので、例えば、相補データ線のイコ
ライゼーシッンを行う機能が付加されたものに利用して
有効な技術に関するものである。
されたスタティック型ＲＡＭ （ランダム・アクセス・
メモリ）に関するもので、例えば、相補データ線のイコ
ライゼーシッンを行う機能が付加されたものに利用して
有効な技術に関するものである。
ＣＭＯＳスタティック型ＲＡＭにおけるメモリアレイは
、メモリセルを構成するＣＭＯＳスタティック型フリッ
プフロップ回路の入出力端子が伝送ゲー）ＭＯＳＦＥＴ
を介して一対の相補データ線り、ｉ５″″に接続される
（例えば、産報出版ｆａ１９７７年９月３０日発行のｒ
ｌｃメモリの使い方Ｊ新田松雄、大表良−著、頁５３参
照）。
、メモリセルを構成するＣＭＯＳスタティック型フリッ
プフロップ回路の入出力端子が伝送ゲー）ＭＯＳＦＥＴ
を介して一対の相補データ線り、ｉ５″″に接続される
（例えば、産報出版ｆａ１９７７年９月３０日発行のｒ
ｌｃメモリの使い方Ｊ新田松雄、大表良−著、頁５３参
照）。
同じ相補データ線に対して設けられたメモリセルの読み
出し動作において、反転読み出しを行うとき、言い換え
るならば、あるメモリセルから論理“Ｏ″の記憶情報の
読み出しの後に別のメモリセルから論理“１°の記憶情
報の読み出しを行う場合、相補データ線には前の論理“
０°の情報が残ったままであると、そのレベルを変化さ
せるのに比較的長時間を費やすこととなってしまうとい
う開運が生じる。そこで、アドレス信号の変化を検出し
て、相補データ線を短絡して両相補データ線の電位を等
しくするというアドレスクロンクによるイコライズ方式
が行われている（特開昭５４−１５２９３１号公報）。
出し動作において、反転読み出しを行うとき、言い換え
るならば、あるメモリセルから論理“Ｏ″の記憶情報の
読み出しの後に別のメモリセルから論理“１°の記憶情
報の読み出しを行う場合、相補データ線には前の論理“
０°の情報が残ったままであると、そのレベルを変化さ
せるのに比較的長時間を費やすこととなってしまうとい
う開運が生じる。そこで、アドレス信号の変化を検出し
て、相補データ線を短絡して両相補データ線の電位を等
しくするというアドレスクロンクによるイコライズ方式
が行われている（特開昭５４−１５２９３１号公報）。
本願発明者は、上記イコライズ方式の改善を図ることに
よつて、その低消費電力化と高速動作化を達成すること
を考えた０例えば、第３図に示すようなイコライズ方式
を採用した回路においては、相補データｕＡＤ、５”に
おける書込みハイレベルは、カラムスイッチＭＯＳ Ｆ
ＥＴのしきい値電圧分だけレベルが低下されることに
よって、約３．５■程度にされる。したがって、ＭＯ３
ＦＥＴＱ２０によって短絡された相補データｉｊ［Ｄ、
Ｄのレベルは、約１．８■程度の低いレベルにされる。
よつて、その低消費電力化と高速動作化を達成すること
を考えた０例えば、第３図に示すようなイコライズ方式
を採用した回路においては、相補データｕＡＤ、５”に
おける書込みハイレベルは、カラムスイッチＭＯＳ Ｆ
ＥＴのしきい値電圧分だけレベルが低下されることに
よって、約３．５■程度にされる。したがって、ＭＯ３
ＦＥＴＱ２０によって短絡された相補データｉｊ［Ｄ、
Ｄのレベルは、約１．８■程度の低いレベルにされる。
このため、プリチャージＭＯ３ＦＥＴＱ２１とＱ２２に
より、相補データ線り、Ｄを約３．５■までプリチャー
ジするために電流が消費されるとともに、比較的長い時
間を費やしてしまう。
より、相補データ線り、Ｄを約３．５■までプリチャー
ジするために電流が消費されるとともに、比較的長い時
間を費やしてしまう。
この発明の目的は、低消費電力化と高速動作化を図つた
スタティック型ＲＡＭを提供することにある。
スタティック型ＲＡＭを提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、相補データ線に交差結線されたゲートとドレ
インが結合されたラッチ形態のＭＯＳＦＥＴと、書込み
動作のときにこれらのＭＯＳ Ｆ ＥＴに動作電源電圧
を供給するパワースイッチＭＯ５ＦＥＴとを設けること
にり、書込み動作時におけるデータ線のハイレベルを電
源電圧のような大きなレベルにしておくことにより、相
補データ線のイコライズ動作での短絡レベルを大きくす
るものである。
インが結合されたラッチ形態のＭＯＳＦＥＴと、書込み
動作のときにこれらのＭＯＳ Ｆ ＥＴに動作電源電圧
を供給するパワースイッチＭＯ５ＦＥＴとを設けること
にり、書込み動作時におけるデータ線のハイレベルを電
源電圧のような大きなレベルにしておくことにより、相
補データ線のイコライズ動作での短絡レベルを大きくす
るものである。
（実施例〕
第１図には、この発明の一実施例の回路図が示されてい
る。特に制限されないが、同図のＲＡＭは、公知のＣＭ
Ｏ３集積回路技術によって１個のシリコン単結晶のよう
な半導体基板上に形成される。なお、同図において、ソ
ース・ドレイン間に直線が付加されたＭＯＳＦＥＴはＰ
チャンネル型である。
る。特に制限されないが、同図のＲＡＭは、公知のＣＭ
Ｏ３集積回路技術によって１個のシリコン単結晶のよう
な半導体基板上に形成される。なお、同図において、ソ
ース・ドレイン間に直線が付加されたＭＯＳＦＥＴはＰ
チャンネル型である。
特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板に形成される。ＰチャンネルＭＯ３
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成され桝ポリシリコンからなるようなゲート電極から構
成される。ＮチャンネルＭＯ３ＦＥＴは、上記半導体基
板表面に形成されたＰ型ウェル領域に形成される。
。
からなる半導体基板に形成される。ＰチャンネルＭＯ３
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成され桝ポリシリコンからなるようなゲート電極から構
成される。ＮチャンネルＭＯ３ＦＥＴは、上記半導体基
板表面に形成されたＰ型ウェル領域に形成される。
。
これによって、半導体基板は、その上に形成された複数
のＰチャンネルＭＯＳ Ｆ ＥＴの共通の基板ゲートを
構成する。Ｐ型ウェル領域は、その上に形成されたＮチ
ャンネルＭＯ３ＦＥＴの基体ゲートを構成する。
のＰチャンネルＭＯＳ Ｆ ＥＴの共通の基板ゲートを
構成する。Ｐ型ウェル領域は、その上に形成されたＮチ
ャンネルＭＯ３ＦＥＴの基体ゲートを構成する。
メモリセルＭＣは、その１つの具体的回路が代表として
示されており、Ｎチャンネル型の記憶用ＭＯ３ＦＥＴＱ
Ｉ、Ｑ２のゲートとドレインは、互いに交差結線される
。特に制限されないが、上記ＭＯ５ＦＥＴＱ１．Ｑ２の
ドレインと電源重圧Ｖｃｃとの間には、情報保持用のポ
リ （多結晶）シリコン層で形成された高抵抗Ｒ１，Ｒ
２が設けられる。上記ＭＯ３ＦＥＴＱＩ、Ｑ２ｆ７）共
通接続点と相補データ線Ｄｏ、ＤＯとの間にＮチャンネ
ル型伝送ゲートＭＯ３ＦＥＴＱ３、Ｑ４が設けられる。
示されており、Ｎチャンネル型の記憶用ＭＯ３ＦＥＴＱ
Ｉ、Ｑ２のゲートとドレインは、互いに交差結線される
。特に制限されないが、上記ＭＯ５ＦＥＴＱ１．Ｑ２の
ドレインと電源重圧Ｖｃｃとの間には、情報保持用のポ
リ （多結晶）シリコン層で形成された高抵抗Ｒ１，Ｒ
２が設けられる。上記ＭＯ３ＦＥＴＱＩ、Ｑ２ｆ７）共
通接続点と相補データ線Ｄｏ、ＤＯとの間にＮチャンネ
ル型伝送ゲートＭＯ３ＦＥＴＱ３、Ｑ４が設けられる。
他のメモリセルＭＣも相互において同様な回路構成にさ
れている。これらのメモリセルは、マトリックス状に配
置されている。同じ行に配置されたメモリセルの伝送ゲ
ートＭＯ３ＦＥＴＱ３゜Ｑ４等のゲートは、それぞれ例
示的に示された対応するワード１ｊｌＷＯ，Ｗｌ等に共
通に接続され、同じ列に配室されたメモリセルの入出力
端子は、それぞれ例示的に示された対応する一対の相補
データ（又はビット）線ＤＯ，ＤＯ及びＤｌ、ＤＩ等に
接続される。
れている。これらのメモリセルは、マトリックス状に配
置されている。同じ行に配置されたメモリセルの伝送ゲ
ートＭＯ３ＦＥＴＱ３゜Ｑ４等のゲートは、それぞれ例
示的に示された対応するワード１ｊｌＷＯ，Ｗｌ等に共
通に接続され、同じ列に配室されたメモリセルの入出力
端子は、それぞれ例示的に示された対応する一対の相補
データ（又はビット）線ＤＯ，ＤＯ及びＤｌ、ＤＩ等に
接続される。
上記メモリセルＭＣにおいて、それを低消費電力にさせ
るため、その抵抗Ｒ１は、ＭＯＳ Ｆ ＥＴＱｌがオフ
状態にされているときのＭＯ３ＦＥＴＱ２のゲート電圧
をしきい値電圧以上に維持させることができる程度の高
抵抗値にされる。同様に抵抗Ｒ２も高抵抗値にされる。
るため、その抵抗Ｒ１は、ＭＯＳ Ｆ ＥＴＱｌがオフ
状態にされているときのＭＯ３ＦＥＴＱ２のゲート電圧
をしきい値電圧以上に維持させることができる程度の高
抵抗値にされる。同様に抵抗Ｒ２も高抵抗値にされる。
言い換えると、上記抵抗Ｒ１は、ＭＯ３ＦＥＴＱＩのド
レインリーク電流によってＭＯ３ＦＥＴＱ２のゲート容
ｆ（図示しない）に蓄積されている情報電荷が放電させ
られてしまうのを防ぐ程度の電流供給能力を持つように
される。
レインリーク電流によってＭＯ３ＦＥＴＱ２のゲート容
ｆ（図示しない）に蓄積されている情報電荷が放電させ
られてしまうのを防ぐ程度の電流供給能力を持つように
される。
同図において、ワード線ＷＯは、ＸアドレスデコーダＸ
ＤＣＲを構成するノア（ＮＯＲ）ゲート回路Ｇ１で形成
された出力信号によって選択される。このことは、他の
ワード１ｎＥＷ１についても同様である。
ＤＣＲを構成するノア（ＮＯＲ）ゲート回路Ｇ１で形成
された出力信号によって選択される。このことは、他の
ワード１ｎＥＷ１についても同様である。
上記ＸアドレスデコーダＸＤＣＲば、相互において類似
のノアゲート回路Ｇｌ、０２等により構゛成される。こ
れらのノアゲート回路Ｇ１．０２等の入力端子には、複
数ビットからなる外部アドレス信号ＡＸ（図示しない適
当な回路装置から出力されたアドレス信号）を受けるＸ
アビレスバ７ノアＸＡＤＢで形成された内部相補アドレ
ス信号が所定の組合せにより印加される。
のノアゲート回路Ｇｌ、０２等により構゛成される。こ
れらのノアゲート回路Ｇ１．０２等の入力端子には、複
数ビットからなる外部アドレス信号ＡＸ（図示しない適
当な回路装置から出力されたアドレス信号）を受けるＸ
アビレスバ７ノアＸＡＤＢで形成された内部相補アドレ
ス信号が所定の組合せにより印加される。
上記メモリアレイにおける一対の相補データ線ＤＯ，Ｄ
ｏ及びＤＩ、ＤＩは、それぞれデータ線選択のための伝
送ゲートＭＯ３ＦＥＴＱ１２．Ｑ１３及びＱｌ４．Ｑｌ
５から構成されたカラムスイッチ回路を介してコモン相
補データＩＩｃＤ、ＣＤに接続される。このコモン相補
データ線ＣＤ。
ｏ及びＤＩ、ＤＩは、それぞれデータ線選択のための伝
送ゲートＭＯ３ＦＥＴＱ１２．Ｑ１３及びＱｌ４．Ｑｌ
５から構成されたカラムスイッチ回路を介してコモン相
補データＩＩｃＤ、ＣＤに接続される。このコモン相補
データ線ＣＤ。
ＣＤは、読み出し回路Ｒへの入力端子と、芒込み回路Ｗ
Ａの出力端子に接続される。上記読み出し回路ＲＡは、
共通相補データ線ＣＤ、ＣＤの読み出し信号を増幅して
、この読み出し信号をデータ出力端子Ｄｏｕｔから送出
する。ｌＦ込み回路ＷＡは、データ入力端子Ｄｉｎから
入力される書込みデータ信号を増幅して、上記共通相補
データ線ＣＤ、τＤに送出する。
Ａの出力端子に接続される。上記読み出し回路ＲＡは、
共通相補データ線ＣＤ、ＣＤの読み出し信号を増幅して
、この読み出し信号をデータ出力端子Ｄｏｕｔから送出
する。ｌＦ込み回路ＷＡは、データ入力端子Ｄｉｎから
入力される書込みデータ信号を増幅して、上記共通相補
データ線ＣＤ、τＤに送出する。
上記カラムスイッチ回路を構成するＭＯ３ＦＥＴＱ１２
．Ｑｌ３及びＱｌ４．Ｑｌ５のゲートには、それぞれＹ
アドレスデコーダＹＤＣＨによって形成さた選択信号Ｙ
Ｏ，Ｙｌが供給される。このＹアドレスデコーダＹＤＣ
Ｒは、相互において類似のノアゲート回ｉ！３Ｇ３．０
４等により構成される。これらのノアゲート回路Ｇ３，
０４等には、複数ピントからなる外部アドレス信号ＡＹ
（図示しない適当な回路装置から出力されたアドレスＣ
８号）を受けるＹアドレスバッファＹ−ＡＤＢで形成さ
れた内部相補アドレス信号が所定の組合せにより印加さ
れる。
．Ｑｌ３及びＱｌ４．Ｑｌ５のゲートには、それぞれＹ
アドレスデコーダＹＤＣＨによって形成さた選択信号Ｙ
Ｏ，Ｙｌが供給される。このＹアドレスデコーダＹＤＣ
Ｒは、相互において類似のノアゲート回ｉ！３Ｇ３．０
４等により構成される。これらのノアゲート回路Ｇ３，
０４等には、複数ピントからなる外部アドレス信号ＡＹ
（図示しない適当な回路装置から出力されたアドレスＣ
８号）を受けるＹアドレスバッファＹ−ＡＤＢで形成さ
れた内部相補アドレス信号が所定の組合せにより印加さ
れる。
タイミング制御回路ＴＣは、外部端子ＷＥ、Ｃ８からの
制御信号を受けて、上記読み出し回路ＲＡＳｉＦ込み回
路ＷＡの動作制御信号や後述する内部書込み信号７１等
を形成する。
制御信号を受けて、上記読み出し回路ＲＡＳｉＦ込み回
路ＷＡの動作制御信号や後述する内部書込み信号７１等
を形成する。
上記メモリアレイにおける代表として示された一対の相
補データｆｆ１ＤＯ，ＤＯと電源電圧Ｖｃｃとの間には
、Ｎチャンネル型のプリチャージＭＯ３ＦＥＴＱＩ Ｏ
，Ｑｌ １が設けられる。 （１１の代表として示され
た相補データ線ｏｔ、’Ｈｘにも同様なＭＯＳ Ｆ Ｅ
Ｔが設けられる。これらのＭＯ３ＦＥＴＱ１０．Ｑｌｌ
のゲートには、後述する°アドレス信号変化検出回路Ａ
ＴＤによって形成されたタイミング信号φｐが供給され
る。
補データｆｆ１ＤＯ，ＤＯと電源電圧Ｖｃｃとの間には
、Ｎチャンネル型のプリチャージＭＯ３ＦＥＴＱＩ Ｏ
，Ｑｌ １が設けられる。 （１１の代表として示され
た相補データ線ｏｔ、’Ｈｘにも同様なＭＯＳ Ｆ Ｅ
Ｔが設けられる。これらのＭＯ３ＦＥＴＱ１０．Ｑｌｌ
のゲートには、後述する°アドレス信号変化検出回路Ａ
ＴＤによって形成されたタイミング信号φｐが供給され
る。
アドレスバッファＸＡＤＢとＹＡＤＢで形成された内部
アドレス信号ａＸとａｙは、アドレス信号変化検出回路
ＡＴＤに供給され、ここでアドレス信号の変化検出パル
スφｐとφｐが形成される。
アドレス信号ａＸとａｙは、アドレス信号変化検出回路
ＡＴＤに供給され、ここでアドレス信号の変化検出パル
スφｐとφｐが形成される。
このアドレス信号変化検出回路ＡＴＤの単位回路は、内
部アドレス信号ａｘｉと、！！延回路により形成したそ
の遅延信号とを受ける排他的論理和回路により構成され
る。この排他的論理和回路は、アドレス信号ａｘｉが変
化した時上記遅延回路の遅延時間に相当−するパルス幅
のアドレス信号変化検出パルスを形成する。他のアドレ
ス信号ａｘ及びａｙに対しても上記類似の回路が設けら
れる。
部アドレス信号ａｘｉと、！！延回路により形成したそ
の遅延信号とを受ける排他的論理和回路により構成され
る。この排他的論理和回路は、アドレス信号ａｘｉが変
化した時上記遅延回路の遅延時間に相当−するパルス幅
のアドレス信号変化検出パルスを形成する。他のアドレ
ス信号ａｘ及びａｙに対しても上記類似の回路が設けら
れる。
これらの排他的論理和回路の検出パルスは、オア（ＯＲ
）ゲート回路ＯＲに供給され、その出力端子から上記Ｍ
Ｏ３ＦＥＴＱＩ Ｏ，Ｑｌ １等に供給されるプリチャ
ージパルスφｐが送出される。また、インバータ回路に
よってイコライゼーシヨンＭＱ”５ＦＥＴＱ５等のゲー
トに供給される反転パルスφｐが形成される。他の相補
データ線Ｄ１゜Ｄｌ等にも同様なイコライゼーシヨンＭ
Ｏ３ＦＥＴが設けられる。
）ゲート回路ＯＲに供給され、その出力端子から上記Ｍ
Ｏ３ＦＥＴＱＩ Ｏ，Ｑｌ １等に供給されるプリチャ
ージパルスφｐが送出される。また、インバータ回路に
よってイコライゼーシヨンＭＱ”５ＦＥＴＱ５等のゲー
トに供給される反転パルスφｐが形成される。他の相補
データ線Ｄ１゜Ｄｌ等にも同様なイコライゼーシヨンＭ
Ｏ３ＦＥＴが設けられる。
これによって、アドレス信号ＡＸ、ＡＹが変化したタイ
ミングで上記ＭＯ３ＦＥＴＱ５がオン状態とされ、前の
動作サイクルにより残っている相補データ線Ｄｏ、Ｄｏ
の上述のようなハイレベルとロウレベルとを短絡して両
者を同電位にするとともに所定プリチャージレベルにす
るものである。
ミングで上記ＭＯ３ＦＥＴＱ５がオン状態とされ、前の
動作サイクルにより残っている相補データ線Ｄｏ、Ｄｏ
の上述のようなハイレベルとロウレベルとを短絡して両
者を同電位にするとともに所定プリチャージレベルにす
るものである。
この後、ワード線が選択されて１つのメモリセルＭＣが
選択された時、その記憶情軸に従って、上記相補データ
線ＤＯ，ＤＯ及びＤｉ、Ｄｌ等の電位が決定される。こ
のようにすることによって、メモリセルＭＣの反転読み
出しを高速にすることができる。
選択された時、その記憶情軸に従って、上記相補データ
線ＤＯ，ＤＯ及びＤｉ、Ｄｌ等の電位が決定される。こ
のようにすることによって、メモリセルＭＣの反転読み
出しを高速にすることができる。
この実施例では、書込み後の続み出し動作におけるプリ
チャージ電流の低減と、高速化を図るため、次の回路が
設けられる。
チャージ電流の低減と、高速化を図るため、次の回路が
設けられる。
ＰチャンネルＭＯＳＦＥＴＱ６、Ｑ７のゲートとドレイ
ンは、交差結線されることによりラッチ形態にされる。
ンは、交差結線されることによりラッチ形態にされる。
この交差結線されたゲートとドレインは、相補データ線
Ｄｏ、Ｄｏに結合される。
Ｄｏ、Ｄｏに結合される。
上記ＭＯ３ＦＥＴＱ６．Ｑ７（７）’／−Ｘと、ｉ！ａ
ｔｓ圧Ｖｃｃとの間には、内部書込み信号７τを受ける
パワースイッチとしてのＰチャンネルＭＯＳＦＥＴＱ８
、Ｑ９が設けられる。（也の相補データ線ＤＩ、、０１
等にも上記同様な構成のＭＯＳＦＥＴが設けられる。
ｔｓ圧Ｖｃｃとの間には、内部書込み信号７τを受ける
パワースイッチとしてのＰチャンネルＭＯＳＦＥＴＱ８
、Ｑ９が設けられる。（也の相補データ線ＤＩ、、０１
等にも上記同様な構成のＭＯＳＦＥＴが設けられる。
この実施例における書込み動作後のプリチャージ動作を
第２ｒＪ！Ｊに示した波形図に従って説明する。
第２ｒＪ！Ｊに示した波形図に従って説明する。
書込み動作によって、選択された相補データ線ＤＯ，Ｄ
ｏは、約３．５ｖのようなハイレベルと、はり回路の接
地電位のようなロウレベルにされる。
ｏは、約３．５ｖのようなハイレベルと、はり回路の接
地電位のようなロウレベルにされる。
このレベルに従うて選択されたメモリセルの一対記憶用
ＭＯ５ＦＥＴは、一方がオフ状態に他方がオフ状態にさ
れる。この時、内部書込み信号マτのロウレベルによっ
てパワースイッチＭＯＳＦＥＴＱ８、Ｑ９等はオン状態
にされる。したかうて、データｆｆ１ＤＱのロウレベｌ
しを受けるＰチャンネルＭＯ５ＦＥＴＱ５はオン状態に
されて、上記オン状態のＭＯ５ＦＥＴＱ８とともに、相
補データ線Ｄｏのレベルを電源電圧Ｖｃｃ（５Ｖ）のよ
うな高いレベルにする。なお、上記データ線百）のハイ
レベルによってＰチャンネルＭＯ３ＦＥＴＱ７はオフ状
態にされる。
ＭＯ５ＦＥＴは、一方がオフ状態に他方がオフ状態にさ
れる。この時、内部書込み信号マτのロウレベルによっ
てパワースイッチＭＯＳＦＥＴＱ８、Ｑ９等はオン状態
にされる。したかうて、データｆｆ１ＤＱのロウレベｌ
しを受けるＰチャンネルＭＯ５ＦＥＴＱ５はオン状態に
されて、上記オン状態のＭＯ５ＦＥＴＱ８とともに、相
補データ線Ｄｏのレベルを電源電圧Ｖｃｃ（５Ｖ）のよ
うな高いレベルにする。なお、上記データ線百）のハイ
レベルによってＰチャンネルＭＯ３ＦＥＴＱ７はオフ状
態にされる。
この状態から、アドレス信号が変化して読み出し動作に
移行する時、アドレス信号変化検出パルスＴｐのロウレ
ベルによって、イコライゼーションＭＯＳＦＥＴＱ５が
オン状態にされる。−ＭＯ３ＦＥＴＱ５のオフ状態によ
って、相補データＩＩＡＤ０、Ｄｏが短絡される。この
場合、相補デ〒り線Ｄｏ、Ｄｏのレベルは、その寄生容
量に蓄積されたものであるので交流的低インピーダンス
であるから、上記ＭＯ３ＦＥＴＱ５のオン状態によって
高速に両者の中間レベルである約２．５ｖにされる。
移行する時、アドレス信号変化検出パルスＴｐのロウレ
ベルによって、イコライゼーションＭＯＳＦＥＴＱ５が
オン状態にされる。−ＭＯ３ＦＥＴＱ５のオフ状態によ
って、相補データＩＩＡＤ０、Ｄｏが短絡される。この
場合、相補デ〒り線Ｄｏ、Ｄｏのレベルは、その寄生容
量に蓄積されたものであるので交流的低インピーダンス
であるから、上記ＭＯ３ＦＥＴＱ５のオン状態によって
高速に両者の中間レベルである約２．５ｖにされる。
したがって、プリチャージＭＯ３ＦＥＴＱＩ Ｏ。
Ｑｌｌ等による相補データ線ＤＯ，Ｄｏのプリチャージ
レベルＶｃｃ−Ｖｔｈ（約３．５）までのレベル ・
差が小さくできるから、プリチャージ電流の低減と高速
化を図ることができる。なお、同図において、点線で示
したのは、前記第３図に示した回路の相補データ線の波
形である。
レベルＶｃｃ−Ｖｔｈ（約３．５）までのレベル ・
差が小さくできるから、プリチャージ電流の低減と高速
化を図ることができる。なお、同図において、点線で示
したのは、前記第３図に示した回路の相補データ線の波
形である。
（１）書込みの時に相補データ線のハイレベルを１１！
源電圧レベルまで高くしておくことによって、次の読み
出し動作での相補データ線のイコライズによるレベルが
高（できる、これにより、プリチャージレベルとのレベ
ル差が小さくできるから、プリチャージに要する消費電
流の低減を図ることができるという効果が得られる。
源電圧レベルまで高くしておくことによって、次の読み
出し動作での相補データ線のイコライズによるレベルが
高（できる、これにより、プリチャージレベルとのレベ
ル差が小さくできるから、プリチャージに要する消費電
流の低減を図ることができるという効果が得られる。
（２）上記（１１により、相補データ線をプリチャージ
レベルに立ち上げる時間の短縮化を図ることができる。
レベルに立ち上げる時間の短縮化を図ることができる。
メモリのアクセスサイクルは、ワーストケースにより決
定されるから、最もレベル変化の大きい上記書込み後の
プリチャージ時間を短くできることによって、メモリ動
作の高速化を図ることができるという効果が得られる。
定されるから、最もレベル変化の大きい上記書込み後の
プリチャージ時間を短くできることによって、メモリ動
作の高速化を図ることができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に議定される
ものではなく、その要旨を泡膜しない範囲でｆｆｉ々変
更可能であることはいうまでもない０例えば、アドレス
信号変化検出パルスからプリチャージやイコライズ制御
を行うパルス幅にしたパルスを形成するものであワても
よい、また、プリチャージ用のパルスとイコライズ用の
パルスとは、相補的なパルスである必要はなく、それぞ
れの動作タイミングに合わせて形成するものであっても
よい、また、スタティック型ＲＡＭを構成するメモリセ
ルは、ＰチャンネルＭＯ３ＦＥＴとＮチャンネルＭＯ３
ＦＥＴとを組合せて構成されたスタティック型７９７１
７０７１回路を用いるものであってもよい、このように
メモリアレイの構成及びその周辺回路の具体的回路構成
は、種々の実施形態を探ることができるものである。
体的に説明したが、この発明は上記実施例に議定される
ものではなく、その要旨を泡膜しない範囲でｆｆｉ々変
更可能であることはいうまでもない０例えば、アドレス
信号変化検出パルスからプリチャージやイコライズ制御
を行うパルス幅にしたパルスを形成するものであワても
よい、また、プリチャージ用のパルスとイコライズ用の
パルスとは、相補的なパルスである必要はなく、それぞ
れの動作タイミングに合わせて形成するものであっても
よい、また、スタティック型ＲＡＭを構成するメモリセ
ルは、ＰチャンネルＭＯ３ＦＥＴとＮチャンネルＭＯ３
ＦＥＴとを組合せて構成されたスタティック型７９７１
７０７１回路を用いるものであってもよい、このように
メモリアレイの構成及びその周辺回路の具体的回路構成
は、種々の実施形態を探ることができるものである。
この発明は、ＣＭＯＳスタティック型ＲＡＭに広く通用
することができる。
することができる。
第１図は、この発明の一実施例を示す回路図、第２図は
、相補データ線のイコライズとプリチャージ動作を説明
するための波形図、 ＄３図は、この発明に先立って考えられた相補データ線
のイコライズ及びプリチャージ回路の一例を示す回路図
である。 ＸＡＤＢ・・Ｘアドレスバッファ、ＹＡＤＢ・・Ｙアド
レスバッファ、ＸＤＣＲ・・Ｘアドレスデコーダ、ＹＤ
ＣＲ・・Ｙアドレスデコーダ、ＭＯ・・メモリセル、Ｗ
Ａ・・誉込み回路、ＲＡ・・読み出し回路、ＴＣ・・タ
イミング制御回路、ＡＴＤ・・アドレス信号変化検出回
路、Ｇ１−Ｇ４・・ノアゲート回路 第 １５！ｌ
、相補データ線のイコライズとプリチャージ動作を説明
するための波形図、 ＄３図は、この発明に先立って考えられた相補データ線
のイコライズ及びプリチャージ回路の一例を示す回路図
である。 ＸＡＤＢ・・Ｘアドレスバッファ、ＹＡＤＢ・・Ｙアド
レスバッファ、ＸＤＣＲ・・Ｘアドレスデコーダ、ＹＤ
ＣＲ・・Ｙアドレスデコーダ、ＭＯ・・メモリセル、Ｗ
Ａ・・誉込み回路、ＲＡ・・読み出し回路、ＴＣ・・タ
イミング制御回路、ＡＴＤ・・アドレス信号変化検出回
路、Ｇ１−Ｇ４・・ノアゲート回路 第 １５！ｌ
Claims (1)
- 【特許請求の範囲】 １、アドレス信号の変化タイミングを検出するアドレス
信号変化検出回路と、このアドレス信号変化検出回路に
より形成された検出パルスによりメモリアレイを構成す
る一対の相補データ線を短絡するイコライゼーションＭ
ＯＳＦＥＴＱ５と、交差結線されたゲートとドレインが
上記相補データ線に結合されたラッチ形態のＭＯＳＦＥ
ＴＱ６、Ｑ７と、書込み動作の時にオン状態にされて上
記ラッチ形態のＭＯＳＦＥＴＱ６、Ｑ７のソースに電源
電圧を供給するパワースイッチＭＯＳＦＥＴＱ８、Ｑ９
と、上記検出パルスによりオン状態にされ、そのソース
が上記相補データ線に結合されたプリチャージＭＯＳＦ
ＥＴＱ１０、Ｑ１１とを含むことを特徴とするスタティ
ック型ＲＡＭ。 ２、上記イコライゼーションＭＯＳＦＥＴＱ５とラッチ
形態のＭＯＳＦＥＴＱ６、Ｑ７及びそのパワースイッチ
ＭＯＳＦＥＴＱ８、Ｑ９は、ＰチャンネルＭＯＳＦＥＴ
により構成され、上記プリチャージＭＯＳＦＥＴＱ１０
、Ｑ１１は、ＮチャンネルＭＯＳＦＥＴにより構成され
るものであることを特徴とする特許請求の範囲第１項記
載のスタティック型ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59260769A JPS61139993A (ja) | 1984-12-12 | 1984-12-12 | スタテイツク型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59260769A JPS61139993A (ja) | 1984-12-12 | 1984-12-12 | スタテイツク型ｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61139993A true JPS61139993A (ja) | 1986-06-27 |
| JPH0519794B2 JPH0519794B2 (ja) | 1993-03-17 |
Family
ID=17352470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59260769A Granted JPS61139993A (ja) | 1984-12-12 | 1984-12-12 | スタテイツク型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61139993A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01119982A (ja) * | 1987-10-31 | 1989-05-12 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
| JPH02183492A (ja) * | 1989-01-09 | 1990-07-18 | Matsushita Electric Ind Co Ltd | メモリ回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5613584A (en) * | 1979-07-11 | 1981-02-09 | Hitachi Ltd | Setting circuit for data line potential |
| JPS56165982A (en) * | 1980-05-22 | 1981-12-19 | Fujitsu Ltd | Static type memory circuit |
-
1984
- 1984-12-12 JP JP59260769A patent/JPS61139993A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5613584A (en) * | 1979-07-11 | 1981-02-09 | Hitachi Ltd | Setting circuit for data line potential |
| JPS56165982A (en) * | 1980-05-22 | 1981-12-19 | Fujitsu Ltd | Static type memory circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01119982A (ja) * | 1987-10-31 | 1989-05-12 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
| JPH02183492A (ja) * | 1989-01-09 | 1990-07-18 | Matsushita Electric Ind Co Ltd | メモリ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0519794B2 (ja) | 1993-03-17 |
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