JP2550207B2 - 半導体メモリセル - Google Patents
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- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、ベースセルとなるRAMのメモリセルから
容易にROMのメモリセルを形成することを可能にした半
導体メモリセルに関する。
容易にROMのメモリセルを形成することを可能にした半
導体メモリセルに関する。
（従来の技術） 各種のカスタムLSIの開発手法として、短い開発工
期、妥当な性能という点で広汎に用いられているものに
ゲートアレー方式がある。このゲートアレー方式は、基
本セルを規則的かつ固定して配置したチップを、多くの
品種のランダムロジックLSIに共通に使用して、開発期
間の短縮を図る方法である。
期、妥当な性能という点で広汎に用いられているものに
ゲートアレー方式がある。このゲートアレー方式は、基
本セルを規則的かつ固定して配置したチップを、多くの
品種のランダムロジックLSIに共通に使用して、開発期
間の短縮を図る方法である。
このようなゲートアレー方式において、記憶回路を構
成する方法としては、２つの方法が一般的に用いられて
いる。
成する方法としては、２つの方法が一般的に用いられて
いる。
第１の方法は、汎用的な基本セルを配線に関するマス
クパターンを用いて結線し、メモリセルを形成する方法
である。
クパターンを用いて結線し、メモリセルを形成する方法
である。
この第１の方法にあっては、汎用的な基本セルを用い
ているため、セルの構成が異なるRAM（ランダム・アク
セス・メモリ）とROM（リード・オンリー・メモリ）の
それぞれのメモリセルを形成することが可能となる。そ
の反面、汎用的な基本セルを用いていることが不利に作
用し、セル構成や配線が冗長となり、メモリセルの占有
面積の増大を招いていた。
ているため、セルの構成が異なるRAM（ランダム・アク
セス・メモリ）とROM（リード・オンリー・メモリ）の
それぞれのメモリセルを形成することが可能となる。そ
の反面、汎用的な基本セルを用いていることが不利に作
用し、セル構成や配線が冗長となり、メモリセルの占有
面積の増大を招いていた。
一方、第２の方法としては、記憶回路専用のメモリセ
ルを基本セルとして予め用意しておき、この記憶回路専
用のメモリセルを用いてメモリセルを形成する方法であ
る。
ルを基本セルとして予め用意しておき、この記憶回路専
用のメモリセルを用いてメモリセルを形成する方法であ
る。
この第２の方法は、専用の基本セルを用いてメモリセ
ルを構成するため、メモリセルの占有面積が増大すると
いった不具合は解消される。しかしながら、RAMとROMの
メモリセルは機能が異なるため、RAM用とROM用のそれぞ
れ専用の基本セルを用意しなければならない。さらに、
RAMとROMのそれぞれのメモリ容量に応じて、それぞれの
メモリセルの形成比率を変える必要がある。
ルを構成するため、メモリセルの占有面積が増大すると
いった不具合は解消される。しかしながら、RAMとROMの
メモリセルは機能が異なるため、RAM用とROM用のそれぞ
れ専用の基本セルを用意しなければならない。さらに、
RAMとROMのそれぞれのメモリ容量に応じて、それぞれの
メモリセルの形成比率を変える必要がある。
このため、このような要求を満足させるためには、基
本チップとなる母体の種類が多くなってしまう。したが
って、記憶回路を含むカスタムLSIの開発にあたって
は、仕様に応じた母体をそれぞれ新たに形成するか、あ
るいは予め多種の母体を用意しなければならない。
本チップとなる母体の種類が多くなってしまう。したが
って、記憶回路を含むカスタムLSIの開発にあたって
は、仕様に応じた母体をそれぞれ新たに形成するか、あ
るいは予め多種の母体を用意しなければならない。
（発明が解決しようとする課題） 以上説明したように、基本チップを共通に使用して、
記憶回路を含む様々な仕様のカスタムLSIにおける従来
の開発手法にあっては、メモリセルの回路構成や配線が
冗長となり、高集積化を困難にしていた。
記憶回路を含む様々な仕様のカスタムLSIにおける従来
の開発手法にあっては、メモリセルの回路構成や配線が
冗長となり、高集積化を困難にしていた。
また、メモリの種類やそれぞれの種類の形成比率に応
じた多種の母体が必要となり、コストの上昇を招いてい
た。一方、母体の種類を少なくしようとすると、母体の
完成度が低くなり、母体から完成品までの製造期間が長
くなり、開発期間を短縮することが困難となっていた。
じた多種の母体が必要となり、コストの上昇を招いてい
た。一方、母体の種類を少なくしようとすると、母体の
完成度が低くなり、母体から完成品までの製造期間が長
くなり、開発期間を短縮することが困難となっていた。
そこで、この発明は、上記に鑑みてなされたものであ
り、その目的とするところは、コストの上昇を招くこと
なく、共通の母体セルから機能が異なるメモリセルを容
易に形成することによって、メモリを含んで共通の母体
から形成される半導体装置の高集積化、開発期間の短縮
化を図ることを目的とする。
り、その目的とするところは、コストの上昇を招くこと
なく、共通の母体セルから機能が異なるメモリセルを容
易に形成することによって、メモリを含んで共通の母体
から形成される半導体装置の高集積化、開発期間の短縮
化を図ることを目的とする。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、請求項１記載の発明は、
一端が高位電源に接続可能で他端が第１の接続点に接続
可能な第１の抵抗と、一端が高位電源に接続可能で他端
が第２の接続点に接続可能な第２の抵抗と、前記第１の
接続点と低位電源との間に接続された第１の電界効果ト
ランジスタ（FET）と、前記第２の接続点と低位電源と
の間に接続された第２のFETと、前記第１の接続点と一
方のビット線との間に接続されて、ワード線の電位によ
り導通制御される第３のFETと、前記第２の接続点と他
方のビット線との間に接続されて、ワード線の電位によ
り導通制御される第４のFETとを備え、前記第１の抵抗
あるいは第２の抵抗はその一端が高位電源に接続され、
他端が対応する第１あるいは第２の接続点に接続され、
前記第１のFETはそのゲート端子が第２の接続点に接続
され、前記第２のFETはそのゲート端子が第１の接続点
に接続されて、１ビットの固定情報を記憶してなる。
一端が高位電源に接続可能で他端が第１の接続点に接続
可能な第１の抵抗と、一端が高位電源に接続可能で他端
が第２の接続点に接続可能な第２の抵抗と、前記第１の
接続点と低位電源との間に接続された第１の電界効果ト
ランジスタ（FET）と、前記第２の接続点と低位電源と
の間に接続された第２のFETと、前記第１の接続点と一
方のビット線との間に接続されて、ワード線の電位によ
り導通制御される第３のFETと、前記第２の接続点と他
方のビット線との間に接続されて、ワード線の電位によ
り導通制御される第４のFETとを備え、前記第１の抵抗
あるいは第２の抵抗はその一端が高位電源に接続され、
他端が対応する第１あるいは第２の接続点に接続され、
前記第１のFETはそのゲート端子が第２の接続点に接続
され、前記第２のFETはそのゲート端子が第１の接続点
に接続されて、１ビットの固定情報を記憶してなる。
請求項２記載の発明は、一端が高位電源に接続可能で
他端が第１の接続点に接続可能な第１の抵抗と、一端が
高位電源に接続可能で他端が第２の接続点に接続可能な
第２の抵抗と、前記第１の接続点と低位電源との間に接
続された第１の電界効果トランジスタ（FET）と、前記
第２の接続点と低位電源との間に接続された第２のFET
と、前記第１の接続点と一方のビット線との間に接続さ
れて、ワード線の電位により導通制御される第３のFET
と、前記第２の接続点と他方のビット線との間に接続さ
れて、ワード線の電位により導通制御される第４のFET
とを備え、前記第１の抵抗はその一端が高位電源に接続
され、他端が第１の接続点に接続され、前記第２の抵抗
はその一端が高位電源に接続され、他端が第２の接続点
に接続され、前記第１のFET及び第２のFETはそれぞれの
ゲート端子が高位電源あるいは低位電源のいずれか一方
の電源に接続されて、それぞれ独立した２ビットの固定
情報を記憶してなる。
他端が第１の接続点に接続可能な第１の抵抗と、一端が
高位電源に接続可能で他端が第２の接続点に接続可能な
第２の抵抗と、前記第１の接続点と低位電源との間に接
続された第１の電界効果トランジスタ（FET）と、前記
第２の接続点と低位電源との間に接続された第２のFET
と、前記第１の接続点と一方のビット線との間に接続さ
れて、ワード線の電位により導通制御される第３のFET
と、前記第２の接続点と他方のビット線との間に接続さ
れて、ワード線の電位により導通制御される第４のFET
とを備え、前記第１の抵抗はその一端が高位電源に接続
され、他端が第１の接続点に接続され、前記第２の抵抗
はその一端が高位電源に接続され、他端が第２の接続点
に接続され、前記第１のFET及び第２のFETはそれぞれの
ゲート端子が高位電源あるいは低位電源のいずれか一方
の電源に接続されて、それぞれ独立した２ビットの固定
情報を記憶してなる。
（作用） 上記請求項１及び請求項２記載の発明は、RAMにおけ
る抵抗負荷型のメモリセルを母体セルとして、固体情報
を記憶するROMのメモリセルを形成するようにしてい
る。
る抵抗負荷型のメモリセルを母体セルとして、固体情報
を記憶するROMのメモリセルを形成するようにしてい
る。
（実施例） 以下、図面を用いてこの発明の実施例を説明する。
第１図は発明の一実施例に係わるメモリセルの構成を
示す回路図である。同図に示す実施例のメモリセルは、
スタティックRAMのメモリセルとして従来から多用され
ている抵抗負荷型のメモリセルの構成をベース（下地）
にして、ROMにおける１ビットのメモリセルをマスター
スライス方式によって形成するようにしたものである。
示す回路図である。同図に示す実施例のメモリセルは、
スタティックRAMのメモリセルとして従来から多用され
ている抵抗負荷型のメモリセルの構成をベース（下地）
にして、ROMにおける１ビットのメモリセルをマスター
スライス方式によって形成するようにしたものである。
第１図において、ベースとなるRAMのメモリセルは、
高抵抗R1とエンハンスメント型でＮチャネルのFET（電
界効果トランジスタ）T1とが高位側の電源VDDと低位側
の電源VSSとの間に直列接続され、高抵抗R2とエンハン
スメント型でＮチャネルのFETT2とが電源VDDと電源VSS
との間に直列接続され、接続点M1はFETT2のゲート端子
に接続されているとともに、FETT1と同種であってワー
ド線WLにゲート端子が接続されたFETT3を介してビット
線BLに接続され、接続点M2はFETT1のゲート端子に接続
されているとともに、FETT1と同種であってワード線WL
にゲート端子が接続されたFETT4を介してビット線▲
▼に接続されて構成されている。
高抵抗R1とエンハンスメント型でＮチャネルのFET（電
界効果トランジスタ）T1とが高位側の電源VDDと低位側
の電源VSSとの間に直列接続され、高抵抗R2とエンハン
スメント型でＮチャネルのFETT2とが電源VDDと電源VSS
との間に直列接続され、接続点M1はFETT2のゲート端子
に接続されているとともに、FETT1と同種であってワー
ド線WLにゲート端子が接続されたFETT3を介してビット
線BLに接続され、接続点M2はFETT1のゲート端子に接続
されているとともに、FETT1と同種であってワード線WL
にゲート端子が接続されたFETT4を介してビット線▲
▼に接続されて構成されている。
このようなベースセルにおいて、この実施例にあって
は、高抵抗R2と高位側のVDDあるいは接続点M2を非接続
状態にして、高抵抗R2をベースセルにおいて機能させな
いようにしている。
は、高抵抗R2と高位側のVDDあるいは接続点M2を非接続
状態にして、高抵抗R2をベースセルにおいて機能させな
いようにしている。
このような構成において、電源が投入された時には、
ワード線WLがロウレベル状態となり、FETT3及びFETT4は
非導通状態となる。このような状態において、接続点M1
は電源が投入された後電源VDDレベルへ上昇してハイレ
ベル状態となる。この時に、接続点M2は電源が投入され
た後は、高位側の電源VDDとの接続ラインがないためハ
イレベル状態とはならない。これにより、FETT2は導通
状態となり、接続点M2は電源VSSのレベルのロウレベル
状態となる。この結果、FETT1非導通状態となり、接続
点M1は電源VDDのレベルのハイレベル状態、接続点M2は
電源VSSのレベルのロウレベル状態となり、１ビットの
情報が保持されることになる。
ワード線WLがロウレベル状態となり、FETT3及びFETT4は
非導通状態となる。このような状態において、接続点M1
は電源が投入された後電源VDDレベルへ上昇してハイレ
ベル状態となる。この時に、接続点M2は電源が投入され
た後は、高位側の電源VDDとの接続ラインがないためハ
イレベル状態とはならない。これにより、FETT2は導通
状態となり、接続点M2は電源VSSのレベルのロウレベル
状態となる。この結果、FETT1非導通状態となり、接続
点M1は電源VDDのレベルのハイレベル状態、接続点M2は
電源VSSのレベルのロウレベル状態となり、１ビットの
情報が保持されることになる。
次に、このような情報の保持状態にあって、ワード線
WLをハイレベル状態としてFETT3及びFETT4を導通状態に
すると、予めプリチャージされていた両ビット線BL、▲
▼のうち、ビット線▲▼はその電荷が、導通状
態のFETT2及びFETT4を介して電源VSSに流れ込み、ビッ
ト線▲▼はロウレベル状態となる。一方、ビット線
BLはFETT1が非導通状態にあるため、ハイレベル状態が
維持されることになる。このビット線BL、▲▼の電
位変化をビット線BL、▲▼に接続されたセンスアン
プ等で検出することによって、メモリセルに保持された
情報が読出される。
WLをハイレベル状態としてFETT3及びFETT4を導通状態に
すると、予めプリチャージされていた両ビット線BL、▲
▼のうち、ビット線▲▼はその電荷が、導通状
態のFETT2及びFETT4を介して電源VSSに流れ込み、ビッ
ト線▲▼はロウレベル状態となる。一方、ビット線
BLはFETT1が非導通状態にあるため、ハイレベル状態が
維持されることになる。このビット線BL、▲▼の電
位変化をビット線BL、▲▼に接続されたセンスアン
プ等で検出することによって、メモリセルに保持された
情報が読出される。
保持された情報が読出された後、ワード線WLをロウレ
ベル状態にすることによりFETT3及びFETT4を非導通状態
にすると、読出し動作が行なわれる前の両接続点M1、M2
の状態は変わらず、それまで保持されていた情報が保持
され続けることになる。
ベル状態にすることによりFETT3及びFETT4を非導通状態
にすると、読出し動作が行なわれる前の両接続点M1、M2
の状態は変わらず、それまで保持されていた情報が保持
され続けることになる。
このような状態において、電源のしゃ断した場合に
は、両接続点M1、M2はともにロウレベル状態となる。し
かしながら、このような状態にあって、電源を投入する
と、前述したようにして、接続点M1はハイレベル状態、
接続点M2はロウレベル状態となり、電源のしゃ断する前
の状態に回復することになる。すなわち、記憶情報は電
源が切れると揮発してしまうが、電源の投入とともに自
己再現することになり、あたかも情報を不揮発に記憶し
ていると同等に機能することになる。
は、両接続点M1、M2はともにロウレベル状態となる。し
かしながら、このような状態にあって、電源を投入する
と、前述したようにして、接続点M1はハイレベル状態、
接続点M2はロウレベル状態となり、電源のしゃ断する前
の状態に回復することになる。すなわち、記憶情報は電
源が切れると揮発してしまうが、電源の投入とともに自
己再現することになり、あたかも情報を不揮発に記憶し
ていると同等に機能することになる。
これにより、上述した構成のメモリセルにあっては、
ROMとして機能することになり、RAMのメモリセルとして
従来から用いられている抵抗負荷型のメモリセルから容
易に形成することが可能となる。
ROMとして機能することになり、RAMのメモリセルとして
従来から用いられている抵抗負荷型のメモリセルから容
易に形成することが可能となる。
なお、ベースのメモリセルにおいて、第１図に示した
構成とは逆に、高抵抗R1と電源VDDあるいは接続点M1と
を非接続状態とし、高抵抗R2を電源VDDとFETT2のドレイ
ン端子との間に接続するようにした場合には、保持情報
及び作用動作は前述した構成と逆になるが、ROMのメモ
リセルとして機能することは勿論である。
構成とは逆に、高抵抗R1と電源VDDあるいは接続点M1と
を非接続状態とし、高抵抗R2を電源VDDとFETT2のドレイ
ン端子との間に接続するようにした場合には、保持情報
及び作用動作は前述した構成と逆になるが、ROMのメモ
リセルとして機能することは勿論である。
第２図は発明の実施例に係わるメモリセルの構成を示
す回路図である。
す回路図である。
第２図に示す実施例の特徴とするところは、第１図に
示した構成におけるFETT2をデプレッション型のFETT5で
構成したことにあり、他の構成は第１図と同様である。
示した構成におけるFETT2をデプレッション型のFETT5で
構成したことにあり、他の構成は第１図と同様である。
このような構成にあっては、電源投入時に接続点M1の
電位がロウレベル状態にあっても、FETT5は導通状態と
なるため、電源投入と同時に接続点M2の電位は電源VSS
のレベルのロウレベル状態になるとともに、FETT1は非
導通となる。
電位がロウレベル状態にあっても、FETT5は導通状態と
なるため、電源投入と同時に接続点M2の電位は電源VSS
のレベルのロウレベル状態になるとともに、FETT1は非
導通となる。
これにより、第２図に示す構成にあっては、第１図に
示した構成に比して、両接続点M1、M2の電位が早く確定
することになり、電源投入後の動作を迅速に行なうこと
ができるようになる。
示した構成に比して、両接続点M1、M2の電位が早く確定
することになり、電源投入後の動作を迅速に行なうこと
ができるようになる。
第３図は発明の実施例に係わるメモリセルの構成を示
す回路図である。
す回路図である。
第３図に示す実施例の特徴とするところは、第１図及
び第２図に示した構成を得るためのベースセルに対し
て、接続点M2と電源VSSとの間に接続されるFETを第２図
に示したと同様にデプレッション型のFETT5で構成し、F
ETT1及びFETT5のゲート端子をともに低位側の電源VSSに
接続してなり、接続点M1、M2にそれぞれ独立して情報を
保持させる、すなわち、それぞれ独立した２ビットの情
報を保持させるようにしたことにある。
び第２図に示した構成を得るためのベースセルに対し
て、接続点M2と電源VSSとの間に接続されるFETを第２図
に示したと同様にデプレッション型のFETT5で構成し、F
ETT1及びFETT5のゲート端子をともに低位側の電源VSSに
接続してなり、接続点M1、M2にそれぞれ独立して情報を
保持させる、すなわち、それぞれ独立した２ビットの情
報を保持させるようにしたことにある。
このような構成において、電源が投入されている間
は、FETT1は常時非導通状態にあるため、接続点M1の電
位はハイレベル状態が維持され、FETT5常時導通状態に
あるため、接続点M2の電位はロウレベル状態に維持され
る。これにより、それぞれ独立した２ビットの情報が保
持されることになる。
は、FETT1は常時非導通状態にあるため、接続点M1の電
位はハイレベル状態が維持され、FETT5常時導通状態に
あるため、接続点M2の電位はロウレベル状態に維持され
る。これにより、それぞれ独立した２ビットの情報が保
持されることになる。
このような状態にあって、電源のしゃ断した場合に
は、接続点M1の電位はロウレベル状態となるが、再び電
源を投入すると、接続点M1の電位は再びハイレベル状態
となり、前述した実施例と同様に、記憶情報は自己再現
して、あたかも不揮発性のメモリセルと同様に機能する
ことになる。
は、接続点M1の電位はロウレベル状態となるが、再び電
源を投入すると、接続点M1の電位は再びハイレベル状態
となり、前述した実施例と同様に、記憶情報は自己再現
して、あたかも不揮発性のメモリセルと同様に機能する
ことになる。
第４図は発明の実施例に係わるメモリセルの構成を示
す回路図である。
す回路図である。
第４図に示す実施例の特徴とするところは、第３図に
示した実施例の構成に比して、第３図に示したFETT1、F
ETT5を、ゲート端子が高位側の電源VDDあるいは低位側
の電源VSSに選択的にかつ独立に接続されているエンハ
ンスメント型のFETT6、FETT7に代えて構成したことにあ
る。
示した実施例の構成に比して、第３図に示したFETT1、F
ETT5を、ゲート端子が高位側の電源VDDあるいは低位側
の電源VSSに選択的にかつ独立に接続されているエンハ
ンスメント型のFETT6、FETT7に代えて構成したことにあ
る。
このような構成にあっては、FETT6、T7のゲート端子
が電源VDDに接続されると、接続点M1、M2の電位はロウ
レベル状態となり、ゲート端子が電源VSSに接続される
と、接続点M1、M2の電位はハイレベル状態となる。した
がって、このような構成にあっても、第３図に示した実
施例と同様に、それぞれ独立した２ビットの情報を保持
することが可能となり、同様の効果を得ることができ
る。
が電源VDDに接続されると、接続点M1、M2の電位はロウ
レベル状態となり、ゲート端子が電源VSSに接続される
と、接続点M1、M2の電位はハイレベル状態となる。した
がって、このような構成にあっても、第３図に示した実
施例と同様に、それぞれ独立した２ビットの情報を保持
することが可能となり、同様の効果を得ることができ
る。
次に、前述したそれぞれのメモリセルのパターンレイ
アウトの実施例を説明する。
アウトの実施例を説明する。
第５図は第１図に示した回路構成のパターンレイアウ
トを示す図である。
トを示す図である。
第５図において、FETT3、FETT4は、それぞれのゲート
電極が共通のワード線WLをなす第１層目のポリシリコン
により形成され、それぞれの一方の拡散領域がアルミニ
ウムからなるビット線BL、▲▼にそれぞれ対応して
接合されて形成されている。
電極が共通のワード線WLをなす第１層目のポリシリコン
により形成され、それぞれの一方の拡散領域がアルミニ
ウムからなるビット線BL、▲▼にそれぞれ対応して
接合されて形成されている。
FETT1、FETT2は、それぞれのゲート電極が第１層目の
ポリシリコンにより形成され、それぞれのソース領域が
電源VSSをなす拡散層により形成されており、FETT1のド
レイン領域が不純物をドープして低抵抗化した第２層ポ
リシリコンからなる配線領域を介して接続点M1に接合さ
れ、FETT2のドレイン領域が拡散層からなる配線領域を
介して接続点２に接合されている。
ポリシリコンにより形成され、それぞれのソース領域が
電源VSSをなす拡散層により形成されており、FETT1のド
レイン領域が不純物をドープして低抵抗化した第２層ポ
リシリコンからなる配線領域を介して接続点M1に接合さ
れ、FETT2のドレイン領域が拡散層からなる配線領域を
介して接続点２に接合されている。
高抵抗R1、R2は、第２層目のポリシリコンにより形成
され、両抵抗R1、R2が形成された領域を除く第２層目の
ポリシリコンに不純物をドープして、両抵抗R1、R2の一
方側に電源VDDが形成され、他方側にそれぞれ対応する
接続点M1、M2への配線領域が形成されている。
され、両抵抗R1、R2が形成された領域を除く第２層目の
ポリシリコンに不純物をドープして、両抵抗R1、R2の一
方側に電源VDDが形成され、他方側にそれぞれ対応する
接続点M1、M2への配線領域が形成されている。
第５図に示すようなベースセルを形成するパターンレ
イアウトにおいて、例えば第５図中にK1、K3で示す抵抗
R1の両端側の第２層目のポリシリコンの箇所、あるいは
第５図中にK2、K4で示す抵抗R2の両端側の第２層目のポ
リシリコンの箇所のうちいずれか１箇所を形成しないよ
うにすることで、第１図に示した回路構成のメモリセル
を工程の複雑化及び大幅な追加を招くことなく、RAMの
メモリセルとなるベースセルから容易かつ、短期間に形
成することができるようになる。
イアウトにおいて、例えば第５図中にK1、K3で示す抵抗
R1の両端側の第２層目のポリシリコンの箇所、あるいは
第５図中にK2、K4で示す抵抗R2の両端側の第２層目のポ
リシリコンの箇所のうちいずれか１箇所を形成しないよ
うにすることで、第１図に示した回路構成のメモリセル
を工程の複雑化及び大幅な追加を招くことなく、RAMの
メモリセルとなるベースセルから容易かつ、短期間に形
成することができるようになる。
また、第２図に示した回路構成は、第５図中にIPで示
す領域に不純物を注入して、FETT2をデプレッション型
のFETT5に代えるようにすれば容易に実現することがで
きる。この不純物の注入は、ポリシリコンやアルミニウ
ム等を形成した後に、マスタースライス方式により行な
われる。これにより、第１図に示した回路構成のメモリ
セルと同様に、ベースセルから容易かつ短期間に形成す
ることができる。なお、不純物の注入は、FETを形成す
る際の拡散工程中に行なうようにしても良い。
す領域に不純物を注入して、FETT2をデプレッション型
のFETT5に代えるようにすれば容易に実現することがで
きる。この不純物の注入は、ポリシリコンやアルミニウ
ム等を形成した後に、マスタースライス方式により行な
われる。これにより、第１図に示した回路構成のメモリ
セルと同様に、ベースセルから容易かつ短期間に形成す
ることができる。なお、不純物の注入は、FETを形成す
る際の拡散工程中に行なうようにしても良い。
第６図は第３図に示した介ろ構成のパターンレイアウ
トを示す図である。
トを示す図である。
第６図に示すパターンレイアウトにおいては、FET
T1、T5のゲート電極を形成する第１層目のポリシリコン
と接続点M1、M2とを接合するコンタクトホールC3、C4を
形成せず、それぞれのゲート電極と対応する接続点M1、
M2を切り離し、それぞれのゲート電極を形成する第１層
目のポリシリコンの端部を電源VSSとなる拡散層側に形
成し、第１層目のポリシリコンと拡散層とをコンタクト
ホールC1、C2を介して接合するようにして、第３図に示
した回路構成を得ている。このような方法にあっては、
それぞれのコンタクトホールC1、C2、C3、C4の形成の有
無によって容易に実現することができる。
T1、T5のゲート電極を形成する第１層目のポリシリコン
と接続点M1、M2とを接合するコンタクトホールC3、C4を
形成せず、それぞれのゲート電極と対応する接続点M1、
M2を切り離し、それぞれのゲート電極を形成する第１層
目のポリシリコンの端部を電源VSSとなる拡散層側に形
成し、第１層目のポリシリコンと拡散層とをコンタクト
ホールC1、C2を介して接合するようにして、第３図に示
した回路構成を得ている。このような方法にあっては、
それぞれのコンタクトホールC1、C2、C3、C4の形成の有
無によって容易に実現することができる。
第７図は第３図に示した回路構成の他のパターンレイ
アウトを示す図である。
アウトを示す図である。
第７図に示すパターンレイアウトの特徴とするところ
は、第６図に示したパターンレイアウトに比して、コン
タクトホールC1、C2に加えてコンタクトホールC5、C6を
形成しておき、アルミニウムの配線によるマスタースラ
イス方式により、それぞれのゲート電極を形成する第１
層目のポリシリコンと電源VSSとなる拡散層を接合する
ようにしたことにある。このような方法にあっても、容
易に実現することが可能となる。
は、第６図に示したパターンレイアウトに比して、コン
タクトホールC1、C2に加えてコンタクトホールC5、C6を
形成しておき、アルミニウムの配線によるマスタースラ
イス方式により、それぞれのゲート電極を形成する第１
層目のポリシリコンと電源VSSとなる拡散層を接合する
ようにしたことにある。このような方法にあっても、容
易に実現することが可能となる。
第８図は第４図に示した回路構成を実現するパターン
レイアウトの実施例を示す図である。
レイアウトの実施例を示す図である。
第８図に示すパターンレイアウトにあっては、第６図
に示したパターンレイアウトに比して、FETT1、T2のゲ
ート電極となる第１層ポリシリコンの端部を電源VDDと
なる第２層ポリシリコン側へ延長形成し、ゲート電極と
なる第１層ポリシリコンと電源VSSとなる拡散層あるい
は電源VDDとなる第２層ポリシリコンとを、コンタクト
ホールC1、C2、C7、C8を介して選択的に接合するように
して、第４図に示した回路構成を得るようにしている。
このような方法にあっては、それぞれのコンタクトホー
ルC1、C2、C7、C8の形成の有無によって実現することが
できる。
に示したパターンレイアウトに比して、FETT1、T2のゲ
ート電極となる第１層ポリシリコンの端部を電源VDDと
なる第２層ポリシリコン側へ延長形成し、ゲート電極と
なる第１層ポリシリコンと電源VSSとなる拡散層あるい
は電源VDDとなる第２層ポリシリコンとを、コンタクト
ホールC1、C2、C7、C8を介して選択的に接合するように
して、第４図に示した回路構成を得るようにしている。
このような方法にあっては、それぞれのコンタクトホー
ルC1、C2、C7、C8の形成の有無によって実現することが
できる。
第９図は第４図に示した回路構成を実現するパターン
レイアウトの他の実施例を示す図である。
レイアウトの他の実施例を示す図である。
第９図に示すパターンレイアウトの特徴とするところ
は、第８図に示したパターンレイアウトに比して、それ
ぞれのFETT6、T7のゲート電極をなす第１層ポリシリコ
ンと電源VSSとなる拡散層あるいは電源VDDとなる第２層
ポリシリコンとを、予め形成されたコンタクトホール
C1、C2、C7、C8を介してアルミニウムの配線によるマス
タースライス方式により選択的に接合するようにしたこ
とにある。このような方法にあっても、第８図に示した
パターンレイアウトと同様に容易に実現することができ
る。
は、第８図に示したパターンレイアウトに比して、それ
ぞれのFETT6、T7のゲート電極をなす第１層ポリシリコ
ンと電源VSSとなる拡散層あるいは電源VDDとなる第２層
ポリシリコンとを、予め形成されたコンタクトホール
C1、C2、C7、C8を介してアルミニウムの配線によるマス
タースライス方式により選択的に接合するようにしたこ
とにある。このような方法にあっても、第８図に示した
パターンレイアウトと同様に容易に実現することができ
る。
このように、第１図乃至第４図に示した回路構成にあ
っては、RAMのメモリセルとなるベースセルの完成度の
高い下地から形成することが可能となるためROMのメモ
リセルを短期間で製造することができるようになる。
っては、RAMのメモリセルとなるベースセルの完成度の
高い下地から形成することが可能となるためROMのメモ
リセルを短期間で製造することができるようになる。
第10図はベースとなる高抵抗負荷型のメモリセルの構
成を示す回路図であり、同図に示す回路構成において、
この構成の特徴とするところは、RAMとしての機能が損
われない程度に抵抗R1及びR2の抵抗値に差を付して、初
期状態を予め決定するようにしたことにある。
成を示す回路図であり、同図に示す回路構成において、
この構成の特徴とするところは、RAMとしての機能が損
われない程度に抵抗R1及びR2の抵抗値に差を付して、初
期状態を予め決定するようにしたことにある。
抵抗R1、R2は、上述したようにポリシリコンによって
形成されているたため、不純物の注入濃度により、それ
らの抵抗値に差を持たせることができる。これにより、
例えば（抵抗R1の抵抗値）＞（抵抗R2の抵抗値）に設定
すると、電源投入時には、（接続点M1の電位）＜（接続
点M2の電位）となり、時間の経過とともに、FETT1導通
状態、FETT2は非導通状態となり、接続点M1はロウレベ
ル状態、接続点M2はハイレベル状態となる。したがっ
て、この状態を初期状態とすることが可能となり、電源
投入時に記憶情報の不確定を招くことなく、直ちにアク
セス動作を行なうことができるようになる。
形成されているたため、不純物の注入濃度により、それ
らの抵抗値に差を持たせることができる。これにより、
例えば（抵抗R1の抵抗値）＞（抵抗R2の抵抗値）に設定
すると、電源投入時には、（接続点M1の電位）＜（接続
点M2の電位）となり、時間の経過とともに、FETT1導通
状態、FETT2は非導通状態となり、接続点M1はロウレベ
ル状態、接続点M2はハイレベル状態となる。したがっ
て、この状態を初期状態とすることが可能となり、電源
投入時に記憶情報の不確定を招くことなく、直ちにアク
セス動作を行なうことができるようになる。
［発明の効果］ 以上説明したように、発明によれば、RAMにおける抵
抗負荷型のメモリセルを母体セルとして、ROMのメモリ
セルを形成するようにしたので、機能が異なるメモリを
含んで共通の母体から形成される半導体装置の高集積
化、開発期間の短縮化を図ることができるようになる。
抗負荷型のメモリセルを母体セルとして、ROMのメモリ
セルを形成するようにしたので、機能が異なるメモリを
含んで共通の母体から形成される半導体装置の高集積
化、開発期間の短縮化を図ることができるようになる。
第１図乃至第４図は発明の実施例に係わるメモリセルの
構成を示す回路図、第５図乃至第９図は第１図乃至第４
図に示すメモリセルのパターンレイアウトの実施例を示
す図、第10図は第１図乃至第４図に示すメモリセルのベ
ースとなるメモリセルの一構成を示す回路図である。 T1、T2、T3、T4、T5、T6、T7、T8……ＮチャネルFET R1、R2……抵抗 M1、M2……接続点 VDD……高位電源 VSS……低位電源 K1、K2、K3、K4……接続制御領域 C1、C2、C3、C4、C5、C6、C7、C8……コンタクトホール
構成を示す回路図、第５図乃至第９図は第１図乃至第４
図に示すメモリセルのパターンレイアウトの実施例を示
す図、第10図は第１図乃至第４図に示すメモリセルのベ
ースとなるメモリセルの一構成を示す回路図である。 T1、T2、T3、T4、T5、T6、T7、T8……ＮチャネルFET R1、R2……抵抗 M1、M2……接続点 VDD……高位電源 VSS……低位電源 K1、K2、K3、K4……接続制御領域 C1、C2、C3、C4、C5、C6、C7、C8……コンタクトホール
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11 27/112 (56)参考文献 特開 昭63−81974（ＪＰ，Ａ) 特開 昭63−247998（ＪＰ，Ａ) 特開 昭62−231492（ＪＰ，Ａ)
Claims (4)
- 【請求項１】一端が高位電源に接続可能で他端が第１の
接続点に接続可能な第１の抵抗と、 一端が高位電源に接続可能で他端が第２の接続点に接続
可能な第２の抵抗と、 前記第１の接続点と低位電源との間に接続されたエンハ
ンスメント型の第１の電界効果トランジスタ（FET）
と、 前記第２の接続点と低位電源との間に接続されたデプレ
ッション型の第２のFETと、 前記第１の接続点と一方のビット線との間に接続され
て、ワード線の電位により導通制御される第３のFET
と、 前記第２の接続点と他方のビット線との間に接続され
て、ワード線の電位により導通制御される第４のFETと
を備え、 前記第１の抵抗あるいは第２の抵抗はその一端が高位電
源に接続され、他端が対応する第１あるいは第２の接続
点に接続され、 前記第１のFETはそのゲート端子が第２の接続点に接続
され、前記第２のFETはそのゲート端子が第１の接続点
に接続されて、 １ビットの固定情報を記憶してなることを特徴とする半
導体メモリセル。 - 【請求項２】一端が高位電源に接続可能で他端が第１の
接続点に接続可能な第１の抵抗と、 一端が高位電源に接続可能で他端が第２の接続点に接続
可能な第２の抵抗と、 前記第１の接続点と低位電源との間に接続された第１の
電界効果トランジスタ（FET）と、 前記第２の接続点と低位電源との間に接続された第２の
FETと、 前記第１の接続点と一方のビット線との間に接続され
て、ワード線の電位により導通制御される第３のFET
と、 前記第２の接続点と他方のビット線との間に接続され
て、ワード線の電位により導通制御される第４のFETと
を備え、 前記第１の抵抗はその一端が高位電源に接続され、他端
が第１の接続点に接続され、 前記第２の抵抗はその一端が高位電源に接続され、他端
が第２の接続点に接続され、 前記第１のFET及び第２のFETはそれぞれのゲート端子が
高位電源あるいは低位電源のいずれか一方の電源に接続
されて、 それぞれ独立した２ビットの固定情報を記憶してなるこ
とを特徴とする半導体メモリセル。 - 【請求項３】前記第１のFETは、エンハンスメント型のF
ETからなり、 前記第２のFETは、デプレッション型のFETからなる ことを特徴とする請求項２記載の半導体メモリセル。 - 【請求項４】前記第１のFET及び第２のFETは、それぞれ
のゲート端子がコンタクトホールの有無あるいは金属配
線のマスタースライス方式により接続制御されることを
特徴とする請求項1,2又は３記載の半導体メモリセル。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14854390A JP2550207B2 (ja) | 1990-06-08 | 1990-06-08 | 半導体メモリセル |
| US07/707,915 US5311464A (en) | 1990-06-08 | 1991-05-30 | Semiconductor memory cell farming a ROM cell from a RAM cell |
| EP91109338A EP0460691B1 (en) | 1990-06-08 | 1991-06-07 | Semiconductor memory cell |
| DE69124010T DE69124010T2 (de) | 1990-06-08 | 1991-06-07 | Halbleiterspeicherzelle |
| KR1019910009417A KR920001520A (ko) | 1990-06-08 | 1991-06-07 | 반도체 메모리 셀 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14854390A JP2550207B2 (ja) | 1990-06-08 | 1990-06-08 | 半導体メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0442499A JPH0442499A (ja) | 1992-02-13 |
| JP2550207B2 true JP2550207B2 (ja) | 1996-11-06 |
Family
ID=15455124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14854390A Expired - Fee Related JP2550207B2 (ja) | 1990-06-08 | 1990-06-08 | 半導体メモリセル |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5311464A (ja) |
| EP (1) | EP0460691B1 (ja) |
| JP (1) | JP2550207B2 (ja) |
| KR (1) | KR920001520A (ja) |
| DE (1) | DE69124010T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013229097A (ja) * | 2012-04-26 | 2013-11-07 | Gn Resound As | 類似したｒａｍセルとｒｏｍセルとを有する半導体メモリ |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IL116792A (en) * | 1996-01-16 | 2000-01-31 | Chip Express Israel Ltd | Customizable integrated circuit device |
| KR100214843B1 (ko) * | 1996-03-29 | 1999-08-02 | 김주용 | 반도체 소자 및 그의 제조방법 |
| KR100295666B1 (ko) * | 1998-10-28 | 2001-08-07 | 김영환 | 혼성메모리장치 |
| US6545899B1 (en) * | 2001-12-12 | 2003-04-08 | Micron Technology, Inc. | ROM embedded DRAM with bias sensing |
| US6785167B2 (en) * | 2002-06-18 | 2004-08-31 | Micron Technology, Inc. | ROM embedded DRAM with programming |
| FR2877143A1 (fr) * | 2004-10-25 | 2006-04-28 | St Microelectronics Sa | Cellule de memoire volatile preenregistree |
| GB2437989B (en) * | 2006-05-09 | 2009-09-09 | Micron Technology Inc | Method, apparatus, and system for providing initial state random access memory |
| US7710761B2 (en) * | 2007-01-12 | 2010-05-04 | Vns Portfolio Llc | CMOS SRAM/ROM unified bit cell |
| JP5880241B2 (ja) * | 2012-04-16 | 2016-03-08 | 株式会社ソシオネクスト | 半導体装置 |
| US9691495B2 (en) * | 2014-07-30 | 2017-06-27 | Nxp Usa, Inc. | Memory array with RAM and embedded ROM |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4095281A (en) * | 1976-03-04 | 1978-06-13 | Rca Corporation | Random access-erasable read only memory cell |
| US4132904A (en) * | 1977-07-28 | 1979-01-02 | Hughes Aircraft Company | Volatile/non-volatile logic latch circuit |
| JPS54146935A (en) * | 1978-05-10 | 1979-11-16 | Nec Corp | Mask programmable read/write memory |
| JPS55160392A (en) * | 1979-05-28 | 1980-12-13 | Nec Corp | Semiconductor memory |
| JPS5740797A (en) * | 1980-08-21 | 1982-03-06 | Nec Corp | Semiconductor storage cell |
| JPS5894186A (ja) * | 1981-11-30 | 1983-06-04 | Toshiba Corp | 半導体記憶装置 |
| US4618943A (en) * | 1984-01-09 | 1986-10-21 | International Business Machines Corporation | Semiconductor static read/write memory having an additional read-only capability |
| JPS62231492A (ja) * | 1986-03-31 | 1987-10-12 | Nec Corp | 半導体記憶装置 |
| JPS6381974A (ja) * | 1986-09-26 | 1988-04-12 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS63247998A (ja) * | 1987-04-02 | 1988-10-14 | Nec Corp | 半導体記憶装置 |
| JPS6430395A (en) * | 1987-07-27 | 1989-02-01 | Nec Corp | Key telephone system |
| JPH01119982A (ja) * | 1987-10-31 | 1989-05-12 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
| JPH03116488A (ja) * | 1989-09-29 | 1991-05-17 | Fujitsu Ltd | 半導体記憶装置 |
-
1990
- 1990-06-08 JP JP14854390A patent/JP2550207B2/ja not_active Expired - Fee Related
-
1991
- 1991-05-30 US US07/707,915 patent/US5311464A/en not_active Expired - Lifetime
- 1991-06-07 EP EP91109338A patent/EP0460691B1/en not_active Expired - Lifetime
- 1991-06-07 DE DE69124010T patent/DE69124010T2/de not_active Expired - Fee Related
- 1991-06-07 KR KR1019910009417A patent/KR920001520A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013229097A (ja) * | 2012-04-26 | 2013-11-07 | Gn Resound As | 類似したｒａｍセルとｒｏｍセルとを有する半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
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| US5311464A (en) | 1994-05-10 |
| JPH0442499A (ja) | 1992-02-13 |
| DE69124010D1 (de) | 1997-02-20 |
| EP0460691A3 (en) | 1992-04-29 |
| EP0460691B1 (en) | 1997-01-08 |
| EP0460691A2 (en) | 1991-12-11 |
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| Date | Code | Title | Description |
|---|---|---|---|
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