JPH0660665A - 半導体スタティックｒａｍのビット線負荷回路 - Google Patents
半導体スタティックｒａｍのビット線負荷回路Info
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- JPH0660665A JPH0660665A JP4211911A JP21191192A JPH0660665A JP H0660665 A JPH0660665 A JP H0660665A JP 4211911 A JP4211911 A JP 4211911A JP 21191192 A JP21191192 A JP 21191192A JP H0660665 A JPH0660665 A JP H0660665A
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- JP
- Japan
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- bit line
- potential
- line
- transistor
- inverted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】半導体スタティックＲＡＭにおいて、ビット線
レベル補償用トランジスタによる、読みだし速度低下を
防ぐ。 【構成】ビット線負荷回路１のビット線Ｄと反転Ｄはメ
モリセル２のスイッチングトランジスタＮ1 ，Ｎ2 と列
選択トランジスタＰ4 ，Ｐ5 ，Ｎ5 ，Ｎ6 を介してデー
タバスＤＢ，反転データバスＤＢに接続され、前記デー
タバスの終端は入出力データ制御回路３に接続されて書
き込み、読み出し情報の伝送が行われる。ビット線負荷
回路１のビット線プリチャージトランジスタＰ1 ，Ｐ2
のソースは電源線に、ドレインはＰチャネルトランジス
タＰ3 のソースとドレインにそれぞれ接続され、Ｐチャ
ネルトランジスタＰ1 ，Ｐ2 ，Ｐ3 のゲートは共通に反
転プリチャージ信号φP に接続されるとともに、Ｎチャ
ネルトランジスタＮ7 ，Ｎ8をトランジスタＰ1 ，Ｐ2
とそれぞれ並列に接続し、ゲートを電源線に接続する。
レベル補償用トランジスタによる、読みだし速度低下を
防ぐ。 【構成】ビット線負荷回路１のビット線Ｄと反転Ｄはメ
モリセル２のスイッチングトランジスタＮ1 ，Ｎ2 と列
選択トランジスタＰ4 ，Ｐ5 ，Ｎ5 ，Ｎ6 を介してデー
タバスＤＢ，反転データバスＤＢに接続され、前記デー
タバスの終端は入出力データ制御回路３に接続されて書
き込み、読み出し情報の伝送が行われる。ビット線負荷
回路１のビット線プリチャージトランジスタＰ1 ，Ｐ2
のソースは電源線に、ドレインはＰチャネルトランジス
タＰ3 のソースとドレインにそれぞれ接続され、Ｐチャ
ネルトランジスタＰ1 ，Ｐ2 ，Ｐ3 のゲートは共通に反
転プリチャージ信号φP に接続されるとともに、Ｎチャ
ネルトランジスタＮ7 ，Ｎ8をトランジスタＰ1 ，Ｐ2
とそれぞれ並列に接続し、ゲートを電源線に接続する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体スタティックＲ
ＡＭのビット線負荷回路に関し、特にデータの読み出し
速度の向上に関する。
ＡＭのビット線負荷回路に関し、特にデータの読み出し
速度の向上に関する。
【０００２】
【従来の技術】従来のこの種の半導体スタティックＲＡ
Ｍのビット線回路の一例を図４に示す。ビット線負荷回
路１は、ビット線プリチャージトランジスタＰ1 ，
Ｐ2 、ビット線イコライズトランジスタＰ3 とビット線
レベル補償用トランジスタＰ4 ，Ｐ5 で構成される。
Ｍのビット線回路の一例を図４に示す。ビット線負荷回
路１は、ビット線プリチャージトランジスタＰ1 ，
Ｐ2 、ビット線イコライズトランジスタＰ3 とビット線
レベル補償用トランジスタＰ4 ，Ｐ5 で構成される。
【０００３】トランジスタＰ1 〜Ｐ5 は、全てＰチャネ
ル型絶縁ゲート電界効果トランジスタ（以下、Ｐチャネ
ルトランジスタと称す）であり、Ｐチャネルトランジス
タＰ1 ，Ｐ2 のソースは電源線、ドレインはビット線
Ｄ，反転Ｄに接続され、ＰチャネルトランジスタＰ3 の
ソース、ドレインは、それぞれビット線Ｄ，反転Ｄに接
続される。
ル型絶縁ゲート電界効果トランジスタ（以下、Ｐチャネ
ルトランジスタと称す）であり、Ｐチャネルトランジス
タＰ1 ，Ｐ2 のソースは電源線、ドレインはビット線
Ｄ，反転Ｄに接続され、ＰチャネルトランジスタＰ3 の
ソース、ドレインは、それぞれビット線Ｄ，反転Ｄに接
続される。
【０００４】また、ＰチャネルトランジスタＰ1 〜Ｐ3
のゲートは共通に内部の反転プリチャージ信号φP に接
続されている。ＰチャネルトランジスタＰ4 ，Ｐ5 はそ
れぞれＰチャネルトランジスタＰ1 〜Ｐ2 と並列に、電
源線ＶCCとビット線Ｄ，反転Ｄに接続されているが、ゲ
ートは接地電位に固定され常時導通状態になっている。
のゲートは共通に内部の反転プリチャージ信号φP に接
続されている。ＰチャネルトランジスタＰ4 ，Ｐ5 はそ
れぞれＰチャネルトランジスタＰ1 〜Ｐ2 と並列に、電
源線ＶCCとビット線Ｄ，反転Ｄに接続されているが、ゲ
ートは接地電位に固定され常時導通状態になっている。
【０００５】メモリセル２は、Ｎチャネル型絶縁ゲート
電界効果トランジスタ（以下、Ｎチャネルトランジスタ
と称す）で構成されるスイッチングトランジスタＮ1 ，
Ｎ2と駆動トランジスタＮ3 ，Ｎ4 と高抵抗負荷Ｒ1 ，
Ｒ2 からなる。また、前記スイッチングトランジスタＮ
1 ，Ｎ2 のゲート信号ＷＬはワード線である。
電界効果トランジスタ（以下、Ｎチャネルトランジスタ
と称す）で構成されるスイッチングトランジスタＮ1 ，
Ｎ2と駆動トランジスタＮ3 ，Ｎ4 と高抵抗負荷Ｒ1 ，
Ｒ2 からなる。また、前記スイッチングトランジスタＮ
1 ，Ｎ2 のゲート信号ＷＬはワード線である。
【０００６】ＮチャネルトランジスタＮ5 ，Ｎ6 とＰチ
ャネルトランジスタＰ6 ，Ｐ7 は、列選択トランジスタ
であり、それぞれ列選択信号線Ｙj ，反転Ｙj をゲート
入力信号線として、ビット線Ｄ，反転Ｄと共通データバ
スＤＢ，反転ＤＢのスイッチングを行う。
ャネルトランジスタＰ6 ，Ｐ7 は、列選択トランジスタ
であり、それぞれ列選択信号線Ｙj ，反転Ｙj をゲート
入力信号線として、ビット線Ｄ，反転Ｄと共通データバ
スＤＢ，反転ＤＢのスイッチングを行う。
【０００７】共通データバス線ＤＢ，反転ＤＢの終端に
は、入出力データ制御回路３が接続され、書き込み及び
読みだし情報の伝送が行われる。
は、入出力データ制御回路３が接続され、書き込み及び
読みだし情報の伝送が行われる。
【０００８】以下、ビット線レベル補償用トランジスタ
Ｐ5 ，Ｐ6 の役割に着目して、ビット線負荷回路１の動
作について説明する。図中に示されるメモリセル２の情
報を読み出す場合の動作は以下の通りである。
Ｐ5 ，Ｐ6 の役割に着目して、ビット線負荷回路１の動
作について説明する。図中に示されるメモリセル２の情
報を読み出す場合の動作は以下の通りである。
【０００９】外部から入力されるアドレス信号に従い、
ワード線ＷＬが選択されるとメモリセル２に保持された
データがスイッチングトランジスタＮ1 ，Ｎ2 を介して
ビット線Ｄ，反転Ｄに伝送される。さらに、外部入力ア
ドレスに従い、列選択信号線Ｙj の電位が高レベル，反
転列選択信号線Ｙj の電位が低レベルとなり、ビット線
Ｄ，反転Ｄの情報が列選択トランジスタＰ6 ，Ｐ7 を介
して、共通データバスＤＢ，反転ＤＢへ伝送され入出力
データ制御回路３を通じて外部端子に出力される。
ワード線ＷＬが選択されるとメモリセル２に保持された
データがスイッチングトランジスタＮ1 ，Ｎ2 を介して
ビット線Ｄ，反転Ｄに伝送される。さらに、外部入力ア
ドレスに従い、列選択信号線Ｙj の電位が高レベル，反
転列選択信号線Ｙj の電位が低レベルとなり、ビット線
Ｄ，反転Ｄの情報が列選択トランジスタＰ6 ，Ｐ7 を介
して、共通データバスＤＢ，反転ＤＢへ伝送され入出力
データ制御回路３を通じて外部端子に出力される。
【００１０】図５は、このときのビット線波形図を示
す。ビット線の電位は、ワード線ＷＬの電位が上昇する
前に、反転プリチャージ信号φP にしたがって、あらか
じめ電源電位ＶCCまでプリチャージされているため、メ
モリセル２の情報によりビット線Ｄ，反転Ｄのどちらか
一方の電位（図中では、Ｄの方）が電源電位ＶCCから緩
やかに下降する。
す。ビット線の電位は、ワード線ＷＬの電位が上昇する
前に、反転プリチャージ信号φP にしたがって、あらか
じめ電源電位ＶCCまでプリチャージされているため、メ
モリセル２の情報によりビット線Ｄ，反転Ｄのどちらか
一方の電位（図中では、Ｄの方）が電源電位ＶCCから緩
やかに下降する。
【００１１】ただし、ビット線レベル補償用トランジス
タＰ6 ，Ｐ7 が、常時導通状態にあるため、ビット線Ｄ
の電位は、最終的に接地電位までは下降せず所定の電位
Ｖｓまで下降し飽和する。これは、次サイクルで選択さ
れるワード線ＷＬに接続されるメモリセルの保持データ
がワード線ＷＬの電位上昇時に破壊されることを防ぐと
ともに、ビット線Ｄ，反転Ｄでのイコライズ動作を高速
に行い読み出し速度を上げることに効果がある。
タＰ6 ，Ｐ7 が、常時導通状態にあるため、ビット線Ｄ
の電位は、最終的に接地電位までは下降せず所定の電位
Ｖｓまで下降し飽和する。これは、次サイクルで選択さ
れるワード線ＷＬに接続されるメモリセルの保持データ
がワード線ＷＬの電位上昇時に破壊されることを防ぐと
ともに、ビット線Ｄ，反転Ｄでのイコライズ動作を高速
に行い読み出し速度を上げることに効果がある。
【００１２】外部入力アドレスが再び変化すると、反転
プリチャージ信号φp は、一瞬低レベルとなり、プリチ
ャージトランジスタＰ1 ，Ｐ2 とイコライズトランジス
タＰ3 が導通することにより、ビット線Ｄ，反転Ｄの電
位はイコライズされ、速やかに電源電位ＶCCまで上昇す
る。
プリチャージ信号φp は、一瞬低レベルとなり、プリチ
ャージトランジスタＰ1 ，Ｐ2 とイコライズトランジス
タＰ3 が導通することにより、ビット線Ｄ，反転Ｄの電
位はイコライズされ、速やかに電源電位ＶCCまで上昇す
る。
【００１３】
【発明が解決しようとする課題】以上説明した従来の半
導体スタティックＲＡＭのビット線回路においては、ビ
ット線レベル補償用トランジスタとして、常時導通状態
のＰチャネルトランジスタを使用しているため、読みだ
し時におけるビット線電位の下降速度が遅れ、結果とし
て、読みだし速度の低下を招くという問題点があった。
導体スタティックＲＡＭのビット線回路においては、ビ
ット線レベル補償用トランジスタとして、常時導通状態
のＰチャネルトランジスタを使用しているため、読みだ
し時におけるビット線電位の下降速度が遅れ、結果とし
て、読みだし速度の低下を招くという問題点があった。
【００１４】本発明の目的は、上述の問題点に鑑みなさ
れたものであり、半導体スタティックＲＡＭの、ビット
線レベル補償用トランジスタによる読み出し速度低下を
防ぐことにある。
れたものであり、半導体スタティックＲＡＭの、ビット
線レベル補償用トランジスタによる読み出し速度低下を
防ぐことにある。
【００１５】
【課題を解決するための手段】本発明の特徴は、半導体
スタティックＲＡＭにおいて、内部プリチャージ信号線
をゲートに接続しビット線と電源線間に挿入して接続さ
れるＰチャネル型絶縁ゲート電界効果トランジスタから
なるプリチャージトランジスタを有し、前記プリチャー
ジトランジスタと並列に、Ｎチャネル型絶縁ゲート電界
効果トランジスタからなるビット線レベル補償用トラン
ジスタが接続されることにある。
スタティックＲＡＭにおいて、内部プリチャージ信号線
をゲートに接続しビット線と電源線間に挿入して接続さ
れるＰチャネル型絶縁ゲート電界効果トランジスタから
なるプリチャージトランジスタを有し、前記プリチャー
ジトランジスタと並列に、Ｎチャネル型絶縁ゲート電界
効果トランジスタからなるビット線レベル補償用トラン
ジスタが接続されることにある。
【００１６】また、前記ビット線レベル補償用トランジ
スタのゲートを電源線に接続することができる。
スタのゲートを電源線に接続することができる。
【００１７】さらに、前記ビット線レベル補償用トラン
ジスタのゲートを前記内部プリチャージ信号線に接続す
ることもできる。
ジスタのゲートを前記内部プリチャージ信号線に接続す
ることもできる。
【００１８】
【実施例】次に本発明について、図面を参照して説明す
る。
る。
【００１９】図１は、本発明の第１の実施例を示す半導
体スタティックＲＡＭのビット線回路図である。図４に
示した従来のビット線回路との相違点は、ビット線負荷
回路１におけるビット線レベル補償用トランジスタ
Ｐ6 ，Ｐ7 をＮチャネルトランジスタＮ7 ，Ｎ8 で構成
した点である。ＮチャネルトランジスタＮ7 ，Ｎ8 は、
プリチャージトランジスタＰ1 ，Ｐ2 と並列に接続さ
れ、ゲートは電源電位に固定されている。
体スタティックＲＡＭのビット線回路図である。図４に
示した従来のビット線回路との相違点は、ビット線負荷
回路１におけるビット線レベル補償用トランジスタ
Ｐ6 ，Ｐ7 をＮチャネルトランジスタＮ7 ，Ｎ8 で構成
した点である。ＮチャネルトランジスタＮ7 ，Ｎ8 は、
プリチャージトランジスタＰ1 ，Ｐ2 と並列に接続さ
れ、ゲートは電源電位に固定されている。
【００２０】以下、ＮチャネルトランジスタＮ7 ，Ｎ8
に着目して、本発明のビット線負荷回路の動作を説明す
る。尚、従来例と重複する点は、一部説明を省略する。
に着目して、本発明のビット線負荷回路の動作を説明す
る。尚、従来例と重複する点は、一部説明を省略する。
【００２１】図２は、メモリセル２の情報を読み出す場
合のビット線波形図である。外部から入力されるアドレ
ス信号に従い、ワード線ＷＬが選択されるとメモリセル
２に保持されたデータがスイッチングトランジスタ
Ｎ1 ，Ｎ2 を介してビット線Ｄ，反転Ｄに伝送される。
合のビット線波形図である。外部から入力されるアドレ
ス信号に従い、ワード線ＷＬが選択されるとメモリセル
２に保持されたデータがスイッチングトランジスタ
Ｎ1 ，Ｎ2 を介してビット線Ｄ，反転Ｄに伝送される。
【００２２】ビット線Ｄ，反転Ｄの電位はワード線ＷＬ
が上昇する前に、反転プリチャージ信号φP にしたがっ
てあらかじめ電源電位ＶCCまでプリチャージされている
ため、メモリセル２の情報によりビット線Ｄ，反転Ｄの
どちらか一方の電位（図中では、Ｄの方）が電源電位Ｖ
CCから緩やかに下降する。
が上昇する前に、反転プリチャージ信号φP にしたがっ
てあらかじめ電源電位ＶCCまでプリチャージされている
ため、メモリセル２の情報によりビット線Ｄ，反転Ｄの
どちらか一方の電位（図中では、Ｄの方）が電源電位Ｖ
CCから緩やかに下降する。
【００２３】ただし、このときビット線レベル補償用ト
ランジスタＮ7 ，Ｎ8 は、そのしきい値電圧をＶT とす
ると、ビット線Ｄ，反転Ｄの電位がＶCC−ＶT 以下まで
下降しないと導通しないため、非導通状態にある。
ランジスタＮ7 ，Ｎ8 は、そのしきい値電圧をＶT とす
ると、ビット線Ｄ，反転Ｄの電位がＶCC−ＶT 以下まで
下降しないと導通しないため、非導通状態にある。
【００２４】したがって、ビット線Ｄの電位は、従来に
比較して高速に下降する。ビット線Ｄの電位がＶCC−Ｖ
T まで下降するとＮチャネルトランジスタＮ7 が導通状
態になる。その結果、従来例と同様にビット線Ｄの電位
は、最終的に接地電位までは下降せず所定の電位Ｖs ま
で下降し飽和する。
比較して高速に下降する。ビット線Ｄの電位がＶCC−Ｖ
T まで下降するとＮチャネルトランジスタＮ7 が導通状
態になる。その結果、従来例と同様にビット線Ｄの電位
は、最終的に接地電位までは下降せず所定の電位Ｖs ま
で下降し飽和する。
【００２５】外部入力アドレスが再び変化すると、反転
プリチャージ信号φP は、一瞬低レベルとなり、プリチ
ャージトランジスタＰ1 ，Ｐ2 とイコライズトランジス
タＰ3 が導通することにより、ビット線Ｄ，反転Ｄはイ
コライズされ、速やかに電源電位ＶCCまで上昇する（図
２ビット線）。
プリチャージ信号φP は、一瞬低レベルとなり、プリチ
ャージトランジスタＰ1 ，Ｐ2 とイコライズトランジス
タＰ3 が導通することにより、ビット線Ｄ，反転Ｄはイ
コライズされ、速やかに電源電位ＶCCまで上昇する（図
２ビット線）。
【００２６】次に本発明の第２の実施例を図３のビット
線回路図に示す。
線回路図に示す。
【００２７】図３において、第１の実施例との相違点
は、ビット線レベル補償用トランジスタＮ7 ，Ｎ8 のゲ
ート入力信号を内部の反転プリチャージ信号φP とした
点である。
は、ビット線レベル補償用トランジスタＮ7 ，Ｎ8 のゲ
ート入力信号を内部の反転プリチャージ信号φP とした
点である。
【００２８】反転プリチャージ信号φP は、外部アドレ
ス入力信号が変化した後、一瞬低レベルとなる信号であ
り、ワード線ＷＬの電位が上昇し、メモリセルのデータ
がビット線Ｄ，反転Ｄに伝送される期間においては高レ
ベルとなっている。したがって、本実施例においても、
第１の実施例と同様の効果が得られることは明白であ
る。
ス入力信号が変化した後、一瞬低レベルとなる信号であ
り、ワード線ＷＬの電位が上昇し、メモリセルのデータ
がビット線Ｄ，反転Ｄに伝送される期間においては高レ
ベルとなっている。したがって、本実施例においても、
第１の実施例と同様の効果が得られることは明白であ
る。
【発明の効果】以上、説明したように、本発明のビット
線負荷回路においては、ビット線レベル補償用トランジ
スタをＮチャネルトランジスタで構成したことにより、
ビット線の電位がＶCC−ＶT 以下まで下降しないとビッ
ト線レベル補償用トランジスタが導通しない。したがっ
て、読みだし時、ビット線Ｄの電位は高速に下降し、そ
の結果として、読みだし速度が速くなるという効果を有
する。
線負荷回路においては、ビット線レベル補償用トランジ
スタをＮチャネルトランジスタで構成したことにより、
ビット線の電位がＶCC−ＶT 以下まで下降しないとビッ
ト線レベル補償用トランジスタが導通しない。したがっ
て、読みだし時、ビット線Ｄの電位は高速に下降し、そ
の結果として、読みだし速度が速くなるという効果を有
する。
【図１】本発明の第１の実施例のビット線回路図であ
る。
る。
【図２】本発明におけるビット線波形図である。
【図３】本発明第２の実施例を示すビット線回路図であ
る。
る。
【図４】従来のビット線回路図である。
【図５】従来例におけるビット線波形図である。
１ ビット線負荷回路 ２ メモリセル Ｎ1 〜Ｎ8 Ｎチャネルトランジスタ Ｐ1 〜Ｐ7 Ｐチャネルトランジスタ Ｒ1 ，Ｒ2 高抵抗負荷 Ｄ，反転Ｄ ビット線 ＤＢ，反転ＤＢ 共通データバス線 ＷＬ ワード線 Ｙj ，反転Ｙj 列選択信号線 ＶT ＮチャネルトランジィスタＮ7 ，Ｎ8 のしきい
値電圧 ＶS 読みだし時のビット線飽和電圧 ＶCC 電源電位 ＧＮＤ 接地電位
値電圧 ＶS 読みだし時のビット線飽和電圧 ＶCC 電源電位 ＧＮＤ 接地電位
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 3/356 Ｂ 8124−5Ｊ 8728−4Ｍ Ｈ０１Ｌ 27/10 ３８１
Claims (3)
- 【請求項１】 半導体スタティックＲＡＭにおいて、内
部プリチャージ信号線をゲートに接続しビット線と電源
線間に挿入して接続されるＰチャネル型絶縁ゲート電界
効果トランジスタからなるプリチャージトランジスタを
有し、前記プリチャージトランジスタと並列に、Ｎチャ
ネル型絶縁ゲート電界効果トランジスタからなるビット
線レベル補償用トランジスタが接続されることを特徴と
する半導体スタティックＲＡＭのビット線負荷回路。 - 【請求項２】 前記ビット線レベル補償用トランジスタ
のゲートを電源線に接続することを特徴とする請求項１
に記載の半導体スタティックＲＡＭのビット線負荷回
路。 - 【請求項３】 前記ビット線レベル補償用トランジスタ
のゲートを前記内部プリチャージ信号線に接続すること
を特徴とする請求項１記載の半導体スタティックＲＡＭ
のビット線負荷回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4211911A JPH0660665A (ja) | 1992-08-10 | 1992-08-10 | 半導体スタティックｒａｍのビット線負荷回路 |
| US08/103,718 US5418748A (en) | 1992-08-10 | 1993-08-10 | Bit line load circuit for semiconductor static RAM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4211911A JPH0660665A (ja) | 1992-08-10 | 1992-08-10 | 半導体スタティックｒａｍのビット線負荷回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0660665A true JPH0660665A (ja) | 1994-03-04 |
Family
ID=16613701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4211911A Pending JPH0660665A (ja) | 1992-08-10 | 1992-08-10 | 半導体スタティックｒａｍのビット線負荷回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5418748A (ja) |
| JP (1) | JPH0660665A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5875139A (en) * | 1996-10-03 | 1999-02-23 | Sharp Kabushiki Kaisha | Bitline precharge circuit for semiconductor memory device |
Families Citing this family (6)
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|---|---|---|---|---|
| US5491428A (en) * | 1993-12-20 | 1996-02-13 | Hitachi Microsystems, Inc. | Bus-isolating pre-charge buffer |
| US5546338A (en) * | 1994-08-26 | 1996-08-13 | Townsend And Townsend Khourie And Crew | Fast voltage equilibration of differential data lines |
| JPH08148583A (ja) * | 1994-11-24 | 1996-06-07 | Mitsubishi Electric Corp | バイポーラトランジスタを有する半導体記憶装置 |
| US5781487A (en) * | 1995-04-27 | 1998-07-14 | Lg Semicon Co., Ltd. | Bit line selection circuit |
| US5654933A (en) * | 1995-06-30 | 1997-08-05 | Micron Technology, Inc. | Equilibrated sam read transfer circuit |
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|---|---|---|---|---|
| JPS61237290A (ja) * | 1985-04-12 | 1986-10-22 | Sony Corp | ビツト線駆動回路 |
| NL8602450A (nl) * | 1986-09-29 | 1988-04-18 | Philips Nv | Geintegreerde geheugenschakeling met een enkelvoudige-schrijfbus circuit. |
| KR910002034B1 (ko) * | 1988-07-21 | 1991-03-30 | 삼성전자 주식회사 | 다분할형 메모리 어레이의 충전등화회로 |
| JPH0814989B2 (ja) * | 1989-05-09 | 1996-02-14 | 日本電気株式会社 | 内部同期型スタティックｒａｍ |
-
1992
- 1992-08-10 JP JP4211911A patent/JPH0660665A/ja active Pending
-
1993
- 1993-08-10 US US08/103,718 patent/US5418748A/en not_active Expired - Fee Related
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| JPS6452282A (en) * | 1987-06-27 | 1989-02-28 | Samsung Semiconductor Tele | Precharging circuit of semiconductor memory device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5875139A (en) * | 1996-10-03 | 1999-02-23 | Sharp Kabushiki Kaisha | Bitline precharge circuit for semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5418748A (en) | 1995-05-23 |
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