KR940008296B1 - 고속 센싱동작을 수행하는 센스앰프 - Google Patents

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Abstract

내용 없음.

Description

고속 센싱동작을 수행하는 센스앰프
제1도는 종래의 센스앰프 회로의 일예를 보여주는 회로도.
제2도는 제1도의 리드동작 타이밍도.
제3도는 종래의 센스앰프 회로의 다른 예를 보여주는 회로도.
제4도는 본 발명에 따른 센스앰프의 실시예를 보여주는 회로도.
제5도는 제4도의 리드동작 타이밍도.
본 발명은 반도체 메모리 장치의 다이나믹 램(dynamic RAM)에 관한 것으로, 특히 고속 센싱 동작이 수행되는 센스앰프에 관한 것이다.
반도체 메모리 장치가 점차 고집적화 됨에 따라 동작 전원전압이 낮아지고 그에 따른 데이타 억세스(data access)시간의 고속화가 요구되고 있다. 따라서 이러한 요구에 부응하는 메모리 소자에 대한 연구가 활발히 진행되고 있는데 그중에서도 메모리 소자의 고속 동작에 가장 중요한 역할을 하는 비트라인의 센싱동작에 관련된 연구가 가장 활발하게 진행되고 있는 추세이다. 특히 상기 비트라인의 센싱 동작은 센스앰프(sense amplifier)의 감지능력 및 동작속도에 따라 결정되며, 이는 이 분야에 잘 알려진 사실이다. 종래의 센스앰프 회로에 관하여 제1도, 제2도 및 제3도에 도시하였다.
상기 제1도는 종래의 센스앰프 회로의 일예로서, 그 구성은 메모리 셀 어레이의 블록에 연결된 한쌍의 비트라인(9, 10)과 파형 센스앰프(5, 6) 및 엔형 센스앰프(7, 8)와, 분리트랜지스터(1, 2)와 입출력 트랜지스터(3, 4)와 한쌍의 공통 입출력선(11, 12)으로 이루어져 있다. 상기 제1도에서, 상기 비트라인(9, 10)이 연결된 메모리 셀이 워드라인(도시되지 않음)에 의해 선택되면 상기 분리트랜지스터(1, 2)의 제어 전압인 A2가 전원전압 레벨인 "하이(high)"레벨로 상승하며, 상기 센스앰프(5, 6, 7, 8)의 동작후에 상기 입출력 트랜지스터(3, 4)의 제어 전압인 A4가 "하이"레벨로 상승하여 상기 브티라인(9, 10)에 실린 데이타의 출력이 이루어진다.
상기 제1도의 리드 동작에 관하여 상기 제1도의 리드 동작 타이밍도인 상기 제2도를 참조하여 상세히 설명한다. 설명에 앞서 메모리 셀이 선택되기 전에는 상기 비트라인(9, 10)은 각각 Vcc／2레벨로 프리차아지(precharge)되어 있으며, 상기 피형 센스앰프내의 공통단자인 P1노드와 상기 엔형 센스앰프내의 공통 단자인 N1노드도 A1과 A3에 의해 각각 Vcc／2레벨로 프리차아지 되어 있게 된다. 여기에서 상기 A1과 A3는 각각 Vcc/2레벨의 전위를 공급하는 메모리 셀의 선택시에는(row address strobe) 신호에 의해 각각 Vcc레벨과 Vss레벨로 인가된다. 그러면 상기 노드 N1이 Vcc／2 레벨에서 접지전압 레벨로 변환되면서 상기 엔형 센스앰프(7, 8)가 상기 비트라인(9, 10)중 약간 접지전압 레벨에 가까운 비트라인을 접지전압 레벨로 강하시킨다. 그리고 소정의 지연 시간 후에 피형 센스앰프가 동작되어 전원 전압 레벨에 가까운 비트라인을 전원전압 레벨로 상승시킨다. 그러나 이러한 구조에서는 SAN과가 초기에 Vcc／2레벨로 프리차아지되어 있기 때문에 상기 분리게이트(1, 2)의 좌측과 우측에 연결되어 있는 비트라인 끼리의 차아지세어링(charge sharing)이 상당시간 지연되어 발생할 뿐만 아니라 비트라인 자체에 실리는 로딩(loading)으로 인해 상기 비트라인(9, 10) 상호간 전위차의 변화속도가 상당히 느리게 된다. 이는 통상적으로 상기 비트라인(9, 10) 상호간의 전위차가 1V정도일 때 "턴온(turn-on)"되는 상기 입출력 트랜지스터(3, 4)의 "턴온"시점을 지연시켜 결과적으로 데이타의 억세스 시간이 늦어지는 현상을 초래한다.
종래의 센스앰프 회로에 관한 다른 예를 제3도에 도시하였다. 상기 제3도에 도시된 회로는 서로 이웃하는 어레이 블록이 엔형 센스앰프(29, 30)와 입출력 트랜지스터(31, 32) 및 공통 입출력선(35, 36)을 공유하는 구성이다. 그래서 상기 제3도중 좌측의 어레이 블록(40)이 선택되었을 시에는 우측 분리트랜지스터(23, 24)의 제어 전압인 B5를 0V로 변환시켜 상기의 공유되는 소자들로부터 우측의 어레이 블록(R)을 격리시킨다. 마찬가지로 우측의 어레이 블록(R)이 선택되었을 시는 좌측 분리트랜지스터(21, 22)의 제어 전압인 B2를 0V로 변환시키게 된다. 상기 제3도의 회로는, 상기 제1도의 회로에 비해 집적도면에서는 크게 향상되었으나, 비트라인의 센싱동작 및 데이타가 상기 공통 입출력선(35, 36)으로 전달되는 동작이 상기 제1도의 회로와 동일한 방식으로 이루어져 고속 센싱 동작에 관련된 문제점이 그대로 나타나게 된다.
따라서 본 발명의 목적은, 고속 센싱 동작을 수행하는 센스앰프 회로를 제공함에 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명은, 서로 이웃하며 각각 다수개의 메모리셀을 저장하는 제1 및 제2메모리 어레이 블록과, 상기 제1 및 제2메모리 어레이 블록에 공통으로 연결되는 한쌍으로 이루어지는 비트라인(63, 64)과, 상기 한쌍의 비트라인(63, 64)상에 각각 위치하고 소정의 메모리셀이 선택될 시에 이 선택된 메모리 셀이 존재하는 메모리 어레이 블록으로 부터 다른 메모리 어레이블록을 분리하기 위한 제1 및 제2분리트랜지스터쌍(51, 52) (53, 54)과, 칩 외부와의 데이타 입출력을 전송하는 한쌍의 공통 입출력선(65, 66)과, 상기 한쌍의 비트라인(63, 64) 및 공통 입출력선(65, 66)사이에 각각 채널이 연결되고 컬럼선택선의 입력에 응답하여 이들을 연결하는 데이타 입출력 트랜지스터(61, 62)와, 한쌍의 비트라인(63, 64)상에 형성되고 각각 제1 및 제2래치신호의 입력에 대응하여 센싱동작시 상기 한쌍의 비트라인을 이루는 제1비트라인(63)과 제2비트라인(64)의 전위차를 증폭하는 피형센스앰프 및 엔형센스앰프로 이루어지는 센스앰프를 가지는 반도체 메모리 장치에 있어서, 상기 제1분리트랜지스터쌍(51, 52)과 제2분리트랜지스터쌍(53, 54)과의 사이에 있는 상기 한쌍의 비트라인상에 위치하며, 전원전압이 입력되는 전원전압단자와 상기 한쌍의 비트라인을 이루는 제1비트라인(63)과 제2비트라인(64)에 각각 공통으로 연결되는 채널을 가지고, 소정의 프리차아지신호의 입력에 응답하여 상기 제1비트라인(63)과 제2비트라인(64)에 상기 전원전압을 공급하는 프리차아지수단(100A)을 구비하고, 상기 프리차아지신호의 활성화입력에 응답된 상기 프리차아지수단(100A)의 구동에 의해 상기 한쌍의 비트라인을 이루는 제1트라인(63)과 제2비트라인(64)을 상기 센싱동작의 진행전에 미리 상기 전원전압레벨로 프리차아지시키는 센스앰프임을 특징으로 한다.
상기 프리차아지신호는, 칩 외부로부터 입력되는 행어드레스 스트로브 신호 ()의 활성화입력에 동기되어 상기 센싱동작시 상기 제1 및 제2프리차아지트랜지스터를 비도통시키는 레벨로 공급되는 신호임을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
본 발명에 따른 센스앰프 회로의 실시예에 관하여 제4도에 도시하였으며 그에 따른 리드 동작시의 타이밍도를 제5도에 도시하였다.
본 발명에 따른 상기 제4도의 구성을 설명한다. 상기 제4도의 구성에서 일점쇄선으로 표시된 블록이 본 발명에 따른 센스앰프 블록(100)이며, 그 나머지의 소자(즉, 분리트랜지스터(51, 52, 53, 54), 입출력 트랜지스터(61, 62), 공통 입출력선(65, 66), 어레이 블록등)에 대해서는 이 분야에서 공지된 사항이므로 설명을 생략한다. 상기 센스앰프 블록(100)은 크게 프리차아지 수단(100A)과 센싱수단(100B)으로 나누어진다.
상기 프리차아지 수단(100A)은, 게이트가 프리차아지 신호(øPR)에 접속되고 채널이 전원전압단 및 제1비트라인(63) 사이에 접속된 제1프리차아지트랜지스터(55)와 게이트가 상기 프리차아지 신호(øPR)에 접속되고 채널이 전원전압단 및 제 2 비트라인(64) 사이에 접속된 제2프리차아지 트랜지스터(56)로 구성된다. 여기에서 상기 프리차아지 신호(øPR)는 행어드레스 스트로브 신호 ()로부터 발생되며, 발생시에는 "하이"레벨의 신호로 인가된다. 상기 센싱수단(100B)은, 제1래치신호(LA)가 인가되는 P노드 및 상기 제1비트라인(63)사이에 채널이 연결되고 상기 제2비트라인(64)에 게이트가 연결된 피형 제1센싱 트랜지스터(57)와, P노드 및 상기 제2비트라인(64) 사이에 채널이 연결되고 상기 제1비트라인(63)에 게이트가 연결된 피형 제2센싱 트랜지스터(58)와, 제2래치신호가 인가되는 N노드 및 상기 제1비트라인(63)사이에 채널이 연결되고 상기 제2비트라인(64)에 게이트가 연결된 엔형 제1센싱 트랜지스터(59)와, 상기 N노드 및 상기 제2비트라인(64)에 채널이 연결되고 상기 제1비트라인(63)에 게이트가 연결된 엔형 제2센싱 트랜지스터(60)로 이루어진다. 여기에서 상기 피형 제1 및 제2센싱 트랜지스터(57) (58)는 피형 센스앰프를 이루고 상기 엔형 제1 및 제2센싱 트랜지스터(59) (60)는 엔형 센스앰프를 이루며, 도시된 바와 같이 상기 제1비트라인(63)상의 제1센싱노드(SAN)와 상기 제2비트라인(64)상의 제2센싱노드()가 상기 각 비트라인의 전위 변화를 감지하게 된다. 또한 상기 구성에서, 상기 제1센싱 노드(SAN)와 제2센싱 노드()는 상기 제1 및 제2프리차아지트랜지스터(55) (56)에 의해서 전원전압 레벨의 전위로 프리차아지된다. 또한 상기 제1 및 제2래치신호(LA)는 각각 전원 전압 레벨의 부하신호로 인가되어 상기 P 및 N노드를 각각 전원전압 레벨의 전위로 프리차아지시키며, 비트라인의 센싱 동작시에는 상기 제1래치신호는 상기 전원전압 레벨을 유지하여 상기 제2래치신호는 접지전압 레벨로 변화된다.
상기 제4도의 동작 특성을 상기 구성에 의거 상기 제5도를 참조하여 설명한다. 설명에 앞서, 하기하는 본 명세서 상의 상기 제4도 동작 설명에서는 분리트랜지스터(51) (52) 및 (53) (54)로부터 각 어레이 블록까지의 비트라인과 상기 분리 트랜지스터(51) (52)와 (53) (54) 사이의 비트라인과의 혼동을 피하고자, 전자는 비트라인으로 표기하고 후자는 센싱노드로 통칭하여 표기함을 밝혀둔다. 상기 제4도에 있어서, 좌측에 어레이 블록(L)에서 분리 트랜지스터(51, 52)까지와 우측의 어레이 블록(R)에서 분리트랜지스터(53, 54)까지의 각 제1 및 제2비트라인(63, 64)은 각각 Vcc／2 레벨로 프리차아지되어 있고, 상기 분리트랜지스터(51, 52)와 (53, 54)사이의 제1 및 제2센싱노드(SAN) ()는 각각 Vcc 레벨로 프리차아지 되어 있으며, 상기 분리 트랜지스터(51) (52) (53) (54)는 모두 "턴오프"되어 있음은 잘 알 수 있을 것이다. 외부 신호에 의해 동작이 시작되며 워드라인(WL : 상기 제5도 참조)의 선택에 의해 메모리 셀의 데이타가 상기 선택된 메모리 셀에 접속된 비트라인으로 전달되어 상기 제1 및 제2비트라인(63) (64) 상호간에는 전위차가 발생된다.
예를 들어 좌측의 어레이 블록(L)내의 메모리 셀이 선택되었다고 가정하고 분리트랜지스터(51) (52)의 제어전압(ISOL)을 "하이"레벨로 인가하면, 상기 제1 및 제2비트라인(63) (64)중 낮은 레벨의 비트라인과 상기 센싱노드(SAN) 또는 ()를 연결하는 분리트랜지스터(51) 또는 (52)가 먼저 "턴온"된다. 따라서 상기 낮은 레벨의 비트라인과 연결된 센싱 노드의 전위가 상기 낮은 레벨의 비트라인으로 전달되어 낮아지게 된다. 예를 들어 상기 제2비트라인(64)의 전위가 낮아졌다고 하면 분리 트랜지스터(52)가 (51)보다 먼저 "턴온"되어 상기 제2센싱노드()와의 차아지 셰어링이 발생한다. 그러면 상기 제2센싱 노드()의 전위 레벨이 낮아지고 상기 제1센싱노드(SAN)의 전위 레벨은 그대로 유지되기 때문에 상기 제2센싱노드()의 전위가 접지전압 레벨로 변화되는 N노드로 방전되기 시작한다. 따라서 상기 제2센싱노드()의 전위가 점차 낮아짐에 따라 엔형 센스앰프의 제1센싱 트랜지스터(59)는 점차 "턴오프"되어 상기 제1센싱노드(SAN)의 전위는 래치(latch)하게 된다. 이것을 수식으로 표현하면 다음과 같다.
즉, 메모리 셀의 정전용량을 "Cs"라 하고 센싱노드의 정전용량을 "Csn"이라 하면 예를 들어 "0"데이타의 셀을 리드하는 동작시에, 상기 "0"데이타가 Vcc／2 레벨로 프리차아지되어 있는 비트라인으로 전달된 후 분리트랜지스터를 통해 다시 센싱 노드로 전달되어 결과적으로 상기 비트라인에 전위의 변화가 없다고 가정하면, "Vcc／2·Cs(Vcc-Vf)·Csn"과 같이 나타난다. 여기에서 상기 Vf는 상기 센싱 노드의 최종 전위 레벨로 "Vf=Vcc-(Cs·Vcc)／2Csn"으로 된다. 그래서 예를 들어 Vcc=5V, Csn=3Cs라 하면, Vf=4.17V가 되어 상기 센싱 노드에는 0.83V의 전위차가 발생하게 된다. 상기의 수식은 상기 분리 트랜지스터의 제어전압이 "Vcc/2+Vth"(Vtn : 분리 트랜지스터의 문턱전압)로 인가될시의 시점이며 상기 "Vcc／2+Vth"보다 높아지면 상기 분리 트랜지스터중 "턴오프"되어 있는 것(즉, 분리트랜지스터(51))도 "턴온"되어 상기 센싱 노드중 차아지 세어링하지 않은 센싱노드(즉, 제1센싱노드(SAN)의 차아지 세어링을 시작하게 된다(상기에서 상기 분리트랜지스터(51) (52)의 제어전압(ISOL)은 상기 제5도에 도시된 바와 같이 그 상승 기울기를 조절하여 상기 분리 트랜지스터(51)과 (52)사이의 "턴온"시점의 간격을 소정의 원하는 상태로 조정할 수 있음을 유의하여야 할 것이다).
그러나 상기의 설명과 같이 이미 상기 제1센싱노드(SAN)과 제2센싱노드()사이의 전위차가 증폭되어, 상기 제1센싱노드(SAN)에는 전원전압 레벨의 전위가 래치되어 있고 상기 제2센싱노드()에는 그 보다 낮은 레벨의 전위가 래치되어 있으므로 상기 제1 및 제2센싱노드(SAN) () 사이의 전위차를 계속 유지하게 된다.
따라서 상기 제2센싱노드()의 전위는 상기 접지전압 레벨의 N노드로 방전되어 상기 피형 센스앰프의 제1센싱 트랜지스터(57)와 상기 엔형 센스앰프의 제1센싱 트랜지스터(59)를 각각 "턴온"과 "턴오프"시켜, 상기 제1센싱 노드(SAN)의 전위는 전원전압 레벨의 P노드를 통해 계속 전원전압 레벨의 전위를 유지하게 된다. 상기의 센싱 동작은 고속으로 이루어지며, 상기 제1 및 제2센싱노드(SAN) ()사이의 전위차도 크게 발생되므로, 곧바로 입출력 트랜지스터(61) (62)를 통해 공통 입출력선(65) (66)에 충분한 전위차로 전달되어 결과적으로 데이타의 칩외부로의 전달도 그만큼 고속으로 이루어지게 된다.
이것을 종래 회로의 리드 동작 타이밍도인 상기 제3도의 T1구간과 본 발명에 따른 상기 제5도의 T2구간을 비교하면 쉽게 알 수 있을 것이다. 즉 상기 T1구간에서 공통 입출력선 I/O와의 차이는 미약하여 소정의 원하는 데이타의 억세스 동작이 고속으로 이루어지기가 곤란하지만 상기 T1구간과 동일한 시간대인 상기 T2구간에서는 공통 입출력선 I/O와의 차이가 충분히 크게 발생되어 소정의 원하는 데이타의 억세스 동작이 고속으로 이루어지게 된다. 상기한 동작설명은 상기 제4도의 좌측 어레이 블록(L)을 예로 들었지만 우측 어레이 블록(R)의 경우도 상기 설명과 동일하게 설명과 동일하게 설명된다.
상기 제4도에 도시된 회로는 본 발명의 사상을 실현한 최적의 실시예로서 본 발명에 따른 센스앰프 블록을 서로 인접한 어레이 블록이 공유하도록 설계하여 고집적에도 유리하도록 하였으며, 상기의 제1 및 제2센싱 노드를 전원전압 레벨의 전위로 프리차아지 하는 수단은 본 발명의 기술적 범주를 벗어나지 않는 한 다르게 구성할 수도 있음을 알아야 할 것이다.
상술한 바와 같이 본 발명에 따른 센스앰프는 레이 아웃이 간단하고 센싱 동작이 고속으로 충분히 크게 수행되어 특히 낮은 전원전압을 채택하는 메모리 소자에서도 효과가 발생되므로, 16M(mega : 220)이상의 고집적 다이나믹램과 같이 비트라인상의 로딩이 크면서도 고속 동작을 요구하는 메모리 소자의 욕구를 충족시킬 수 있다.

Claims (5)

  1. 서로 이웃하며 각각 다수개의 메모리셀을 저장하는 제1 및 제2메모리 어레이 블록과, 상기 제1 및 제2메모리 어레이 브록에 공통으로 연결되는 한쌍으로 이루어지는 비트라인(63, 64)과, 상기 한쌍의 비트라인(63, 64)상에 각각 위치하고 소정의 메모리 셀이 선택될 시에 이 선택된 메모리 셀이 존재하는 메모리 어레이 블록으로부터 다른 메모리 어레이블록을 분리하기 위한 제1 및 제2분리트랜지스터쌍(51, 52) (53, 54)과, 칩 외부와의 데이타 입출력을 전송하는 한쌍의 공통 입출력선(65, 66)과, 상기 한쌍의 비트라인(63, 64) 및 공통 입출력선(65, 66)사이에 각각 채널이 연결되고 컬럼선택선의 입력에 응답하여 이들을 연결하는 데이타 입출력 트랜지스터(61, 62)와, 한상의 비트라인(63, 64)상에 형성되고 각각 제1 및 제2래치신호의 입력에 대응하여 센싱동작시 상기 한쌍의 비트라인을 이루는 제1비트라인(63)과 제2비트라인(64)의 전위차를 증폭하는 피형센스앰프 및 엔형센스앰프로 이루어지는 센스앰프를 가지는 반도에 메모리 장치에 있어서, 상기 제1분리트랜지스터쌍(51, 52)과 제2분리트랜지스터쌍(53, 54)과의 사이에 있는 상기 한쌍의 비트라인상에 위치하며, 전원전압이 입력되는 전원전압단자와 상기 한쌍의 비트라인을 이루는 제1비트라인(63)과 제2비트라인(64)에 각각 공통으로 연결되는 채널을 가지고, 소정의 프리차아지신호의 입력에 응답하여 상기 제1비트라인(63)과 제2비트라인(64)에 상기 전원전압을 공급하는 프리차아지수단(100A)을 구비하고, 상기 프리차아지신호의 활성화입력에 응답된 상기 프리차아지수단(100A)의 구동에 의해 상기 한쌍의 비트라인을 이루는 제1비트라인(63)과 제2비트라인(64)을 상기 센싱동작의 진행전에 미리 상기 전원전압 레벨로 프리차아지시킴을 특징으로 하는 센스앰프.
  2. 제1항에 있어서, 상기 프리차아지수단(100A)와, 상기 전원전압단자와 제1비트라인(63)과의 사이에 채널이 형성되고 상기 프리차아지신호를 게이트입력하는 제1피모오스트랜지스터와, 상기 전원전압단자와 제2비트라인(64)과의 사이에 채널이 형성되고 상기 프리차아지신호를 게이트입력하는 제2피모오스트랜지스터로 이루어짐을 특징으로 하는 센스앰프.
  3. 제2항에 있어서, 상기 프리차아지신호가, 칩 외부로부터 입력되는 행어드레스 스트로브신호()의 활성화입력에 동기되어 상기 센싱동작시 상기 제1 및 제2피모오스트랜지스터를 비도통시키는 레벨로 공급되는 신호임을 특징으로 하는 센스앰프.
  4. 반도체 메모리 장치의 메모리 셀에 연결된 한 쌍의 비트라인 각각에 연결되고, 서로 동일한 논리 레벨로 인가되거나 센싱동작시 서로 상보적인 논리 레벨로 인가되는 한쌍의 클록신호에 의해 동작되는 센스앰프에 있어서, 상기 한쌍의 비트라인을 이루는 제1비트라인상에 형성되고, 상기 한쌍의 클록신호가 서로 동일한 레벨로 인가될 시와 상기 센싱 동작시에 각각 전원전압 레벨로 유지되는 제1센싱 노드와, 상기 한쌍의 비트라인을 이루는 제2비트라인상에 형성되고, 상기 한쌍의 클록신호가 서로 동일한 레벨로 인가될 시에는 상기 전원전압 레벨로 유지되고 상기 센싱동작시에는 상기 전원전압보다 낮은 전압레벨로 유지되는 제2센싱 노드와, 전원전압이 입력되는 전원전압단자와 상기 제1센싱노드와의 사이에 채널이 형성되고 소정의 프리차아지신호의 입력에 응답하여 상기 제1센싱노드에 상기 전원전압을 공급하는 제1프리차아니트랜지스터와, 상기 전원전압단자와 상기 제2센싱노드와의 사이에 채널이 형성되고 상기 프리차아지신호의 입력에 응답하여 상기 제2센싱노드에 상기 전원전압을 공급하는 제2프리차아지트랜지스터를 구비하여, 상기 센싱동작이 시작되기 전에 상기 제1센싱노드와 제2센싱노드를 미리 상기 전원전압 레벨로 프리차아지함을 특징으로 하는 센스앰프.
  5. 제4항에 있어서, 상기 프리차아지신호가, 칩 외부로부터 입력되는 행어드레스 스트로브 신호()의 활성화입력에 동기되어 상기 센싱동작시 상기 제1 및 제2프리차아지트랜지스터를 비도통시키는 레벨로 공급되는 신호임을 특징으로 하는 센스앰프.
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