JP2870328B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関し、特に電気的に書込み・消去可能な不揮発性半導
体記憶装置に関する。
に関し、特に電気的に書込み・消去可能な不揮発性半導
体記憶装置に関する。
【０００２】
【従来の技術】近年、半導体記憶装置の大容量化が進む
につれ、さらに新しい応用分野が開ける可能性が出て来
ている。その１つが不揮発性半導体記憶装置で、この不
揮発性半導体記憶装置は、実装後に電気的にデータ書換
えを行なうことができる。この装置に期待されているの
がフラッシュメモリである。このフラッシュメモリは不
揮発性であり、バッテリーバックアップなしにデータを
ストアできる事、ＥＥＰＲＯＭに比べて大容量化が容易
である事などから、将来大きな市場・アプリケーション
が期待されている。しかし、このフラッシュメモリにも
克服すべき問題点が現状ではいくつか存在する。例え
ば、消去／書込み時間の長い事や、今のところ２電源
（５Ｖ／１２Ｖ）を必要する事、低電圧対応が他デバイ
スに比べて難しい事などである。その中に、フラッシュ
という名が示す通り、消去に関しては一括でしか行なえ
ないという問題点も含まれている。これについては現状
でも１６Ｋバイト程度のブロックに分割して、できるだ
け小さな単位での消去ができるように工夫がなされて来
ている。
につれ、さらに新しい応用分野が開ける可能性が出て来
ている。その１つが不揮発性半導体記憶装置で、この不
揮発性半導体記憶装置は、実装後に電気的にデータ書換
えを行なうことができる。この装置に期待されているの
がフラッシュメモリである。このフラッシュメモリは不
揮発性であり、バッテリーバックアップなしにデータを
ストアできる事、ＥＥＰＲＯＭに比べて大容量化が容易
である事などから、将来大きな市場・アプリケーション
が期待されている。しかし、このフラッシュメモリにも
克服すべき問題点が現状ではいくつか存在する。例え
ば、消去／書込み時間の長い事や、今のところ２電源
（５Ｖ／１２Ｖ）を必要する事、低電圧対応が他デバイ
スに比べて難しい事などである。その中に、フラッシュ
という名が示す通り、消去に関しては一括でしか行なえ
ないという問題点も含まれている。これについては現状
でも１６Ｋバイト程度のブロックに分割して、できるだ
け小さな単位での消去ができるように工夫がなされて来
ている。
【０００３】ＨＤＤやＦＤＤをこの不揮発性半導体記憶
装置での置き換えを目指した場合、もっと小さな単位
（例えば５１２バイト）での消去（これをセクター消去
と称している）もできるように改善がなされつつあるの
が現状である。
装置での置き換えを目指した場合、もっと小さな単位
（例えば５１２バイト）での消去（これをセクター消去
と称している）もできるように改善がなされつつあるの
が現状である。
【０００４】このセクター消去を実現するためには、現
在採用されている、トランジスタのソースに高電圧を印
加する方式では限界がある。なぜならば、通常、不揮発
性半導体記憶装置ではこのソースは共通となっており、
ソース高電圧印加でかつ、小さなセクター消去を達成す
るためにはこのトランジスタのソースを細かく分割する
必要があるがトランジスタのソースの細分化は、半導体
記憶装置のチップサイズの増大を招く。従って、このセ
クター消去を可能にするためには、上述の消去方法をゲ
ート不電圧印加方法に変更することが考えられる。すな
わち、メモリセルのトランジスタのコントロールゲート
に負の高電圧、さらに効率を上げるためにソースもしく
は基板に正電圧（電源電圧程度）を加えて、フローティ
ングゲート内の電子をソースもしくは基板方向ヘ引き抜
くというメカニズムによって消去を行なう（１９９１
ＶＬＳＩシンポジウム（テクノロジー）にて、数件の発
表あり）。
在採用されている、トランジスタのソースに高電圧を印
加する方式では限界がある。なぜならば、通常、不揮発
性半導体記憶装置ではこのソースは共通となっており、
ソース高電圧印加でかつ、小さなセクター消去を達成す
るためにはこのトランジスタのソースを細かく分割する
必要があるがトランジスタのソースの細分化は、半導体
記憶装置のチップサイズの増大を招く。従って、このセ
クター消去を可能にするためには、上述の消去方法をゲ
ート不電圧印加方法に変更することが考えられる。すな
わち、メモリセルのトランジスタのコントロールゲート
に負の高電圧、さらに効率を上げるためにソースもしく
は基板に正電圧（電源電圧程度）を加えて、フローティ
ングゲート内の電子をソースもしくは基板方向ヘ引き抜
くというメカニズムによって消去を行なう（１９９１
ＶＬＳＩシンポジウム（テクノロジー）にて、数件の発
表あり）。
【０００５】図２は従来例における、不揮発性半導体記
憶装置のブロック図である（ただし、１つのビットのみ
を表示、８ビット構成ならばｋ＝０〜７）。行デコーダ
７によってワード線Ｗｉ（ｉ＝１〜ｎ）が選択され、ビ
ット線Ｂｊ（ｊ＝１〜ｍ）を通して、列選択トランジス
タ群６によって選ばれた１つのメモリセルのデータがセ
ンスアンプ５に伝えられる。このデータは入出力バッフ
ァ１によって外部の入出力端子Ｉ／Ｏに出力される。
憶装置のブロック図である（ただし、１つのビットのみ
を表示、８ビット構成ならばｋ＝０〜７）。行デコーダ
７によってワード線Ｗｉ（ｉ＝１〜ｎ）が選択され、ビ
ット線Ｂｊ（ｊ＝１〜ｍ）を通して、列選択トランジス
タ群６によって選ばれた１つのメモリセルのデータがセ
ンスアンプ５に伝えられる。このデータは入出力バッフ
ァ１によって外部の入出力端子Ｉ／Ｏに出力される。
【０００６】また、書込みの場合には、入出力端子Ｉ／
Ｏｋに与えられたデータは、入出力バッファ１によって
書込み回路４に伝えられ、それに応答した書込み電圧が
列選択トランジスタ群６を通して、ビット線に供給され
る。読出し動作の場合のデータの伝達経路は「メモリセ
ル→Ｂｊ→（６）→Ａ→（５）→Ｈ→（１）→Ｉ／Ｏ
ｋ」であり、書き込み動作の場合のデータの伝達経路
は、「Ｉ／Ｏｋ→（１）→Ｉ→（４）→Ｆ→（６）→Ｂ
ｊ→メモリセル」となる。
Ｏｋに与えられたデータは、入出力バッファ１によって
書込み回路４に伝えられ、それに応答した書込み電圧が
列選択トランジスタ群６を通して、ビット線に供給され
る。読出し動作の場合のデータの伝達経路は「メモリセ
ル→Ｂｊ→（６）→Ａ→（５）→Ｈ→（１）→Ｉ／Ｏ
ｋ」であり、書き込み動作の場合のデータの伝達経路
は、「Ｉ／Ｏｋ→（１）→Ｉ→（４）→Ｆ→（６）→Ｂ
ｊ→メモリセル」となる。
【０００７】この従来例では、ワード線（Ｗｉ，ｉ＝０
〜ｎ）の１本に複数個のメモリセル（Ｍ00〜Ｍ0m）のコ
ントロールゲートが共通接続されており、負の高電圧に
よってこの共通接続された複数のメモリセルが同時に消
去される。この１本のワード線Ｗｉに接続するメモリセ
ルの個数をセクター消去に必要な小さな数にする事がで
きる。（例えば１セクターが５１２バイトと仮定すれは
１ワード線に５１２×８＝４０９６個のメモリセルが接
続される。）
〜ｎ）の１本に複数個のメモリセル（Ｍ00〜Ｍ0m）のコ
ントロールゲートが共通接続されており、負の高電圧に
よってこの共通接続された複数のメモリセルが同時に消
去される。この１本のワード線Ｗｉに接続するメモリセ
ルの個数をセクター消去に必要な小さな数にする事がで
きる。（例えば１セクターが５１２バイトと仮定すれは
１ワード線に５１２×８＝４０９６個のメモリセルが接
続される。）
【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置は、ワード線単位でのセクター消去を実
現するような構成であるため、書込み済メモリセル（フ
ローティングゲートに電子が蓄積されている状態であ
り、しきい値電圧は高くなっている）のドレインに、そ
のメモリセル以外のセルを書込んだ際に高電圧が印加さ
れる事によってフローティングゲートとドレイン間に高
電界が生じ、フローティングゲート内の電子がドレイン
方向へ移動しそのメモリセルのしきい値電圧が低下する
問題点があった。セクター消去方式（すなわちゲート負
電圧印加方式の消去）において、この書込み時のドレイ
ンディスターブがソース消去方式のものに比較して問題
が大きいのは次のような理由による。
半導体記憶装置は、ワード線単位でのセクター消去を実
現するような構成であるため、書込み済メモリセル（フ
ローティングゲートに電子が蓄積されている状態であ
り、しきい値電圧は高くなっている）のドレインに、そ
のメモリセル以外のセルを書込んだ際に高電圧が印加さ
れる事によってフローティングゲートとドレイン間に高
電界が生じ、フローティングゲート内の電子がドレイン
方向へ移動しそのメモリセルのしきい値電圧が低下する
問題点があった。セクター消去方式（すなわちゲート負
電圧印加方式の消去）において、この書込み時のドレイ
ンディスターブがソース消去方式のものに比較して問題
が大きいのは次のような理由による。
【０００８】ソース消去方式の場合は、上述のように、
ソースを共通にして、その共通接続された全てのメモリ
セルを同時消去するという方式をとっているが、このと
きに、分割による半導体記憶装置のチップ面積の増大を
抑えるため、ビット線方向に長いブロックもしくはセク
ターにする事が必要である。この事は、同一ビット線に
接続されているメモリセル全て同時に消去されるという
事を意味している。この場合、書込み済の１つのメモリ
セルがうける書込み時のドレインディスターブは最大で
同一ビット線上に共通接続されている全てのメモリセル
に１回書込むのに等しい時間となる。なぜならば、書換
える場合には、一度全て消去された後であるため、再度
の書込みが行なわれて、ディスターブが蓄積される事が
ないからである。これは、１つのブロックまたはセクタ
ーに書込み・消去を行なっている時には、それ以外のブ
ロックまたはセクターの全てのトランジスタには何のス
トレスもかかっていない（ドレイン，ソース，コントロ
ールゲート全て）。
ソースを共通にして、その共通接続された全てのメモリ
セルを同時消去するという方式をとっているが、このと
きに、分割による半導体記憶装置のチップ面積の増大を
抑えるため、ビット線方向に長いブロックもしくはセク
ターにする事が必要である。この事は、同一ビット線に
接続されているメモリセル全て同時に消去されるという
事を意味している。この場合、書込み済の１つのメモリ
セルがうける書込み時のドレインディスターブは最大で
同一ビット線上に共通接続されている全てのメモリセル
に１回書込むのに等しい時間となる。なぜならば、書換
える場合には、一度全て消去された後であるため、再度
の書込みが行なわれて、ディスターブが蓄積される事が
ないからである。これは、１つのブロックまたはセクタ
ーに書込み・消去を行なっている時には、それ以外のブ
ロックまたはセクターの全てのトランジスタには何のス
トレスもかかっていない（ドレイン，ソース，コントロ
ールゲート全て）。
【０００９】ところが、ゲート負電圧印加の消去方式の
場合にはセクターは同時に負電圧が印加されるゲート単
位となる。従って、消去はワード線単位で可能であるた
め、ある１本のワード線（１セクター）のみに書込み・
消去を繰返し行なった場合を考えると、他のワード線、
すなわち書込み・消去が行なわれていない領域では、そ
の１本のワード線を書込む際のドレインへの電圧を常に
受ける事になる。そして、消去はその領域に存在するト
ランジスタが選択されない限り、行なわれないため、書
込み時のドレインディスターブ（ドレインに高電圧，ゲ
ート基準電位）は蓄積され続ける事になる。すなわち、
ソース消去方式に比べて書込み・消去の繰返し回数倍だ
けストレス印加がなされるので、ドレインディスターブ
に対する許容度が狭く、それに耐え得るデバイス特性の
実現が必要となる。
場合にはセクターは同時に負電圧が印加されるゲート単
位となる。従って、消去はワード線単位で可能であるた
め、ある１本のワード線（１セクター）のみに書込み・
消去を繰返し行なった場合を考えると、他のワード線、
すなわち書込み・消去が行なわれていない領域では、そ
の１本のワード線を書込む際のドレインへの電圧を常に
受ける事になる。そして、消去はその領域に存在するト
ランジスタが選択されない限り、行なわれないため、書
込み時のドレインディスターブ（ドレインに高電圧，ゲ
ート基準電位）は蓄積され続ける事になる。すなわち、
ソース消去方式に比べて書込み・消去の繰返し回数倍だ
けストレス印加がなされるので、ドレインディスターブ
に対する許容度が狭く、それに耐え得るデバイス特性の
実現が必要となる。
【００１０】これに対して、例えば１９９１年ＶＬＳＩ
シンポジウム（テクノロジー）の予稿集ｐｐ７７〜７８
で示される様に、ドレイン側のｎ型不純物のイオン注入
濃度を下げるという方策が提案されている。ところが、
このやり方では、イオン注入濃度がバラツクと急激にド
レインディスターブ耐性が劣化する事態が予想される。
かつ、ソースも同じ濃度にした場合、ゲート負電圧印加
の場合でもソース方向への電子引き抜きで消去を行なう
方式では、消去速度の悪化を招く。また、これを避ける
には、ソースおよびドレインを別のイオン注入工程にし
なければならず工程増加を引き起こす問題点があった。
シンポジウム（テクノロジー）の予稿集ｐｐ７７〜７８
で示される様に、ドレイン側のｎ型不純物のイオン注入
濃度を下げるという方策が提案されている。ところが、
このやり方では、イオン注入濃度がバラツクと急激にド
レインディスターブ耐性が劣化する事態が予想される。
かつ、ソースも同じ濃度にした場合、ゲート負電圧印加
の場合でもソース方向への電子引き抜きで消去を行なう
方式では、消去速度の悪化を招く。また、これを避ける
には、ソースおよびドレインを別のイオン注入工程にし
なければならず工程増加を引き起こす問題点があった。
【００１１】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、複数のメモリセルトランジスタからなるメ
モリセルアレイと、前記複数のメモリセルトランジスタ
のコントロールゲートに共通接続された複数のワード線
と、前記複数のメモリセルトランジスタのドレインに共
通接続された複数のビット線と、前記複数のワード線を
駆動する行デコーダと、前記複数のビット線に接続され
前記ビット線を選択する列選択トランジスタ群と、前記
メモリセルトランジスタに記憶するデータおよび前記メ
モリセルトランジスタから読み出されたデータを外部端
子を介して入出力する入出力バッファと、保持している
データを前記列選択トランジスタ群へ出力する書込み回
路と、前記列選択トランジスタ群の出力を受けるセンス
アンプと、前記入出力バッファと前記書込み回路との間
に接続された第１の遷移回路と、前記入出力バッファと
前記センスアンプとの間に接続されかつ前記第１の遷移
回路に接続された第２の遷移回路と、自己追加書込み機
能を起動すべく入力される制御信号を受けて前記第１お
よび第２の遷移回路を制御する制御回路とを有する不揮
発性半導体記憶装置であって、前記自己追加書込み機能
が起動していないときは、前記第１の遷移回路は前記入
出力バッファから前記メモリセルトランジスタに記憶す
るデータを受けてそのデータを前記書込み回路に出力
し、前記第２の遷移回路は前記センスアンプから前記メ
モリセルトランジスタから読み出されたデータを受けて
そのデータを前記入出力バッファへ出力し、前記自己追
加書込み機能が起動しているときは、前記第２の遷移回
路は前記センスアンプから前記メモリセルトランジスタ
から読み出されたデータを受けてそのデータを前記入出
力バッファへ出力せずに前記第１の遷移回路へ出力し、
前記第１の遷移回路は前記第２の遷移回路から受けたデ
ータを前記書込み回路へ出力することを特徴とする。ま
た、好適な実施態様によれば、前記メモリセルへの書込
みまたは消去の動作回数をカウントし、前記動作回数が
あらかじめ定められた規定値まで達したときに前記制御
信号を発生するカウンタ回路をさらに有する。
記憶装置は、複数のメモリセルトランジスタからなるメ
モリセルアレイと、前記複数のメモリセルトランジスタ
のコントロールゲートに共通接続された複数のワード線
と、前記複数のメモリセルトランジスタのドレインに共
通接続された複数のビット線と、前記複数のワード線を
駆動する行デコーダと、前記複数のビット線に接続され
前記ビット線を選択する列選択トランジスタ群と、前記
メモリセルトランジスタに記憶するデータおよび前記メ
モリセルトランジスタから読み出されたデータを外部端
子を介して入出力する入出力バッファと、保持している
データを前記列選択トランジスタ群へ出力する書込み回
路と、前記列選択トランジスタ群の出力を受けるセンス
アンプと、前記入出力バッファと前記書込み回路との間
に接続された第１の遷移回路と、前記入出力バッファと
前記センスアンプとの間に接続されかつ前記第１の遷移
回路に接続された第２の遷移回路と、自己追加書込み機
能を起動すべく入力される制御信号を受けて前記第１お
よび第２の遷移回路を制御する制御回路とを有する不揮
発性半導体記憶装置であって、前記自己追加書込み機能
が起動していないときは、前記第１の遷移回路は前記入
出力バッファから前記メモリセルトランジスタに記憶す
るデータを受けてそのデータを前記書込み回路に出力
し、前記第２の遷移回路は前記センスアンプから前記メ
モリセルトランジスタから読み出されたデータを受けて
そのデータを前記入出力バッファへ出力し、前記自己追
加書込み機能が起動しているときは、前記第２の遷移回
路は前記センスアンプから前記メモリセルトランジスタ
から読み出されたデータを受けてそのデータを前記入出
力バッファへ出力せずに前記第１の遷移回路へ出力し、
前記第１の遷移回路は前記第２の遷移回路から受けたデ
ータを前記書込み回路へ出力することを特徴とする。ま
た、好適な実施態様によれば、前記メモリセルへの書込
みまたは消去の動作回数をカウントし、前記動作回数が
あらかじめ定められた規定値まで達したときに前記制御
信号を発生するカウンタ回路をさらに有する。
【００１２】
【００１３】
【００１４】
【００１５】次に本発明について図面を参照して説明す
る。
る。
【００１６】図１は本発明の第１の実施例の不揮発性半
導体記憶装置のブロック図である。この第１の実施例の
不揮発性半導体記憶装置は、第１の遷移回路（入力用）
２と第２の遷移回路（出力用）３を備え、外部制御端子
Ｃｌに入力する信号によってこの両者が制御され、デー
タ遷移を行なう以外は従来技術の不揮発性半導体記憶装
置と同じ構成で同一構成要素には同一参照符号が付して
ある。
導体記憶装置のブロック図である。この第１の実施例の
不揮発性半導体記憶装置は、第１の遷移回路（入力用）
２と第２の遷移回路（出力用）３を備え、外部制御端子
Ｃｌに入力する信号によってこの両者が制御され、デー
タ遷移を行なう以外は従来技術の不揮発性半導体記憶装
置と同じ構成で同一構成要素には同一参照符号が付して
ある。
【００１７】外部端子ＣｌからＤＲＡＭのセルフリフレ
ッシュに似た自己追加書込み機能を起動する入力がなさ
れると、制御回路９によって、読出しモード設定のため
制御信号が行デコーダ７、列選択トランジスタ６および
センスアンプ５にそれぞれ送られる。これにより、メモ
リセルＭｉｊに保持されていたデータが読出される。次
に、制御回路９が再び制御信号を出力し、センスアンプ
５によって増幅されたデータ信号を出力用の遷移回路３
および入力用の遷移回路２を通して、書込み回路４にラ
ッチする。この際、増幅されたデータ信号は外部へ出さ
ず（すなわちＣの経路はオフ）かつ、外からの入力も書
込み回路に伝わらない（すなわちＤの経路もオフ）。さ
らに、最後の制御回路９からの制御信号により、読出し
を行なったそのメモリセルへ同じデータを追加書込みす
る。この場合のデータの流れは、「メモリセル→Ｂｊ→
（６）→Ａ→（５）→Ｂ→（３）→Ｇ→（２）→Ｅ→
（４）→Ｆ→（６）→Ｂｊ→メモリセル」となる。
ッシュに似た自己追加書込み機能を起動する入力がなさ
れると、制御回路９によって、読出しモード設定のため
制御信号が行デコーダ７、列選択トランジスタ６および
センスアンプ５にそれぞれ送られる。これにより、メモ
リセルＭｉｊに保持されていたデータが読出される。次
に、制御回路９が再び制御信号を出力し、センスアンプ
５によって増幅されたデータ信号を出力用の遷移回路３
および入力用の遷移回路２を通して、書込み回路４にラ
ッチする。この際、増幅されたデータ信号は外部へ出さ
ず（すなわちＣの経路はオフ）かつ、外からの入力も書
込み回路に伝わらない（すなわちＤの経路もオフ）。さ
らに、最後の制御回路９からの制御信号により、読出し
を行なったそのメモリセルへ同じデータを追加書込みす
る。この場合のデータの流れは、「メモリセル→Ｂｊ→
（６）→Ａ→（５）→Ｂ→（３）→Ｇ→（２）→Ｅ→
（４）→Ｆ→（６）→Ｂｊ→メモリセル」となる。
【００１８】次に、本発明の第２の実施例を示す不揮発
性半導体記憶装置のブロック図を示す図３を参照する
と、この実施例の不揮発性半導体記憶装置の構成が第１
の実施例と異なる点は、装置内部にカウンター回路１０
を有し、書込み（もしくは消去）動作回数をカウントで
きるようにしてある。それ以外は第１の実施例の構成要
素と同じ要素には同一参照符号を付してある。
性半導体記憶装置のブロック図を示す図３を参照する
と、この実施例の不揮発性半導体記憶装置の構成が第１
の実施例と異なる点は、装置内部にカウンター回路１０
を有し、書込み（もしくは消去）動作回数をカウントで
きるようにしてある。それ以外は第１の実施例の構成要
素と同じ要素には同一参照符号を付してある。
【００１９】この第２の実施例の動作を説明すると、あ
らかじめ評価によって規定数を設定しておき、カウンタ
ー回路１０のカウンターがその規定数に一致した場合、
第１の実施例で説明した「自己追加書込み機能」の一連
の動作を自動的に起動する。その後、書込み（もしくは
消去）動作を引き続き行ない、かつ、カウンター回路は
リセットされる。これによりＤＲＡＭのセルフリフレッ
シュに類似の機能を実現する。
らかじめ評価によって規定数を設定しておき、カウンタ
ー回路１０のカウンターがその規定数に一致した場合、
第１の実施例で説明した「自己追加書込み機能」の一連
の動作を自動的に起動する。その後、書込み（もしくは
消去）動作を引き続き行ない、かつ、カウンター回路は
リセットされる。これによりＤＲＡＭのセルフリフレッ
シュに類似の機能を実現する。
【００２０】
【発明の効果】以上説明したように本発明は、センスア
ンプで読出したメモリセルデータを遷移回路によって書
込み回路に戻し、それで自己追加書込みを内部的に行な
えるような構成にしたので、書込みディスターブに関
し、外部的には十分な信頼性を保つ事ができるという効
果を有する。
ンプで読出したメモリセルデータを遷移回路によって書
込み回路に戻し、それで自己追加書込みを内部的に行な
えるような構成にしたので、書込みディスターブに関
し、外部的には十分な信頼性を保つ事ができるという効
果を有する。
【図１】本発明の第１の実施例の不揮発性半導体記憶装
置のブロック図である。
置のブロック図である。
【図２】従来技術の不揮発性半導体記憶装置のブロック
図である。
図である。
【図３】本発明の第２の実施例の不揮発性半導体記憶装
置のブロック図である。
置のブロック図である。
１ 入出力バッファ ２ 第１の遷移回路（入力用） ３ 第２の遷移回路（出力用） ４ 書込み回路 ５ センスアンプ ６ 列選択トランジスタ ７ 行デコーダ ８ メモリセルアレイ ９ 制御回路 １０ カウンター回路 Ｂｏ〜Ｂｍ ビット線 Ｗｏ〜Ｗｎ ワード線 Ｍｉｊ メモリセルトランジスタ（ｉ＝ｏ〜ｎ，ｊ＝
ｏ〜ｍ） Ａ，Ｂ，Ｃ，Ｈ 出力経路 Ｄ，Ｅ，Ｆ，Ｉ 入力経路 Ｇ 遷移回路 Ｃｌ 制御端子 Ｉ／Ｏｋ 入力端子
ｏ〜ｍ） Ａ，Ｂ，Ｃ，Ｈ 出力経路 Ｄ，Ｅ，Ｆ，Ｉ 入力経路 Ｇ 遷移回路 Ｃｌ 制御端子 Ｉ／Ｏｋ 入力端子
Claims (4)
- 【請求項１】 複数のメモリセルトランジスタからなる
メモリセルアレイと、前記複数のメモリセルトランジス
タのコントロールゲートに共通接続された複数のワード
線と、前記複数のメモリセルトランジスタのドレインに
共通接続された複数のビット線と、前記複数のワード線
を駆動する行デコーダと、前記複数のビット線に接続さ
れ前記ビット線を選択する列選択トランジスタ群と、前
記メモリセルトランジスタに記憶するデータおよび前記
メモリセルトランジスタから読み出されたデータを外部
端子を介して入出力する入出力バッファと、保持してい
るデータを前記列選択トランジスタ群へ出力する書込み
回路と、前記列選択トランジスタ群の出力を受けるセン
スアンプと、前記入出力バッファと前記書込み回路との
間に接続された第１の遷移回路と、前記入出力バッファ
と前記センスアンプとの間に接続されかつ前記第１の遷
移回路に接続された第２の遷移回路と、自己追加書込み
機能を起動すべく入力される制御信号を受けて前記第１
および第２の遷移回路を制御する制御回路とを有する不
揮発性半導体記憶装置であって、 前記自己追加書込み機能が起動していないときは、前記
第１の遷移回路は前記入出力バッファから前記メモリセ
ルトランジスタに記憶するデータを受けてそのデータを
前記書込み回路に出力し、前記第２の遷移回路は前記セ
ンスアンプから前記メモリセルトランジスタから読み出
されたデータを受けてそのデータを前記入出力バッファ
へ出力し、前記自己追加書込み機能が起動しているとき
は、前記第２の遷移回路は前記センスアンプから前記メ
モリセルトランジスタから読み出されたデータを受けて
そのデータを前記入出力バッファへ出力せずに前記第１
の遷移回路へ出力し、前記第１の遷移回路は前記第２の
遷移回路から受けたデータを前記書込み回路へ出力する
こと を特徴とする不揮発性半導体記憶装置。 - 【請求項２】 前記メモリセルへの書込みまたは消去の
動作回数をカウントし、前記動作回数があらかじめ定め
られた規定値まで達したときに前記制御信号を発生する
カウンタ回路をさらに有することを特徴とする請求項１
記載の不揮発性半導体記憶装置。 - 【請求項３】 前記第１の遷移回路と前記入出力バッフ
ァとは第１の経路で接続され、前記第２の遷移回路と前
記入出力バッファとは第２の経路で接続され、 前記第１
の遷移回路と前記第２の遷移回路とは第３の経路で接続
されており、前記自己追加書込み機能が起動していない
ときは、前記第１および第２の経路がオンし、前記自己
追加書込み機能が起動しているときは、前記第１および
第２の経路がオフしてかつ前記第３の経路がオンするこ
とを特徴とする請求項１または２記載の不揮発性半導体
記憶装置。 - 【請求項４】 前記自己追加書込み機能が起動している
ときは、前記メモリセルから読み出されたデータと同じ
データを当該メモリセルへ書き込むことを特徴とする請
求項１，２または３記載の不揮発性半導体装置。
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|---|---|---|---|
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Family Applications (1)
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- 1992-11-12 JP JP30208992A patent/JP2870328B2/ja not_active Expired - Fee Related
-
1993
- 1993-11-12 US US08/151,196 patent/US5347486A/en not_active Expired - Lifetime
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