KR0157910B1 - 엘디디 구조를 갖는 모스형 전계효과 트랜지스터의 제조방법 - Google Patents

엘디디 구조를 갖는 모스형 전계효과 트랜지스터의 제조방법 Download PDF

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Abstract

본 발명은 LDD구조를 갖는 MOS형 전계효과트랜지스터(이하 MOS FET라 한다)의 제조방법에 관한 것으로, 특히 셀프얼라인방식으로 소자영역을 정의하고 측벽 구조와 이온주입 및 열처리공정을 이용하여 LDD구조를 형성하는 MOS FET의 제조방법에 관한 것이다. 이와 같은 본 발명은 먼저 액티브영역에 제1산화막과 질화막층을 적층한 다음에 사진식각공정을 실시하여 게이트영역의 질화막과 산화막을 제거하고, 이어서 제2산화막을 형성하고 다결정실리콘을 적층한 후에 식각하여 게이트도전층을 형성한다. 그리고 상기 게이트도전층의 좌·우측에 있는 질화막층과 제1산화막을 에칭하여 측벽을 형성한 후에 이온을 주입하여 고농도 소오스/드레인 영역을 형성하고 이어서 열확산하여 저농도 소오스/드레인 영역을 형성함으로써 LDD구조를 형성한다. 상기와 같은 제조방법은 공정수를 줄이고 공정제어가 용이한 방법을 제공함과 아울러 고미세패턴의 게이트를 형성할 수 있고, 균일한 소오스/드레인 PN접합을 형성하며, 접합깊이도 얇게 형성할 수 있는 효과가 있다.

Description

엘디디 구조를 갖는 모스형 전계효과트랜지스터의 제조방법
제1도의 (a) 내지 (g)는 종래의 엘디디(LDD) 구조를 갖는 모스페트(MOS FET)의 제조방법을 도시한 공정순서단면도.
제2도의 (a) 내지 (g)는 본 발명에 따른 엘디디 구조를 갖는 모스페트(MOS FET)의 제조방법을 도시한 공정순서단면도.
* 도면의 주요부분에 대한 부호의 설명
101 : 실리콘기판 102 : 필트산화막
103 : 채널스토퍼영역 104 : 제2산화막
105 : 다결정실리콘층 105a : 게이트도전층
108 : 포토레지스트 109, 110 : 저농도 불순물층
111 : 질화막 111a : 측벽스페이서
113, 114 : 고농도불순물층 117 : 제1산화막
118 : 손실층
본 발명은 엘디디(Lightly Doped Drain; 이하 'LDD'라 한다)구조를 갖는 절연게이트형 전계효과트랜지스터(Metal Oxide Semiconductor-Field Effect Transistor; 이하 'MOS FET'라 한다)의 제조방법에 관한 것으로, 특히 게이트도전층이 실리콘기판 내부까지 형성되어 소오스/드레인 영역과 단차가 생기도록 하고, 측벽 스페이서(Side-Wall Spacer)를 마스크로 하여 이온을 주입한 다음에 이를 확산시켜 소오스/드레인 영역을 형성함으로써, 게이트 및 소오스/드레인 영역이 고미세패턴으로 형성되고, 채널 및 PN접합부의 파괴전압이 저하되는 것을 방지한 LDD구조를 갖는 MOS FET의 제조방법에 관한 것이다.
일반적으로, 소오스/드레인 영역의 불순물농도가 균일한 고미세화 MOS FET는 게이트 전극측으로부터의 전계에 따라 드레인 표면부에 전계집중이 일어나는데, 이는 표면부에서의 PN 접합간의 공핍층 퍼짐이 억제되기 때문에 결과적으로, 채널 및 PN접합부의 접합내압을 저하시켜 벌크내의 접합내압보다 낮은 전압에서 브레이크 다운이 발생하는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위하여 일반적으로 통상의 소오스/드레인 영역보다 상대적으로 불순물농도가 낮은 영역(LDD 영역)을 채널영역 쪽으로 배치함으로써 표면부분의 내압저하를 방지하고 있다. 즉, 상기 LDD 영역의 접합내압이 통상의 소오스/드레인부 보다 높게되어 게이트 전계가 이 LDD 영역에 집중됨으로써 고내압 구조를 얻게 되는 것이다.
상기와 같은 LDD 구조를 갖는 MOS FET에 대한 종래의 제조방법에 대해서 첨부한 도면을 참조하여 설명한다.
제1도의 (a) 내지 (g)는 LDD 구조를 갖는 MOS FET에 대한 종래의 제조방법을 공정순서단면도로 도시한 것으로, 이를 참조하여 상세히 설명하면 다음과 같다.
먼저, 제1도의 (a)에 도시된 바와 같이 액티브영역과 필드영역(2)이 정의된 실리콘기판(1) 속에 불순물 이온을 주입하여 채널스토퍼(Channel Stopper)영역(3)을 형성한다. 상기 채널스토퍼 영역(3)은 반도체 소자 사이를 전기적으로 분리하기 위한 불순물층으로, n형 MOS FET는 p형의 채널스토퍼를 p형 MOS FET는 n형의 채널스토퍼를 주입한다.
이후, 제1도의 (b)에 도시된 바와 같이 채널스토퍼 영역(3)이 형성된 실리콘기판(1) 상에 게이트절연용 제1산화막(4) 다결정실리콘층(5), 게이트 상부 절연용 제2산화막(Cap-HLD;6), 반사율저감용막(HSG;7)을 순차적으로 적층한 후, 레지스트 공정을 실시하여 상기 반사율저감용막(7) 상에 레지스패턴(8)을 형성한다.
상기 레지스패턴(8)은 게이트가 형성될 영역에만 포토레지스트(8)가 남도록 하는 게이트 형성을 위한 패턴이다.
그리고, 제1도의 (c)에 도시된 바와 같이 상기 포토레지스트(8)를 마스크로 하여 에칭함으로써, 게이트가 형성될 영역을 제외한 부분의 반사율저잠용막(7)과 제2산화막(6)을 제거하고, 이어서 포토레지스트 마스크(8)을 제거한다.
이어서, 제1도의 (d)에 도시된 바와 같이 반사율저감용막(7)을 제거한 후에, 제2산화막(6a)을 마스크로 이용하여 건식에칭을 실시함으로써 다결정실리콘층(5)으로 이루어진 게이트전도층(5a)이 형성됨과 아울러 소오스/드레인 영역위의 제1산화막(4)이 노출된다.
이어서, LDD구조를 만들기 위한 공정을 실행하게 되는데, 제1도의 (d)에 도시된 바와 같이 상기 게이트전도층(5a) 위에 있는 제2산화막(6a)을 마스크로 하여 저농도 불순물 이온을 주입함으로써, 제1산화막(4) 아래의 실리콘기판(1) 내부에 저농도 소오스/드레인영역(9,10)을 형성한다.
다음으로, 제1도의 (e)에 도시된 바와 같이 상기 저농도 소오스/드레인 영역이 형성된 소자의 표면 상에 게이트영역(5a,6a)을 중심으로 측벽 스페이서(Side-Wall Spacer) 형성용 제3산화막(11)을 도포한다.
이후, 제1도의 (f)에 도시된 바와 같이 상기 제3산화막(11)에 대해 에치백(Etch-back)을 실시하여 측벽스페이서(11a)을 형성하고, 상기 제2산화막(6a)과 제3산화막(11)으로 이루어진 측벽스페이서(11a)를 마스크로 이용하여 고농도 불순물 이온을 주입함으로써, 고농도 소오스/드레인영역(13,14)을 형성한다.
제1도의 (g)는 상기와 같은 공정을 실시하여 최종적으로 완성된 MOS FET의 단면을 도시한 단면도로서, 이에 도시된 바와 같이 접합내압이 통상의 고농도 소오스/드레인영역(13,14) 보다 높은 LDD 영역(9,10)이 채널영역쪽으로 형성됨으로써, 게이트 전계가 이 LDD 영역(9,10)에 집중되어 채널 및 PN접합부의 접합내압이 형성된 고내압 구조의 MOS FET를 얻게 되는 것이다.
그러나, 이와 같은 종래의 제조방법 게이트영역(5a,6a) 형성 및 LDD 구조를 형성하기 위하여 다수의 포토리소그래피공정과 측벽스페이서 형성공정, 에칭공정 등의 복잡하고 번거로운 공정을 여러 번 실시해야 하는 단점과, LDD 구조를 형성하는 공정에 있어서 저농도 불순물 이온을 측벽스페이서(11a)가 없는 상태에서 주입함으로써 저농도영역(9,10)과 게이트영역(5a,6a)의 오버 랩(Over Lap)이 발생하는데, 이 오버 랩이 과도하게 되면 채널길이가 줄게 되고 따라서 쇼트채널효과(Shoer Channal Effect)가 발생하여 반도체 소자의 특성이 열화되는 문제점이 있었다.
그리고, 고농도 이온주입을 측벽스페이서(11a)가 형성된 후에 실시함으로써, 산화막(11)으로 구성된 측벽스페이서(11a)를 통하여 게이트(5a)와 드레인(10) 간에 미세한 누설전류가 흐르는 문제점이 있었다.
또한, 액티브영역의 실리콘기판(1)에 채널스토퍼영역(3)을 형성하는 공정에서 소오스/드레인 영역에 까지 이온을 주입함으로써, 펀치쓰루우(pinch-through) 방지효과에 대한 신뢰성이 저감되고 쇼트채널효과가 발생하는 문제점이 있었다.
이에 본 발명은 상기와 같은 종래의 문제점을 개선하기 위하여 창안한 것으로, 제조공정이 단순하면서도 게이트패턴을 고도로 미세하게 형성할 수 있고 채널(Channel) 및 PN접합부의 파괴전압(Breakdown Voltage)에 대한 소자의 특성을 개선할 수 있는 MOS FET의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 MOS FET의 제조방법은 액티브영역과 필드영역이 정의되고 제1산화막이 형성된 실리콘기판 상에 질화막(Nitride Film)을 형성한 후, 포토레지스트(Photo Resist)로 게이트패턴을 형성하는 공정과; 상기 게이트패턴을 마스크로 하여 에칭함으로써 게이트가 형성될 영역의 질화막과 제1산화막 및 실리콘기판 표면을 소정의 깊이로 제거한 후, 포토레지스트를 제거하는 공정과; 상기 에칭공정을 통하여 노출된 실리콘기판의 내부에 채널스토퍼영역 형성용 불순물이온을 주입하는 공정과; 상기 이온주입공정에서 발생한 손실층을 제거한 후, 게이트절연용 제2산화막을 형성하고 이어서 게이트도전층 형성용 다결정실리콘을 게이트영역의 개구부를 포함한 소자의 전면에 적층하는 공정과; 상기 다결정실리콘을 식각하여 게이트도전층을 형성하는 공정과; 상기 게이트도전층을 마스크로 하여 에칭함으로써, 게이트도전층의 측면에 질화물과 제1산화물로 이루어진 측벽스페이서를 형성하는 공정과; 상기 다결정실리콘으로 이루어진 게이트도전층과 질화물 및 제1산화물로 이루어진 측벽스페이서를 마스크로 이용하여 실리콘기판에 소정의 깊이로 고농도 불순물 이온을 주입함으로써, 고농도 소오스/드레인 영역을 형성하는 공정과; 상기 고농도 소오스/드레인 영역을 열처리함으로써, 상기 고농도 소오스/드레인 영역의 측면방향에 저농도 소오스/드레인 영역을 형성함과 아울러 소오스/드레인 영역을 활성화 시키는 공정을 포함하여 구성되는 것을 특징으로 한다.
이와 같은 공정으로 제조된 MOS FET는 LDD영역이 게이트영역과 과도하게 오버 랩이 되지 않고, 소오스/드레인 영역은 얕은 PN접합이 되며 채널스토퍼 영역이 게이트 영역에만 형성된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
제2도의 (a) 내지 (g)는 본 발명에 따른 모스페트(MOS FET)의 연속적인 제조공정을 수직단면도로 도시한 공정순서단면도로서, 이를 참조하여 제조공정을 상세히 살펴보면 다음과 같다.
먼저, 제2도의 (a)에 도시된 바와 같이 필드산화막(102)을 형성하여 액티브영역과 필드영역이 정의되고 액티브영역 절연용 제1산화막이 형성된 실리콘기판(101) 위에 질화막(Nitride Film;111)을 증착한 후, 포토레지스트(Photo Resist;108)를 이용하여 게이트영역이 노출되는 패턴을 형성한다. 이때, 상기 질화막(111)은 최종적으로 형성되는 게이트도전층(105a)의 두께에 대응하도록 적층한다.
이후, 제2도의 (b)에 도시된 바와 같이 게이트영역이 노출된 상기 포토레지스트(108)을 이용하여 질화막(111)과 제1산화막(117) 및 실리콘기판(101)의 표면부를 소정의 깊이로 제거하는 건식에칭을 실행한 후 레지스트 마스크(108)를 제거한다. 이때, 상기 건식에칭은 패턴의 창으로 부터 수직으로 질화막(118)과 산화막(117), 게이트산화막(117) 및 실리콘기판(101)의 표면이 소정의 두께 만큼 제거되어 소오스/드레인 영역과 단차가 생기도록 에칭한다.
이어서, 제2도의 (c)에 도시된 바와 같이 상기 에칭공정을 통하여 형성된 질화막(111) 패턴을 이용하여 개구부의 하단부에 노출된 실리콘기판(101)에 채널스토퍼영역(103)을 형성하기 위한 불순물이온을 주입한다. 이때, 상기 이온이 직접 충돌한 실리콘기판(101)의 표면에 손실층(또는 결함층;118)이 발생한다.
그리고, 제2도의 (d)에 도시된 바와 같이 상기 손실층(118)을 습식에칭(Wet Etching) 또는 광산화법으로 제거한 후에, 상기 기판(101)의 식각면 표면에 게이트절연용 제2산화막(104)을 형성하고, 게이트도전층 형성용 다결정실리콘(105)을 개구부를 포함한 액티브영역 전체가 충분히 도포되도록 적층한다. 따라서 상기 제2산화막(104)은 게이트영역의 실리콘기판(101)에 단면이 'ㄷ'자형으로 형성된다.
그 다음, 제2도의 (e)에 도시된 바와 같이 상기 다결정실리콘층(105)을 에치백(Etch Back)하여 게이트도전층(105a)을 형성한다. 따라서, 제2산화막(104) 상에 형성되는 게이트도전층(105a)은 하단부가 소오스/드레인 영역 표면위에 있는 제1산화막(117) 아래에 까지 형성된 구조를 갖게 된다. 그리고, 상기 소자의 표면은 평탄하게 되는데 표면중앙부에는 다결정실리콘으로 이루어진 게이트도전층(105a)의 상단면이, 그 양쪽으로는 질화막(111)의 상단면이 노출된다.
이어서, 제2도의 (f)에 도시된 바와 같이 상기 게이트도전층(105a)을 마스크로 이용하여 질화막(111)과 제1산화막(117)을 에칭함으로써, 게이트도전층(105a)의 측면에 질화막(111)과 제1산화막(117)으로 이루어지는 측벽스페이서(Nitride Side-Wall Spacer;111a)를 형성하고, 상기 게이트도전층(105a)와 측벽스페이서(111a)를 마스크로 이용하여 소정의 깊이로 고농도 불순물이온을 주입함으로써, 고농도 소오스/드레인 영역(113,114)을 형성한다.
마지막으로, 제2도의 (g)에 도시된 바와 같이 상기 고농도 소오스/드레인 영역(113,114)에 대해 Ar가스 등이 포함된 분위기하에서 열처리 함으로써, 불순물이 확산되어 측벽스페이서(111a) 아래의 실리콘기판(101) 즉, 상기 고농도 이온영역(113,114)의 측면에 저농도 소오스/드레인 영역(109,110)을 형성한다. 이 때, 게이트도전층(105a) 및 이 게이트도전층(105a)의 하부단면과 하부측면을 절연하는 제2산화막(104)이 소오스/드레인 영역(109,110,113,114)의 기판표면보다 낮게 형성되어 있기 때문에, 상기와 같이 형성된 저농도영역(109,110)은 게이트영역 아래의 채널영역보다 높은 부분에 형성된다. 따라서 상기 LDD영역과 채널영역의 오우버랩(Overlap)이 발생하지 않게 된다.
확산을 위한 상기 열처리공정에 대한 다른 실시예로서, H2O 또는 O2 분위기에서 500-1000℃ 온도로 실시한다.
그리고 저농도 소오스/드레인 영역(109,110)의 윤곽(Profile)에 대한 다른 실시예로서, 상기 1실시예의 측면확산과 더불어 고농도 영역(113,114)의 하단부로 불순물이온을 확산시켜 저농도 소오스/드레인 영역이 고농도 영역을 포위하도록 소오스/드레인 영역을 형성한다.
상술한 바와 같이 본 발명에 따른 MOS FET의 제조방법은 공정이 단순하고 공정제어가 용이한 방법으로써, 셀프얼라인 방식으로 형성되는 게이트가 고미세하고 정교한 패턴으로 형성되는 장점이 있다.
그리고, 셀프얼라인 방식과 질화물측벽스페이서를 이용하여 고농도 소오스/드레인 영역을 형성한 후에 확산공정을 통하여 저농도 소오스/드레인 영역을 형성함으로써, 제조공정이 단순하고 균일한 소오스/드레인 PN접합을 형성하며 접합깊이도 얇게 형성할 수 있는 효과가 있다.
또한, 게이트영역 아래의 실리콘기판에만 채널스토퍼영역 형성용 불순물이온을 주입함으로써, 소오스/드레인 영역의 캐패시턴스 및 저항 성분을 감소시키고, 이와 더불어 핫캐리어 효과를 저감시키며, 채널 및 PN접합부의 파괴전압을 증가시켜 소자의 특성을 개선할 수 있는 장점이 있다.

Claims (5)

  1. 액티브영역과 필드영역이 정의되고 제1산화막이 형성된 실리콘기판 상에 질화막을 형성한 후, 포토레지스트로 게이트패턴을 형성하는 공정과; 상기 게이트패턴을 마스크로 하여 에칭한 후, 포토레지스트를 제거하는 공정과; 상기 에칭공정을 통하여 노출된 실리콘기판의 내부에 채널스토퍼영역 형성용 불순물이온을 주입하는 공정과; 상기 이온주입공정에서 발생한 손실층을 제거한 후, 게이트절연용 제2산화막을 형성하고 게이트도전층 형성용 다결정실리콘을 게이트영역의 개구부를 포함한 소자의 전면에 적층하는 공정과; 상기 다결정실리콘을 식각하여 게이트도전층을 형성하는 공정과; 상기 게이트도전층를 마스크로 하여 에칭함으로써, 게이트의 측면에 질화물과 제1산화막으로 이루어진 측벽을 형성하는 공정과; 상기 게이트도전층과 측벽스페이서를 마스크로 이용하여 소정의 깊이로 고농도 불순물 이온을 주입함으로써, 고농도 소오스/드레인 영역을 형성하는 공정과; 상기 고농도 소오스/드레인 영역을 열처리함으로써, 상기 고농도 소오스/드레인 영역의 측면방향에 저농도 소오스/드레인 영역을 형성함과 아울러 소오스/드레인 영역을 활성화 시키는 공정을 포함하여 구성되는 것을 특징으로 하는 엘디디 구조를 갖는 모스형 전계효과 트랜지스터의 제조방법.
  2. 제1항에 있어서, 게이트영역이 노출된 레지스트패턴을 이용하여 식각하는 공정은 질화막과 제1산화막을 수직방향으로 제거함과 아울러 상기 제1산화막의 하부에 있는 실리콘기판의 상층부를 소정이 깊이로 제거하여 소오스/드레인 영역과 단차가 생기도록 하는 습식에칭을 특징으로 하는 엘디디 구조를 갖는 모스형 전계효과 트랜지스터의 제조방법.
  3. 제1항 또는 제2항에 있어서, 고농도 소오스/드레인 영역에 있는 불순물을 확산시켜 저농도 소오스/드레인 영역을 형성하는 열처리공정은 Ar가스 등이 포함된 분위기하에서 실행되는 것을 특징으로 하는 엘디디 구조를 갖는 모스형 전계효과 트랜지스터의 제조방법.
  4. 제1항 또는 제2항에 있어서, 고농도 소오스/드레인 영역에 있는 불순물을 확산시켜 저농도 소오스/드레인 영역을 형성하는 열처리공정은 H2O 또는 O2분위기에서 500-1000℃로 실행하는 것을 특징으로 하는 엘디디 구조를 갖는 모스형 전계효과 트랜지스터의 제조방법.
  5. 제1항 또는 제2항에 있어서, 고농도 소오스/드레인 영역에 있는 불순물을 확산시켜 저농도 소오스/드레인 영역을 형성하는 열처리공정은 저농도 영역이 고농도 영역의 포위하도록 확산하는 것을 특징으로 하는 엘디디 구조를 갖는 모스형 전계효과 트랜지스터의 제조방법.
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