JPS61154172A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61154172A JPS61154172A JP27822484A JP27822484A JPS61154172A JP S61154172 A JPS61154172 A JP S61154172A JP 27822484 A JP27822484 A JP 27822484A JP 27822484 A JP27822484 A JP 27822484A JP S61154172 A JPS61154172 A JP S61154172A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に関し、特にMO8型
半導体装置の製造方法の改良に係わる。
半導体装置の製造方法の改良に係わる。
MO8型半導体装置において、高耐圧化、微細化に伴い
、ドレイン領域端部での電界集中を回避するために、ゲ
ート領域端部のチャンネル領域に該ドレイン領域よりも
低濃度の領域を設けるLDD (L i!1lht
D 0Ded D rain)構造が開発サレテいる
。こうしたLDD構造を有するMO8半導体装置、例え
ばnチャンネルMOSトランシタは、従来より以下に説
明する第2図(a)〜(e)に示す方法によって製造さ
れている。
、ドレイン領域端部での電界集中を回避するために、ゲ
ート領域端部のチャンネル領域に該ドレイン領域よりも
低濃度の領域を設けるLDD (L i!1lht
D 0Ded D rain)構造が開発サレテいる
。こうしたLDD構造を有するMO8半導体装置、例え
ばnチャンネルMOSトランシタは、従来より以下に説
明する第2図(a)〜(e)に示す方法によって製造さ
れている。
まず、p型シリコン基板1表面に選択酸化法により厚さ
約1μmのフィールド酸化膜2を形成した後、熱酸化処
理を施してフィールド酸化膜2で分離された島状の基板
1領域表面に厚さ500人の酸化膜3を形成する。つづ
いて、酸化膜3を通して閾値制御のためのチャンネルイ
ンプラを行なう。ひきつづき、全面にゲート電極材料膜
、例えば多結晶シリコン膜を堆積し、POCffiの雰
囲気中でリン拡散を行なって多結晶シリコン膜中にリン
をドープして低抵抗化させた後、該多結晶シリコン膜を
フォトエツチング技術によりパターニングしてゲート電
極4を形成する(第2図(a)図示)。
約1μmのフィールド酸化膜2を形成した後、熱酸化処
理を施してフィールド酸化膜2で分離された島状の基板
1領域表面に厚さ500人の酸化膜3を形成する。つづ
いて、酸化膜3を通して閾値制御のためのチャンネルイ
ンプラを行なう。ひきつづき、全面にゲート電極材料膜
、例えば多結晶シリコン膜を堆積し、POCffiの雰
囲気中でリン拡散を行なって多結晶シリコン膜中にリン
をドープして低抵抗化させた後、該多結晶シリコン膜を
フォトエツチング技術によりパターニングしてゲート電
極4を形成する(第2図(a)図示)。
次いで、ゲート電極4及びフィールド酸化膜2をマスク
として酸化1113を選択的にエツチング除去してゲー
ト酸化[15を形成した後、同ゲート電極4及びフィー
ルド酸化12をマスクとしてリンをイオン注入してリン
イオン注入層61.62を形成する(同図(b)図示)
。
として酸化1113を選択的にエツチング除去してゲー
ト酸化[15を形成した後、同ゲート電極4及びフィー
ルド酸化12をマスクとしてリンをイオン注入してリン
イオン注入層61.62を形成する(同図(b)図示)
。
次いで、N2雰囲気中でアニーリングを行なってリンを
活性化し、低濃度のn−型拡散領域71.72を形成す
る。ひきづづき、後酸化処理を施してゲート電極4及び
露出した基板1表面に薄い後酸化膜8を形成した後、全
面にCVD−8i02膜9を堆積する(同図(C)図示
)。ひきつづき、反応性イオンエツチング(RIE)に
より全面エツチングしてゲート電極4側面の後酸化膜8
にSiO2からなる壁体10を形成した後、フィールド
酸化膜2、ゲート電極4及び壁体10をマスクとして砒
素を基板1にイオン注入して砒素イオン注入層111.
112を形成する(同図(d)図示)。
活性化し、低濃度のn−型拡散領域71.72を形成す
る。ひきづづき、後酸化処理を施してゲート電極4及び
露出した基板1表面に薄い後酸化膜8を形成した後、全
面にCVD−8i02膜9を堆積する(同図(C)図示
)。ひきつづき、反応性イオンエツチング(RIE)に
より全面エツチングしてゲート電極4側面の後酸化膜8
にSiO2からなる壁体10を形成した後、フィールド
酸化膜2、ゲート電極4及び壁体10をマスクとして砒
素を基板1にイオン注入して砒素イオン注入層111.
112を形成する(同図(d)図示)。
次いで、N2雰囲気中でアニーリングを行なって砒素を
活性化して高濃度のn+型拡散領域121.122を形
成する。これにより、基板1表面にn−型拡散領域71
とn+型拡散領域121からなるソース領域13とn−
型拡散領[72とn“型拡散領域122からなるドレイ
ン領域14が形成される。つづいて、全面に層間絶縁膜
としてのCVD−8i02膜15を堆積し、フォトエツ
チング技術によりコンタクトホール16を開孔した後、
A2膜の蒸着、パターニングにより前記コンタクトホー
ル16を通してソース、ドレイン領域13.14と接続
するAj2配線17.18は夫々形成してnチャンネル
MOSトランジスタを製造する(同図(e)図示)。
活性化して高濃度のn+型拡散領域121.122を形
成する。これにより、基板1表面にn−型拡散領域71
とn+型拡散領域121からなるソース領域13とn−
型拡散領[72とn“型拡散領域122からなるドレイ
ン領域14が形成される。つづいて、全面に層間絶縁膜
としてのCVD−8i02膜15を堆積し、フォトエツ
チング技術によりコンタクトホール16を開孔した後、
A2膜の蒸着、パターニングにより前記コンタクトホー
ル16を通してソース、ドレイン領域13.14と接続
するAj2配線17.18は夫々形成してnチャンネル
MOSトランジスタを製造する(同図(e)図示)。
しかしながら、上述した従来方法にあっては、n−型拡
散領域71.72を形成するためのリンのイオン注入工
程、CVD−8i02膜9の堆積工程、壁体10の形成
工程、n+型拡散領域121.122を形成するための
砒素のイオン注入工程等、複雑な工程を経て製造される
ために、生産性の点で問題となる。また、n−型拡散領
域7工、72上部のゲート酸化膜5の膜中に正の可動イ
オン(例えばNa”、K”)が含まれると、表面が蓄積
状態となり、n+領域化してLDD構造の役目を果たさ
なくなり、耐圧劣化を招く。一方、nチャンネルMOS
トランジスタのLDD構造の場合には、p−型領域上部
のゲート酸化膜中に正の可動イオンが含まれると、表面
が空乏層状態となり、p−型領域上部に空乏層が形成さ
れ、p−型領域の実効的な厚さを減少させて抵抗を増大
させ、トランジスタの駆動力を低下させたり、ジュール
熱発生により破壊に至る等の信頼性の上で問題が生じる
。
散領域71.72を形成するためのリンのイオン注入工
程、CVD−8i02膜9の堆積工程、壁体10の形成
工程、n+型拡散領域121.122を形成するための
砒素のイオン注入工程等、複雑な工程を経て製造される
ために、生産性の点で問題となる。また、n−型拡散領
域7工、72上部のゲート酸化膜5の膜中に正の可動イ
オン(例えばNa”、K”)が含まれると、表面が蓄積
状態となり、n+領域化してLDD構造の役目を果たさ
なくなり、耐圧劣化を招く。一方、nチャンネルMOS
トランジスタのLDD構造の場合には、p−型領域上部
のゲート酸化膜中に正の可動イオンが含まれると、表面
が空乏層状態となり、p−型領域上部に空乏層が形成さ
れ、p−型領域の実効的な厚さを減少させて抵抗を増大
させ、トランジスタの駆動力を低下させたり、ジュール
熱発生により破壊に至る等の信頼性の上で問題が生じる
。
(発明の目的)
本発明は、簡単な工程で信頼性の高いLDD構造を有す
るMOSトランジスタ等の半導体装置を製造し得る方法
を提供しようとするものである。
るMOSトランジスタ等の半導体装置を製造し得る方法
を提供しようとするものである。
本発明は、第1導電型の半導体基板の表面に酸化膜を介
してゲート電極材料膜を形成する工程と、この材料膜を
パターニングしてゲート電極を形成した後、該ゲート電
極をマスクとして前記酸化膜を選択的にエツチングして
ゲート酸化膜を形成する工程と、熱酸化処理を施して露
出した基板表面に薄い酸化膜を形成する工程と、全面に
第2導電型不純物がドープされたガラス膜を堆積した後
、エツチングを行なって前記ゲート電極の側面に前記ガ
ラスからなる壁体を形成する工程と、前記ゲート電極及
び壁体をマスクとして露出した基板表面に高濃度の第2
導電型拡散領域を形成すると共に、前記壁体から第2導
電型の不純物を基板に拡散して低濃度の第2導電型拡散
領域を形成する工程とを具備したことを特徴とするもの
である。かかる本発明によれば既述の如く簡単な工程で
信頼性の高いLDD構造を有するMOSトランジスタ等
の半導体装置を得ることができる。
してゲート電極材料膜を形成する工程と、この材料膜を
パターニングしてゲート電極を形成した後、該ゲート電
極をマスクとして前記酸化膜を選択的にエツチングして
ゲート酸化膜を形成する工程と、熱酸化処理を施して露
出した基板表面に薄い酸化膜を形成する工程と、全面に
第2導電型不純物がドープされたガラス膜を堆積した後
、エツチングを行なって前記ゲート電極の側面に前記ガ
ラスからなる壁体を形成する工程と、前記ゲート電極及
び壁体をマスクとして露出した基板表面に高濃度の第2
導電型拡散領域を形成すると共に、前記壁体から第2導
電型の不純物を基板に拡散して低濃度の第2導電型拡散
領域を形成する工程とを具備したことを特徴とするもの
である。かかる本発明によれば既述の如く簡単な工程で
信頼性の高いLDD構造を有するMOSトランジスタ等
の半導体装置を得ることができる。
以下、本発明をLDD構造を有するnチャンネルMOS
トランジスタの製造に適用した例について第1図(a)
〜(d)を参照して説明する。
トランジスタの製造に適用した例について第1図(a)
〜(d)を参照して説明する。
まず、p型シリコン基板21表面に選択酸化法により厚
さ約1μmのフィールド酸化膜22を形成した後、熱酸
化処理を施してフィールド酸化膜22で分離された島状
の基板21領域表面に厚さ500人の酸化膜23を形成
する。つづいて、酸化膜23を通して閾値制御のための
チャンネルインプラを行なった。ひきつづき、全面に厚
さ4000人のゲート電極材料膜、例えば多結晶シリコ
ン膜を堆積し、POCl2の雰囲気中でリン拡散を行な
って多結晶シリコン膜中にリンをドープして低抵抗化さ
せた後、該多結晶シリコン膜をフォトエツチング技術に
よりパターニングしてゲート電極24を形成した(第2
図(a)図示)。
さ約1μmのフィールド酸化膜22を形成した後、熱酸
化処理を施してフィールド酸化膜22で分離された島状
の基板21領域表面に厚さ500人の酸化膜23を形成
する。つづいて、酸化膜23を通して閾値制御のための
チャンネルインプラを行なった。ひきつづき、全面に厚
さ4000人のゲート電極材料膜、例えば多結晶シリコ
ン膜を堆積し、POCl2の雰囲気中でリン拡散を行な
って多結晶シリコン膜中にリンをドープして低抵抗化さ
せた後、該多結晶シリコン膜をフォトエツチング技術に
よりパターニングしてゲート電極24を形成した(第2
図(a)図示)。
次いで、ゲート電極24をマスクとして酸化膜23を選
択的ににエツチング除去してゲート酸化膜25を形成し
た。つづいて、後酸化処理を施してゲート電極24及び
露出した基板21表面に薄い後酸化膜26を形成した後
、ゲート電極24を含む全面にリン添加ガラス膜(PS
G膜)27を堆積した(同図(b)図示)。
択的ににエツチング除去してゲート酸化膜25を形成し
た。つづいて、後酸化処理を施してゲート電極24及び
露出した基板21表面に薄い後酸化膜26を形成した後
、ゲート電極24を含む全面にリン添加ガラス膜(PS
G膜)27を堆積した(同図(b)図示)。
次いで、反応性イオンエツチング(RIE)により全面
エツチングしてゲート電極24側面の後酸化膜26にP
SGからなる壁体28を形成した後、フィールド酸化[
122、ゲート電極24及び壁体28をマスクとして砒
素を基板21にイオン注入して砒素イオン注入層29t
、292を形成した(同図(C)図示)。
エツチングしてゲート電極24側面の後酸化膜26にP
SGからなる壁体28を形成した後、フィールド酸化[
122、ゲート電極24及び壁体28をマスクとして砒
素を基板21にイオン注入して砒素イオン注入層29t
、292を形成した(同図(C)図示)。
次いで、N2雰囲気中でアニーリングを行なった。この
時、砒素イオン注入層29!、292が活性化されて^
濃度のn+型拡散領域301.302が形成されると共
に、PSGからなる壁体28からリンが基板21に拡散
されてn−型拡散領域311.312が形成された。こ
れにより、基板21表面にn−型拡散領域311とn+
型拡散領域301からなるソース領域32とn−型拡散
領域312とn+型拡散領域302からなるドレイン領
域33が形成された。つづいて、全面に層間絶縁膜とし
てのCVD−8i02膜34を堆積し、フォトエツチン
グ技術によりコンタクトホール35を開孔した後、An
膜の蒸着、パターニングにより前記コンタクトホール3
5を通してソース、ドレイン領域32.33と接続する
°A2配線36.37は夫々形成してnチャンネルMO
Sトランジスタを製造した(同図(d)図示)。
時、砒素イオン注入層29!、292が活性化されて^
濃度のn+型拡散領域301.302が形成されると共
に、PSGからなる壁体28からリンが基板21に拡散
されてn−型拡散領域311.312が形成された。こ
れにより、基板21表面にn−型拡散領域311とn+
型拡散領域301からなるソース領域32とn−型拡散
領域312とn+型拡散領域302からなるドレイン領
域33が形成された。つづいて、全面に層間絶縁膜とし
てのCVD−8i02膜34を堆積し、フォトエツチン
グ技術によりコンタクトホール35を開孔した後、An
膜の蒸着、パターニングにより前記コンタクトホール3
5を通してソース、ドレイン領域32.33と接続する
°A2配線36.37は夫々形成してnチャンネルMO
Sトランジスタを製造した(同図(d)図示)。
しかして、本発明によればPSGからなる壁体28をn
−型拡散領域311.312の形成のための拡散源とし
ても利用することによって、n−型拡散領域を形成する
ためのリンのイオン注入工程及びアニーリング工程を省
略できるので、簡単な工程によりLDD構造を有するn
チャンネルMOSトランジスタを得ることができる。ま
た、PSGからなる壁体28をゲート酸化膜25近傍に
形成することによって、該PSGのパッシベーション効
果により正の可動イオンがゲート酸化膜25の膜中に蓄
積するのを回避できる。その結果、ゲート酸化[125
の耐圧を向上でき、高信頼性のMOSトランジスタを得
ることができる。
−型拡散領域311.312の形成のための拡散源とし
ても利用することによって、n−型拡散領域を形成する
ためのリンのイオン注入工程及びアニーリング工程を省
略できるので、簡単な工程によりLDD構造を有するn
チャンネルMOSトランジスタを得ることができる。ま
た、PSGからなる壁体28をゲート酸化膜25近傍に
形成することによって、該PSGのパッシベーション効
果により正の可動イオンがゲート酸化膜25の膜中に蓄
積するのを回避できる。その結果、ゲート酸化[125
の耐圧を向上でき、高信頼性のMOSトランジスタを得
ることができる。
なお、本発明は上記実施例に説明したようなnチャンネ
ルMOSトランジスタの製造のみに限定されず、LDD
構造を有するnチャンネルMOSトランジスタ、同構造
を有する0MO8等にも同様に適用できる。
ルMOSトランジスタの製造のみに限定されず、LDD
構造を有するnチャンネルMOSトランジスタ、同構造
を有する0MO8等にも同様に適用できる。
以上詳述した如く、本発明によれば簡単な工程で信頼性
の高いLDD構造を有するMOSトランジスタ等の半導
体装置を製造し得る方法を提供できる。
の高いLDD構造を有するMOSトランジスタ等の半導
体装置を製造し得る方法を提供できる。
第1図(a)〜(d)は本発明の実施例におけるLDD
構造を有するnチャンネルMOSトランジスタの製造工
程を示す断面図、第2図(a)〜(e)は従来のLDD
構造を有するnチャンネルMOSトランジスタの製造工
程を示す断面図である。 21・・・p型シリコン基板、22・・・フィールド酸
化膜、24・・・ゲート電極、25・・・ゲート酸化膜
、28 ・P S Gからなる壁体、30t 、302
−n1型拡散領域、311.312・・・n−型拡散領
域、32・・・ソース領域、33・・・ドレイン領域、
36.37・・・A2配線。
構造を有するnチャンネルMOSトランジスタの製造工
程を示す断面図、第2図(a)〜(e)は従来のLDD
構造を有するnチャンネルMOSトランジスタの製造工
程を示す断面図である。 21・・・p型シリコン基板、22・・・フィールド酸
化膜、24・・・ゲート電極、25・・・ゲート酸化膜
、28 ・P S Gからなる壁体、30t 、302
−n1型拡散領域、311.312・・・n−型拡散領
域、32・・・ソース領域、33・・・ドレイン領域、
36.37・・・A2配線。
Claims (1)
- 第1導電型の半導体基板の表面に酸化膜を介してゲー
ト電極材料膜を形成する工程と、この材料膜をパターニ
ングしてゲート電極を形成した後、該ゲート電極をマス
クとして前記酸化膜を選択的にエッチングしてゲート酸
化膜を形成する工程と、熱酸化処理を施して露出した基
板表面に薄い酸化膜を形成する工程と、全面に第2導電
型不純物がドープされたガラス膜を堆積した後、エッチ
ングを行なって前記ゲート電極の側面に前記ガラスから
なる壁体を形成する工程と、前記ゲート電極及び壁体を
マスクとして露出した基板表面に高濃度の第2導電型拡
散領域を形成すると共に、前記壁体から第2導電型の不
純物を基板に拡散して低濃度の第2導電型拡散領域を形
成する工程とを具備したことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27822484A JPS61154172A (ja) | 1984-12-27 | 1984-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27822484A JPS61154172A (ja) | 1984-12-27 | 1984-12-27 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61154172A true JPS61154172A (ja) | 1986-07-12 |
Family
ID=17594342
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27822484A Pending JPS61154172A (ja) | 1984-12-27 | 1984-12-27 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61154172A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63164465A (ja) * | 1986-12-26 | 1988-07-07 | Fujitsu Ltd | 半導体装置とその製造方法 |
JPS6432676A (en) * | 1987-07-29 | 1989-02-02 | Nec Corp | Manufacture of insulated-gate field-effect transistor |
JPH01119070A (ja) * | 1987-10-31 | 1989-05-11 | Toshiba Corp | 半導体装置およびその製造方法 |
US5434440A (en) * | 1992-05-29 | 1995-07-18 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
US5698881A (en) * | 1992-05-29 | 1997-12-16 | Kabushiki Kaisha Toshiba | MOSFET with solid phase diffusion source |
-
1984
- 1984-12-27 JP JP27822484A patent/JPS61154172A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US5698881A (en) * | 1992-05-29 | 1997-12-16 | Kabushiki Kaisha Toshiba | MOSFET with solid phase diffusion source |
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