JPS6373667A - Ｍｏｓ半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明はＬ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　
Ｄｒａｉｎ　）構造のＭＯ３半導体装置の製造方法に関
する。

（ロ）従来の技術 近年、ＭＯＳ半導体装置が微細化されるに伴い、ドレイ
ン領域近傍でのチャンネル領域における強電界によって
生じるホットキャリアの発生に伴うしきい値電圧の変動
等の緒特性の劣化が問題となっている。斯る問題を解決
するためにＬＤＤ構造のＭＯＳ半導体装置が提案された
。このＬＤＤ構造はＭＯＳ半導体装置のドレイン領域（
およびソース領域）をチャンネル領域近傍の低濃度不純
物領域とこの低濃度不純物領域に隣接する高濃度不純物
領域とから構成したものである。このＬＤＤ構造のＭＯ
３半導体装置はチャンネル領域における強電界を緩和す
ることができるので、ショートチャンネルにおける種々
の問題を解消できる。

斯るＬＤＤ構造のＭＯ３半導体装置は第２図Ａ乃至第２
図りに示す製造方法で形成きれていた。

まず第２図Ａに示す如く、Ｐ型シリコン基板（２１）表
面に選択酸化法に従いフィールド酸化膜（２２）を形成
し、素子領域（２３）にゲート酸化膜（２４）を介して
ポリシリコンより成るゲート電極（２５）を形成した後
、このゲート電極（２５）をマスクとしてＮ型不純物を
低ドーズ量でイオン注入する。

次に第２図Ｂに示す如く、全面にＣＶＤ酸化膜（２６）
を堆積する。

続いて第２図Ｃに示す如く、このＣＶＤ酸化膜（２６）
を異方性エツチングによりエツチングし、ゲート電極（
２５〉の側面に残存するＣＶＤ酸化膜（２６）より成る
サイドウオール膜（２７）を形成する。このサイドウオ
ール膜（２７）の幅は形成すべきＮ−型不純物領域の幅
と等しくなるように異方性エツチングの条件を規定する
。そしてゲート電極（２５）とサイドウオール膜（２７
）をマスクとしてＮ型不純物を高ドーズ量でイオン注入
する。

更に第２図りに示す如く、熱処理を行ない前記２回の不
純物イオン注入層を活性化してチャンネル領域近傍のＮ
−型不純物領域（２８ａ）（２９ａ）とこれらの領域に
隣接するＮ＋型不純物領域（２８ｂ）（２９ｂ）とから
なるソース、ドレイン領域（２８）（２９）を形成する
。

斯上した従来の製造方法は例えば特開昭５９−１９７１
６１号公報等に記載されている。

（八）発明が解決しようとする問題点 しかし斯上した製造方法ではＬＤＤ構造を形成するため
に、ＣＶＤ酸化膜（２６）を堆積し、異方性エツチング
によりサイドウオール膜（２７）を形成しているので、
サイドウオール膜（２７）の形成に２工程を要し工程が
複雑となる問題点があり、またサイドウオール膜（２７
）の巾のコントロールもＣＶＤ酸化膜（２６）の厚みと
異方性エツチングで決められるので、サイドウオール膜
（２７）の巾のコントロールが難しい問題点があった。

（ニ）問題点を解決するための手段 本発明は斯上した問題点に鑑みてなされ、ゲート電極の
上面を耐酸化マスク層で被覆することにより、ゲート電
極の側面のみに選択酸化によりサイドウオール層を形成
することにより、従来の問題点を大巾に改善したＭＯ３
半導体装置の製造方法を実現するものである。

（＊）作用 本発明に依れば、ゲート電極の側面のみに選択酸化によ
りサイドウオール層を形成しているので、サイドウオー
ル層の巾を熱酸化の酸化時間のみでコントロールでき、
サイドウオール層の巾のコントロールを容易にできる。

（へ）実施例 本発明の一実施例を第１図Ａ乃至第１図Ｅを参照して詳
述する。

本発明の第１の工程は第１図Ａおよび第１図Ｂに示すよ
うに、一導電型の半導体基板（１）表面にゲート絶縁膜
（２）を介してポリシリコンより成るゲート電極（３）
を形成し、ゲート電極（３）上面を耐酸化マスク層（４
）で被覆することにある。

本工程ではＰ型のシリコン基板（１）表面に選択酸化法
によりフィールド酸化膜（５）を形成し、素子領域（６
）表面には薄いゲート酸化膜（２）を形成する。続いて
ゲート酸化膜（２）上にはリンドープしたポリシリコン
層（７）を約５ｏｏｏ人の厚みに全面にＬＰＣＶＤ法で
付着し、その上にストレス防止のための約２５０人の薄
い酸化膜（８）と耐酸化マスク層となるシリコン窒化膜
（４）とを全面にＬＰＣＶＤ法で付着する。更にシリコ
ン窒化膜（４）上に所望のゲート電極（３）のパターン
をしたホトレジスト層（９）を付着し、このホトレジス
ト層（９）をマスクとして用い耐酸化マスク層（４）、
シリコン酸化膜（８）およびポリシリコン層（７）を順
次反応性イオンエツチングによりエツチングする。この
結果、上面を耐酸化マスク層（４）で被覆きれたゲート
電極（３）を形成できる。

本発明の第２の工程は第１図Ｃに示すように、ゲート電
極（３）をマスクとして半導体基板（１）表面に低不純
物濃度のソースドレイン領域（１０）（１１）を形成す
ることにある。

本工程ではゲート酸化膜（２）を介してリンをドーズ量
３　Ｘ　１０　”ａｎ−”、加速電圧５０ＫｅＶでイオ
ン注入し、基板（１）表面に約６００人の深さにＮ−型
のソースドレイン領域（１０）（１１）を形成している
。

本発明の第３の工程は第１図りに示すように、耐酸化マ
スク層（４）をマスクとしてゲート電極（３）の側面に
選択酸化による酸化膜より成るサイドウオール層（１２
）を形成することにある。

本工程は本発明の特徴とする工程であり、ゲート電極（
３）上を被覆するシリコン窒化膜より成る耐酸化マスク
層（４）を選択酸化のマスクとして用い、８００℃、ス
チーム雰囲気中で約３０分間の選択酸化を行う、この結
果ゲート電極（３）の側面に巾約２０００人の熱酸化膜
より成るサイドウオール層（１２）を形成できる。サイ
ドウオール層（１２）の巾は熱酸化の時間で精度良くコ
ントロールでき、従来の方法よりその巾のコントロール
は容易となる。なおゲート電極（３）上面は耐酸化マス
ク層（４）があるので、不要の酸化は防げ、ゲート電極
（３）の厚みが酸化により薄くなり高抵抗化きれるのを
防げる。

本発明の第４の工程は第１図Ｅに示すように、ゲート電
極（３）およびサイドウオール層（１２）をマスクとし
て高不純物濃度のソースドレイン領域（１３）（１４）
を形成することにある。

本工程ではヒ素をドーズ量５　Ｘ　Ｉ　Ｑ　’、’ｃｍ
’″−加速電圧８０ＫｅＶでイオン注入し、約３０００
人の深さのＮ＋型のソースドレイン領域（１３）（１４
）を形成する。従ってＮ−型のソースドレイン領域（１
０）（１１）はサイドウオール層（１２）の巾だけＮ”
型のソースドレイン領域（１３）（１４）よりチャンネ
ル側に突出したＬＤＤ構造を実現できる。

衛士した工程の後、耐酸化マスク層（４）はウェットエ
ツチングで除去し、Ｎ＋型のソースドレイン領域（１３
）（１４）にオーミックコンタクトするソースドレイン
電極を形成する。

（ト）発明の効果 本発明に依れば、サイドウオール膜（１２）をゲート電
極（３）側面の選択酸化で形成するので、最初に耐酸化
マスク層（４）を積層するのみで良く、従来のＣＶＤ酸
化膜の付着および異方性エツチングの工程を省略でき、
工程の簡略化を図れる利点を有する。

また本発明に依れば、サイドウオール膜（１２）を選択
酸化による熱酸化で形成するので、サイドウオール膜（
１２）の巾のコントロールが容易となり、良好なＬＤＤ
構造のＭＯ３半導体装置を量産できる利点を有する。

更にゲート電極（３）の上面は耐酸化マスク層（４）で
被覆されているので、ゲート電極（３）が酸化により薄
くなることがなく、ゲート電極（３）の高抵抗化を防止
できる利点を有する。

【図面の簡単な説明】

第１図Ａ乃至第１図Ｅは本発明によるＭＯＳ半導体装置
の製造方法を説明する断面図、第２図Ａ乃至第２図りは
従来のＭＯ３半導体装置の製造方法を説明する断面図で
ある。 （１）は半導体基板、　（２）はゲート酸化膜、（３）
はゲート電極、　（４）は耐酸化マスク層、（１０）（
１１）はＮ−型ソースドレイン領域、　（１２）はサイ
ドウオール膜、（１３）（１４）はＮ“型ソースドレイ
ン領域である。 出願人　三洋電機株式会社外１名 代理人　弁理士　西野卓嗣　外１名 第１図八 第１図り 第１図Ｅ 第２図Ａ

Claims (1)

【特許請求の範囲】
1. （１）一導電型の半導体基板表面にゲート絶縁膜を介し
   てポリシリコンより成るゲート電極を形成し、前記ゲー
   ト電極上を耐酸化マスク層で被覆する工程、前記ゲート
   電極をマスクとして前記半導体基板表面に低不純物濃度
   のソースドレイン領域を形成する工程、前記耐酸化マス
   ク層をマスクとして前記ゲート電極の側面に選択酸化に
   よる酸化膜より成るサイドウォール層を形成する工程、
   前記ゲート電極および前記サイドウォール層をマスクと
   して高不純物濃度のソースドレイン領域を形成する工程
   とを具備することを特徴とするＭＯＳ半導体装置の製造
   方法。