JP3030569B2 - 不揮発性半導体メモリの製造方法 - Google Patents
不揮発性半導体メモリの製造方法Info
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- JP3030569B2 JP3030569B2 JP2400109A JP40010990A JP3030569B2 JP 3030569 B2 JP3030569 B2 JP 3030569B2 JP 2400109 A JP2400109 A JP 2400109A JP 40010990 A JP40010990 A JP 40010990A JP 3030569 B2 JP3030569 B2 JP 3030569B2
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Description
【０００１】
【産業上の利用分野】本発明は、電子機器に用いられる
不揮発な半導体メモリの製造方法に関する。
不揮発な半導体メモリの製造方法に関する。
【０００２】
【従来の技術】従来、フローティングゲート電極の低抵
抗化は、フローティングゲート電極として用いられる不
純物をドープされていない第１シリコン膜４を堆積後
に、ＰＯＣI3等の不純物を含んだガスにより縦方向に拡
散し、フローティングゲート電極を形成する。（図２
（ａ））その後絶縁膜５、第２シリコン膜６を形成後、
第２シリコン膜に不純物ドーピングしコントロールゲー
ト電極としていた。（図２（ｂ））または第１シリコン
膜４形成後に第１シリコン膜４全面にイオン注入により
Ｐ等の不純物を混入し、フローティングゲート電極を低
抵抗化する方法が一般的であった。
抗化は、フローティングゲート電極として用いられる不
純物をドープされていない第１シリコン膜４を堆積後
に、ＰＯＣI3等の不純物を含んだガスにより縦方向に拡
散し、フローティングゲート電極を形成する。（図２
（ａ））その後絶縁膜５、第２シリコン膜６を形成後、
第２シリコン膜に不純物ドーピングしコントロールゲー
ト電極としていた。（図２（ｂ））または第１シリコン
膜４形成後に第１シリコン膜４全面にイオン注入により
Ｐ等の不純物を混入し、フローティングゲート電極を低
抵抗化する方法が一般的であった。
【０００３】
【発明が解決しようとする課題】従来技術におけるＰＯ
Ｃ１３等の不純物拡散では、フローティングゲート電極
膜厚を薄くしていった場合に、拡散後のあと処理（ＰＯ
Ｃ１３の場合には、拡散時に表面に堆積するＰを含んだ
酸化物を除去するためにフッ酸等と用いた処理）。によ
りフローティングゲート下の薄い絶縁膜が破壊してしま
うという欠点があった。またイオン注入を用いた方法に
おいても、フローティングゲート電極が薄くなった場合
には、フローティングゲート下のゲート絶縁膜への突き
抜けを起こし絶縁膜の劣化を起こす可能性があった。
Ｃ１３等の不純物拡散では、フローティングゲート電極
膜厚を薄くしていった場合に、拡散後のあと処理（ＰＯ
Ｃ１３の場合には、拡散時に表面に堆積するＰを含んだ
酸化物を除去するためにフッ酸等と用いた処理）。によ
りフローティングゲート下の薄い絶縁膜が破壊してしま
うという欠点があった。またイオン注入を用いた方法に
おいても、フローティングゲート電極が薄くなった場合
には、フローティングゲート下のゲート絶縁膜への突き
抜けを起こし絶縁膜の劣化を起こす可能性があった。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に本発明では、コントロールゲート電極形成後にコント
ロールゲート電極とセルフアライン的にエッチングされ
た、絶縁膜を介したコントロールゲート電極下のシリコ
ン膜の横方向からの不純物拡散によってフローティング
ゲート電極を形成するようにした。
に本発明では、コントロールゲート電極形成後にコント
ロールゲート電極とセルフアライン的にエッチングされ
た、絶縁膜を介したコントロールゲート電極下のシリコ
ン膜の横方向からの不純物拡散によってフローティング
ゲート電極を形成するようにした。
【０００５】
【作用】本発明のように横方向からの不純物拡散によっ
て形成された不揮発性半導体メモリは、フローティング
ゲート電極膜厚を薄くしていった場合にも、ゲート絶縁
膜を破壊することなく、またイオン注入を用いる場合に
も、チャネル領域にはイオン注入されないことからゲー
ト絶縁膜へのダメージはない。
て形成された不揮発性半導体メモリは、フローティング
ゲート電極膜厚を薄くしていった場合にも、ゲート絶縁
膜を破壊することなく、またイオン注入を用いる場合に
も、チャネル領域にはイオン注入されないことからゲー
ト絶縁膜へのダメージはない。
【０００６】
【実施例】以下に、本発明の不揮発性半導体メモリの製
造方法の実施例を図面に基づいて詳細に説明する。実施
例においてはゲート絶縁膜にシリコン酸化膜を用いた不
揮発性半導体メモリについて説明するが、シリコン酸化
膜に限定する必要はないことは言うまでもない。また実
施例においてはフローティングゲート電極およびコント
ロールゲート電極は主に多結晶シリコン膜を用いた場合
について説明するが、アモルファス・シリコン膜やシリ
サイド膜もしくはポリサイド膜などであっても構わな
い。
造方法の実施例を図面に基づいて詳細に説明する。実施
例においてはゲート絶縁膜にシリコン酸化膜を用いた不
揮発性半導体メモリについて説明するが、シリコン酸化
膜に限定する必要はないことは言うまでもない。また実
施例においてはフローティングゲート電極およびコント
ロールゲート電極は主に多結晶シリコン膜を用いた場合
について説明するが、アモルファス・シリコン膜やシリ
サイド膜もしくはポリサイド膜などであっても構わな
い。
【０００７】次に第１の実施例であるフローティングゲ
ート型メモリトランジスタの製造工程例を説明する。図
１（ａ）は、Ｐ型シリコン基板９のＰ型チャネル領域上
に熱酸化法によりゲート酸化膜３、第１シリコン膜４と
して多結晶シリコン膜、絶縁膜５を介して第２シリコン
膜６として多結晶シリコン膜を形成したところを示して
いる。ここにおいて第１シリコン膜４は１０００Å以下
の膜厚であり、絶縁膜５はＣＶＤ法によって形成された
ＯＮＯ膜の（シリコン酸化膜／シリコン窒化膜／シリコ
ン酸化膜の積層多層膜）の連続堆積が好ましい。図１
（ｂ）は第２シリコン膜６に不純物ドープしコントロー
ルゲート電極８としたのち、絶縁膜５、第１シリコン膜
４をセルフアラインエッチングし、第１シリコン膜４に
ＰＯＣ１３と酸素の反応によるＰＳＧ（リンシリカガラ
ス）を用いＰのドーピングを行い、その後の熱処理によ
り横方向から不純物拡散させフローティングゲート電極
７としたところを示している。このとき第２シリコン膜
への不純物ドープは第１シリコン膜への不純物ドープと
同時に行ってもよい。図１（ｃ）はコントロールゲート
電極８及びフローティングゲート電極７をマスクとして
ゲート酸化膜３を介してイオン注入によってｎ＋ソース
領域１及びｎ＋ドレイン領域２を形成したところを示し
ている。
ート型メモリトランジスタの製造工程例を説明する。図
１（ａ）は、Ｐ型シリコン基板９のＰ型チャネル領域上
に熱酸化法によりゲート酸化膜３、第１シリコン膜４と
して多結晶シリコン膜、絶縁膜５を介して第２シリコン
膜６として多結晶シリコン膜を形成したところを示して
いる。ここにおいて第１シリコン膜４は１０００Å以下
の膜厚であり、絶縁膜５はＣＶＤ法によって形成された
ＯＮＯ膜の（シリコン酸化膜／シリコン窒化膜／シリコ
ン酸化膜の積層多層膜）の連続堆積が好ましい。図１
（ｂ）は第２シリコン膜６に不純物ドープしコントロー
ルゲート電極８としたのち、絶縁膜５、第１シリコン膜
４をセルフアラインエッチングし、第１シリコン膜４に
ＰＯＣ１３と酸素の反応によるＰＳＧ（リンシリカガラ
ス）を用いＰのドーピングを行い、その後の熱処理によ
り横方向から不純物拡散させフローティングゲート電極
７としたところを示している。このとき第２シリコン膜
への不純物ドープは第１シリコン膜への不純物ドープと
同時に行ってもよい。図１（ｃ）はコントロールゲート
電極８及びフローティングゲート電極７をマスクとして
ゲート酸化膜３を介してイオン注入によってｎ＋ソース
領域１及びｎ＋ドレイン領域２を形成したところを示し
ている。
【０００８】次に第２の実施例によるフローティングゲ
ート型メモリトランジスタの他の製造工程例を説明す
る。図３（ａ）は、Ｐ型シリコン基板９のＰ型チャネル
領域上に熱酸化法によりゲート酸化膜３、第１シリコン
膜４として多結晶シリコン膜、絶縁膜５を介して第２シ
リコン膜６として多結晶シリコン膜を形成したところを
示している。図３（ｂ）は第２シリコン膜６に不純物ド
ープしコントロールゲート電極８としたのち、絶縁膜５
をセルフアライエッチングし、第１シリコン膜４にＰＯ
Ｃ１３と酸素の反応によるＰＳＧ（リンシリカガラス）
を用いＰのドーピングを行い、その後の熱処理により横
方向から不純物拡散させフローティングゲート電極７と
したところを示している。このとき第２シリコン膜への
不純物ドープは第１シリコン膜への不純物ドープと同時
に行ってもよい。図３（ｃ）はコントロールゲート電極
８をマスクとしてフローティングゲート電極７をセルフ
アラインエッチングしたところを示している。図３
（ｄ）はゲート酸化膜３を介してイオン注入よってｎ＋
ソース領域１及びｎ＋ドレイン領域２を形成したところ
を示している。
ート型メモリトランジスタの他の製造工程例を説明す
る。図３（ａ）は、Ｐ型シリコン基板９のＰ型チャネル
領域上に熱酸化法によりゲート酸化膜３、第１シリコン
膜４として多結晶シリコン膜、絶縁膜５を介して第２シ
リコン膜６として多結晶シリコン膜を形成したところを
示している。図３（ｂ）は第２シリコン膜６に不純物ド
ープしコントロールゲート電極８としたのち、絶縁膜５
をセルフアライエッチングし、第１シリコン膜４にＰＯ
Ｃ１３と酸素の反応によるＰＳＧ（リンシリカガラス）
を用いＰのドーピングを行い、その後の熱処理により横
方向から不純物拡散させフローティングゲート電極７と
したところを示している。このとき第２シリコン膜への
不純物ドープは第１シリコン膜への不純物ドープと同時
に行ってもよい。図３（ｃ）はコントロールゲート電極
８をマスクとしてフローティングゲート電極７をセルフ
アラインエッチングしたところを示している。図３
（ｄ）はゲート酸化膜３を介してイオン注入よってｎ＋
ソース領域１及びｎ＋ドレイン領域２を形成したところ
を示している。
【０００９】ここでは、図３（ｂ）においてＰＯＣ１３
を用いた方法について説明したが、イオン注入法による
ものであっても構わない。但し、この場合イオン注入は
多結晶シリコン膜のみに注入されるよう５０ＫｅＶ以下
で行うのが好ましい。次に第３の実施例によるフローテ
ィングゲート型メモリトランジスタの他の製造工程例を
説明する。図４（ａ）は、Ｐ型シリコン基板９のＰ型チ
ャネル領域上に熱酸化法によりゲート酸化膜３、第１シ
リコン膜４として多結晶シリコン膜、絶縁膜５を介して
第２シリコン膜６として多結晶シリコン膜を形成したと
ころを示している。図４（ｂ）は第２シリコン膜６に不
純物ドープしコントロールゲート電極８としたのち、コ
ントロールゲート電極８と絶縁膜５をセルフアラインエ
ッチングしたところを示している。図４（ｃ）はコント
ロールゲート電極８をマスクとして、第１シリコン膜、
ゲート酸化膜３を介してイオン注入によって第１シリコ
ン膜４に不純物ドープし、その後の熱処理により横方向
から不純物拡散させる。同時に、ｎ＋ソース領域１及び
ｎ＋ドレイン領域２を形成し、その後コントロールゲー
ト電極８をマスクとしてセルフアラインエッチングしフ
ローティングゲート電極７を形成したとこを示してい
る。
を用いた方法について説明したが、イオン注入法による
ものであっても構わない。但し、この場合イオン注入は
多結晶シリコン膜のみに注入されるよう５０ＫｅＶ以下
で行うのが好ましい。次に第３の実施例によるフローテ
ィングゲート型メモリトランジスタの他の製造工程例を
説明する。図４（ａ）は、Ｐ型シリコン基板９のＰ型チ
ャネル領域上に熱酸化法によりゲート酸化膜３、第１シ
リコン膜４として多結晶シリコン膜、絶縁膜５を介して
第２シリコン膜６として多結晶シリコン膜を形成したと
ころを示している。図４（ｂ）は第２シリコン膜６に不
純物ドープしコントロールゲート電極８としたのち、コ
ントロールゲート電極８と絶縁膜５をセルフアラインエ
ッチングしたところを示している。図４（ｃ）はコント
ロールゲート電極８をマスクとして、第１シリコン膜、
ゲート酸化膜３を介してイオン注入によって第１シリコ
ン膜４に不純物ドープし、その後の熱処理により横方向
から不純物拡散させる。同時に、ｎ＋ソース領域１及び
ｎ＋ドレイン領域２を形成し、その後コントロールゲー
ト電極８をマスクとしてセルフアラインエッチングしフ
ローティングゲート電極７を形成したとこを示してい
る。
【００１０】
【発明の効果】以上のように本発明によれば、フローテ
ィングゲート電極が厚い場合にも有効であるが、フロー
ティングゲート電極の膜厚を１０００Å以下にしていっ
たときに更に有効である。薄くしていった場合には、段
差が減少するために微細化に適し、信頼性も向上する。
また従来のように、フローティングゲート電極膜厚が厚
い場合には、メモリセル部と、周辺部は個別にゲート電
極のエッチングを行わなければならなかったが、フロー
ティングゲート電極を薄くできることにより、メモリセ
ル部のセルフアラインエッチングにおいて、周辺部を同
時にエッチングすることができ、プロセスを簡略化する
ことができる。
ィングゲート電極が厚い場合にも有効であるが、フロー
ティングゲート電極の膜厚を１０００Å以下にしていっ
たときに更に有効である。薄くしていった場合には、段
差が減少するために微細化に適し、信頼性も向上する。
また従来のように、フローティングゲート電極膜厚が厚
い場合には、メモリセル部と、周辺部は個別にゲート電
極のエッチングを行わなければならなかったが、フロー
ティングゲート電極を薄くできることにより、メモリセ
ル部のセルフアラインエッチングにおいて、周辺部を同
時にエッチングすることができ、プロセスを簡略化する
ことができる。
【図１】（ａ）〜（ｃ）はフローティングゲート型不揮
発性半導体メモリの製造工程順断面図である。
発性半導体メモリの製造工程順断面図である。
【図２】（ａ）〜（ｂ）は従来技術の製造工程順断面図
である。
である。
【図３】（ａ）〜（ｄ）はフローティングゲート型不揮
発性半導体メモリの他の製造工程順断面図である。
発性半導体メモリの他の製造工程順断面図である。
【図４】（ａ）〜（ｃ）はフローティングゲート型不揮
発性半導体メモリの他の製造工程断面図である。
発性半導体メモリの他の製造工程断面図である。
１ ソース領域 ２ ドレイン領域 ３ ゲート酸化膜 ４ 第１シリコン膜 ５ 絶縁膜 ６ 第２シリコン膜 ７ フローティングゲート電極 ８ コントロールゲート電極 ９ Ｐ型シリコン基板
Claims (2)
- 【請求項１】 第１の導電型の半導体基板の表面にゲー
ト絶縁膜を形成する工程と、 前記ゲート絶縁膜上に第１シリコン膜を形成する工程
と、 前記第１シリコン膜上に絶縁膜を形成する工程と、 前記絶縁膜上に第２シリコン膜を設ける工程と、 前記第２シリコン膜に不純物をドープする工程と、 前記第２シリコン膜と前記絶縁膜をエッチングしてコン
トロール電極を形成する工程と、 前記第１シリコン膜に不純物をドープする工程と、 前記第１シリコン膜をエッチングしてフローティングゲ
ート電極を形成する工程と、 前記フローティングゲート電極の両側の半導体表面に第
２の導電型のソースおよびドレイン領域を形成する工程
とかなる不揮発性半導体メモリの製造方法。 - 【請求項２】 第１の導電型の半導体基板の表面にゲー
ト絶縁膜を形成する工程と、 前記ゲート絶縁膜上に第１シリコン膜を形成する工程
と、 前記第１シリコン膜上に絶縁膜を形成する工程と、 前記絶縁膜上に第２シリコン膜を設ける工程と、 前記第２シリコン膜に不純物をドープする工程と、 前記第２シリコン膜と前記絶縁膜をエッチングしてコン
トロール電極を形成する工程と、 前記第１シリコン膜に不純物をドープして前記第１シリ
コン膜に不純物を拡散させると共に、前記半導体基板の
表面に第２の導電型のソースおよびドレイン領域を形成
する工程と、 前記第１シリコン膜をエッチングしてフローティングゲ
ート電極を形成する工程からなる不揮発性半導体メモリ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2400109A JP3030569B2 (ja) | 1990-12-03 | 1990-12-03 | 不揮発性半導体メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2400109A JP3030569B2 (ja) | 1990-12-03 | 1990-12-03 | 不揮発性半導体メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04208574A JPH04208574A (ja) | 1992-07-30 |
| JP3030569B2 true JP3030569B2 (ja) | 2000-04-10 |
Family
ID=18510022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2400109A Expired - Lifetime JP3030569B2 (ja) | 1990-12-03 | 1990-12-03 | 不揮発性半導体メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3030569B2 (ja) |
-
1990
- 1990-12-03 JP JP2400109A patent/JP3030569B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04208574A (ja) | 1992-07-30 |
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