JP2887902B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【0001】
【産業上の利用分野】本発明は,半導体装置の製造方法
に係り,特に,MOSデバイスのソース・ドレイン拡散
層の形成方法に関する。
に係り,特に,MOSデバイスのソース・ドレイン拡散
層の形成方法に関する。
【0002】目覚ましいスピードで発展を続ける大容
量,高密度の集積回路においては,その集積度の向上に
伴い,それを構成するトランジスタのより微細化が要求
されている。
量,高密度の集積回路においては,その集積度の向上に
伴い,それを構成するトランジスタのより微細化が要求
されている。
【0003】本発明は,こうした分野の要求を満たすこ
とを目的とする。
とを目的とする。
【0004】
【従来の技術】図4は従来例の説明図である。図におい
て,26はシリコン(Si)基板, 27はフィールド二酸化シリ
コン(SiO2)膜, 28はゲートSiO2膜, 29は低濃度ソースド
レイン拡散層, 30はゲート電極, 31はサイドウォールSi
O2膜, 32はソース・ドレイン拡散層, 33はSiO2膜, 34は
ソース・ドレイン電極である。
て,26はシリコン(Si)基板, 27はフィールド二酸化シリ
コン(SiO2)膜, 28はゲートSiO2膜, 29は低濃度ソースド
レイン拡散層, 30はゲート電極, 31はサイドウォールSi
O2膜, 32はソース・ドレイン拡散層, 33はSiO2膜, 34は
ソース・ドレイン電極である。
【0005】従来の代表的なLDD(Light Doped Drai
n)MOSトランジスタの構造を図4に示す。従来のLD
DMOSトランジスタでは,ソース・ドレイン層32の形
成は,直接Si基板26にイオン注入を行なって, 半導体不
純物をドープし, その後の熱処理によってSi基板26中に
不純物の拡散を行っていた。
n)MOSトランジスタの構造を図4に示す。従来のLD
DMOSトランジスタでは,ソース・ドレイン層32の形
成は,直接Si基板26にイオン注入を行なって, 半導体不
純物をドープし, その後の熱処理によってSi基板26中に
不純物の拡散を行っていた。
【0006】ところが,この方法では更なる素子の微細
化に伴うソース・ドレイン拡散層32のシャロー化を行う
場合に,イオン注入時の結晶欠陥の発生等,Si基板26の
ダメージによる接合部のリークが問題となっていた。
化に伴うソース・ドレイン拡散層32のシャロー化を行う
場合に,イオン注入時の結晶欠陥の発生等,Si基板26の
ダメージによる接合部のリークが問題となっていた。
【0007】更に,ソース・ドレイン層32の電極用コン
タクト部の開口は,ゲート電極30,及び,フィールド酸
化膜27に対して,位置合わせが必要となり,その精度が
問題となっていた。
タクト部の開口は,ゲート電極30,及び,フィールド酸
化膜27に対して,位置合わせが必要となり,その精度が
問題となっていた。
【0008】
【発明が解決しようとする課題】従って,ソース・ドレ
イン層のシャロー化,及び現状のリソグラフィ技術の位
置合わせ精度の限界のこの二つの問題点により,微細化
が困難となっていた。
イン層のシャロー化,及び現状のリソグラフィ技術の位
置合わせ精度の限界のこの二つの問題点により,微細化
が困難となっていた。
【0009】本発明は,以上の点を鑑み,これらの問題
を完全し,MOSトランジスタの微細化を実現させるこ
とを目的として提供されるものである。
を完全し,MOSトランジスタの微細化を実現させるこ
とを目的として提供されるものである。
【0010】
【課題を解決するための手段】図1に本発明の原理説明
図を示す。図において,1は半導体基板,2は第1の導
電層,3は開口部,4は耐酸化性被膜,5は低濃度ソー
ス・ドレイン拡散層,6は耐イオン性被膜,7は不純
物,8は絶縁膜,9はソース・ドレイン拡散層,10はゲ
ート絶縁膜, 11は第2の導電層(ゲート電極) である。
図を示す。図において,1は半導体基板,2は第1の導
電層,3は開口部,4は耐酸化性被膜,5は低濃度ソー
ス・ドレイン拡散層,6は耐イオン性被膜,7は不純
物,8は絶縁膜,9はソース・ドレイン拡散層,10はゲ
ート絶縁膜, 11は第2の導電層(ゲート電極) である。
【0011】上記,従来技術の問題点を解決するために
は,下記の工程によって行う。即ち,第1の問題点の解
決は,イオン注入法を用いずに,ポリSi膜等の第1の導
電層に半導体不純物を導入し,耐酸化性被膜を利用し
て,シャローなソースドレイン拡散層を形成する。
は,下記の工程によって行う。即ち,第1の問題点の解
決は,イオン注入法を用いずに,ポリSi膜等の第1の導
電層に半導体不純物を導入し,耐酸化性被膜を利用し
て,シャローなソースドレイン拡散層を形成する。
【0012】また,第2の問題点の解決も,耐酸化性被
膜と第1の導電層を利用して,ゲート酸化膜,或いはゲ
ート電極の形成を自己整合により形成する。即ち,本発
明の目的は,シャローなソース・ドレイン拡散層とゲー
ト電極等を自己整合により形成するに際して,図1
(a)に示すように,一導電型の半導体基板1上に, 反
対導電型の不純物を含む第1の導電層2を形成し,該第
1の導電層2をエッチングして,該半導体基板1の表層
に達する開口部3を形成する工程と,図1(b)に示す
ように,該半導体基板1上に耐酸化性被膜4を形成し,
該半導体基板1の熱処理を行って該半導体基板1中に低
濃度のソース・ドレイン拡散層5を形成する工程と, 図
1(c)示すように,該耐酸化性被膜4を異方性エッチ
ングして,該開口部3の底辺部のみに該耐酸化性被膜4
を残す工程と, 図1(d)に示すように,該第1の導電
層2の表面を一部,等方性エッチングして,該第1の導
電層2と該耐酸化性被膜4との間に間隙を設ける工程
と,図1(e)に示すように,該半導体基板1上に,該
開口部3を埋めて耐イオン性被膜6を塗布し,図1
(f)に示すように,該耐イオン性被膜6を異方性エッ
チングして,該開口部3のみに該耐イオン性被膜6を埋
め込み,続いて,該耐イオン性被膜6をマスクとして,
イオン注入法により該第1の導電層2中に該半導体基板
1と反対導電型の不純物7を注入する工程と,図1
(g)に示すように,該半導体基板1上の該耐イオン性
被膜6を除去した後,該半導体基板1及び該第1の導電
層2の表面を熱酸化して,絶縁膜8を形成すると同時
に,該第1の導電層2より該半導体基板1と反対導電型
の不純物を拡散して,ソース・ドレイン拡散層5より高
濃度のソース・ドレイン拡散層9を形成する工程と,図
1(h)に示すように,該耐酸化性被膜4を除去した
後,該半導体基板1の開口部3内にゲート絶縁膜10を形
成し,続いて,該半導体基板1上に第2の導電層11を形
成し,該第2の導電層11をパタニングして該開口部3を
含む領域にゲート電極を形成する工程とを含むことによ
り達成される。
膜と第1の導電層を利用して,ゲート酸化膜,或いはゲ
ート電極の形成を自己整合により形成する。即ち,本発
明の目的は,シャローなソース・ドレイン拡散層とゲー
ト電極等を自己整合により形成するに際して,図1
(a)に示すように,一導電型の半導体基板1上に, 反
対導電型の不純物を含む第1の導電層2を形成し,該第
1の導電層2をエッチングして,該半導体基板1の表層
に達する開口部3を形成する工程と,図1(b)に示す
ように,該半導体基板1上に耐酸化性被膜4を形成し,
該半導体基板1の熱処理を行って該半導体基板1中に低
濃度のソース・ドレイン拡散層5を形成する工程と, 図
1(c)示すように,該耐酸化性被膜4を異方性エッチ
ングして,該開口部3の底辺部のみに該耐酸化性被膜4
を残す工程と, 図1(d)に示すように,該第1の導電
層2の表面を一部,等方性エッチングして,該第1の導
電層2と該耐酸化性被膜4との間に間隙を設ける工程
と,図1(e)に示すように,該半導体基板1上に,該
開口部3を埋めて耐イオン性被膜6を塗布し,図1
(f)に示すように,該耐イオン性被膜6を異方性エッ
チングして,該開口部3のみに該耐イオン性被膜6を埋
め込み,続いて,該耐イオン性被膜6をマスクとして,
イオン注入法により該第1の導電層2中に該半導体基板
1と反対導電型の不純物7を注入する工程と,図1
(g)に示すように,該半導体基板1上の該耐イオン性
被膜6を除去した後,該半導体基板1及び該第1の導電
層2の表面を熱酸化して,絶縁膜8を形成すると同時
に,該第1の導電層2より該半導体基板1と反対導電型
の不純物を拡散して,ソース・ドレイン拡散層5より高
濃度のソース・ドレイン拡散層9を形成する工程と,図
1(h)に示すように,該耐酸化性被膜4を除去した
後,該半導体基板1の開口部3内にゲート絶縁膜10を形
成し,続いて,該半導体基板1上に第2の導電層11を形
成し,該第2の導電層11をパタニングして該開口部3を
含む領域にゲート電極を形成する工程とを含むことによ
り達成される。
【0013】
【作用】上述のように,本発明の製造方法を用いること
により,従来のLDDMOSトランジスタの製造方法と
比べて,次のような利点がある。
により,従来のLDDMOSトランジスタの製造方法と
比べて,次のような利点がある。
【0014】ソース・ドレイン電極の形成と,ゲート
電極の窓の形成が自己整合で形成されるために,フォト
リソグラフィ技術の位置合わせ精度の問題がなくなり,
より微細化が可能となる。
電極の窓の形成が自己整合で形成されるために,フォト
リソグラフィ技術の位置合わせ精度の問題がなくなり,
より微細化が可能となる。
【0015】第1の導電層を介して半導体基板中に半
導体不純物を導入するために,半導体基板表面が注入イ
オンによって叩かれ,結晶欠陥が発生して接合リークが
生ずるといった問題がなくなり,シャローなソース・ド
レイン層の形成が可能となる。
導体不純物を導入するために,半導体基板表面が注入イ
オンによって叩かれ,結晶欠陥が発生して接合リークが
生ずるといった問題がなくなり,シャローなソース・ド
レイン層の形成が可能となる。
【0016】
【実施例】図2,図3は本発明の一実施例の工程順模式
断面図である。図において,12はSi基板, 13はフィール
ドSiO2膜,14は第1のポリSi膜,15は開口部,16は Si3N
4膜, 17は低濃度ソース・ドレイン拡散層, 18はレジス
ト膜, 19はAs+ , 20はSiO2膜, 21は高濃度ソース・ドレ
イン拡散層, 22はゲートSiO2膜, 23はソース・ドレイン
コンタクト引出し電極, 24はゲート電極, 25はソース・
ドレイン電極である。
断面図である。図において,12はSi基板, 13はフィール
ドSiO2膜,14は第1のポリSi膜,15は開口部,16は Si3N
4膜, 17は低濃度ソース・ドレイン拡散層, 18はレジス
ト膜, 19はAs+ , 20はSiO2膜, 21は高濃度ソース・ドレ
イン拡散層, 22はゲートSiO2膜, 23はソース・ドレイン
コンタクト引出し電極, 24はゲート電極, 25はソース・
ドレイン電極である。
【0017】図2(a)に示すようにp型のSi基板12を
用い,Si基板12全面に図示しない約200ÅのSiO2膜と約
1,500ÅのCVD による Si3N4膜を順に成長した後, 能動
素子形成領域を残して, それ以外の領域のSi3N4膜をレ
ジストパターニングによりエッチング除去し, フィール
ドSiO2膜13を熱酸化により約 5,000Åの厚さに成長す
る。続いて, Si3N4膜を燐酸ボイルにより除去し,200Å
のSiO2膜を弗酸のコントロールエッチングで除去し,LOC
OS工程を完了する。
用い,Si基板12全面に図示しない約200ÅのSiO2膜と約
1,500ÅのCVD による Si3N4膜を順に成長した後, 能動
素子形成領域を残して, それ以外の領域のSi3N4膜をレ
ジストパターニングによりエッチング除去し, フィール
ドSiO2膜13を熱酸化により約 5,000Åの厚さに成長す
る。続いて, Si3N4膜を燐酸ボイルにより除去し,200Å
のSiO2膜を弗酸のコントロールエッチングで除去し,LOC
OS工程を完了する。
【0018】図2(b)に示すように,燐(P) がドープ
してある第1のポリSi膜14を,約4,000〜5,000 Åの厚
さに成長し, レジストパターニングにより第1のポリSi
膜14の中央部にあたるゲート形成領域に開口部15を形成
すると,この第1のポリSi膜14がそのままソース・ドレ
インのコンタクト引出し電極となる。
してある第1のポリSi膜14を,約4,000〜5,000 Åの厚
さに成長し, レジストパターニングにより第1のポリSi
膜14の中央部にあたるゲート形成領域に開口部15を形成
すると,この第1のポリSi膜14がそのままソース・ドレ
インのコンタクト引出し電極となる。
【0019】図2(c)に示すように,Si基板12上にCV
D による Si3N4膜16を,約 700〜1,500 Åの厚さに成長
した後熱処理を1,000 ℃で20秒間行ない, 第1のポリSi
膜14より燐をSi基板12中に拡散して,低濃度のソース・
ドレイン層17を形成する。
D による Si3N4膜16を,約 700〜1,500 Åの厚さに成長
した後熱処理を1,000 ℃で20秒間行ない, 第1のポリSi
膜14より燐をSi基板12中に拡散して,低濃度のソース・
ドレイン層17を形成する。
【0020】図2(d)に示すように,図示しないレジスト
膜を開口部15が完全に埋まるように約 7,000〜8,000 Å
の厚さに塗布して, レジスト膜の表面を平坦化し, レジ
スト膜の異方性エッチングを行って, 開口部15内にのみ
レジスト膜を埋め込む。そして, そのレジスト膜をマス
クとして Si3N4膜16を異方性エッチングエッチングを行
って, 開口部15の底辺のみにSi3N4膜16を残す。その後,
マスク材のレジスト膜を除去する。
膜を開口部15が完全に埋まるように約 7,000〜8,000 Å
の厚さに塗布して, レジスト膜の表面を平坦化し, レジ
スト膜の異方性エッチングを行って, 開口部15内にのみ
レジスト膜を埋め込む。そして, そのレジスト膜をマス
クとして Si3N4膜16を異方性エッチングエッチングを行
って, 開口部15の底辺のみにSi3N4膜16を残す。その後,
マスク材のレジスト膜を除去する。
【0021】図2(e)に示すように,第1のポリSi膜
14の表面を 1,000〜2,000 Å程,等法性エッチングを行
ない, 開口部15の底辺の Si3N4膜16と第1のポリSi膜14
の間に約 1,000〜2,000 Åの間隙を形成する。
14の表面を 1,000〜2,000 Å程,等法性エッチングを行
ない, 開口部15の底辺の Si3N4膜16と第1のポリSi膜14
の間に約 1,000〜2,000 Åの間隙を形成する。
【0022】続いて,図3(f)に示すように,レジス
ト膜18を開口部15が完全に埋まるように約 7,000〜8,00
0 Åの厚さに塗布して, レジスト膜18の表面を平坦化す
る。図3(g)に示すように,レジスト膜18の異方性エ
ッチングを行って, 開口部15内にのみレジスト膜17を埋
め込む。そして,レジスト膜18をマスクとして第1のポ
リSi膜14に,高濃度のソース・ドレイン層形成用とし
て,イオン注入法により,砒素イオン(As + ) 19を加速
電圧 35keV, ドーズ量4x1015/cm2 の条件で注入した
後, レジスト膜18を除去する。
ト膜18を開口部15が完全に埋まるように約 7,000〜8,00
0 Åの厚さに塗布して, レジスト膜18の表面を平坦化す
る。図3(g)に示すように,レジスト膜18の異方性エ
ッチングを行って, 開口部15内にのみレジスト膜17を埋
め込む。そして,レジスト膜18をマスクとして第1のポ
リSi膜14に,高濃度のソース・ドレイン層形成用とし
て,イオン注入法により,砒素イオン(As + ) 19を加速
電圧 35keV, ドーズ量4x1015/cm2 の条件で注入した
後, レジスト膜18を除去する。
【0023】図3(h)に示すように,開口部15の底辺
の Si3N4膜16をマスクとして,Si基板12及び第1のポリ
Si膜14の熱酸化を行ない,第1のポリSi膜14の表面並び
に側壁と一部露出しているSi基板12の表面にSiO2膜20を
約 1,000〜2,000 Åの厚さに形成する。これにより, 第
1のポリSi膜14はゲート形成部分から完全に絶縁され
て,ソース・ドレインコンタクト引出し電極23となる。
の Si3N4膜16をマスクとして,Si基板12及び第1のポリ
Si膜14の熱酸化を行ない,第1のポリSi膜14の表面並び
に側壁と一部露出しているSi基板12の表面にSiO2膜20を
約 1,000〜2,000 Åの厚さに形成する。これにより, 第
1のポリSi膜14はゲート形成部分から完全に絶縁され
て,ソース・ドレインコンタクト引出し電極23となる。
【0024】同時に,この熱酸化によるSi基板12の熱処
理によって,第1のポリSi膜14にドープされていた砒素
19がSi基板12中に拡散して,高濃度のソース・ドレイン
拡散層21を形成する。この後,開口部15の底辺の Si3N4
膜16を燐酸ボイルによりエッチングして除去する。
理によって,第1のポリSi膜14にドープされていた砒素
19がSi基板12中に拡散して,高濃度のソース・ドレイン
拡散層21を形成する。この後,開口部15の底辺の Si3N4
膜16を燐酸ボイルによりエッチングして除去する。
【0025】図3(i)に示すように,開口部15の底辺
に熱酸化によりゲートSiO2膜22を約200Åの厚さに形成
する。その後, 燐がドープしてある第2のポリSi膜をSi
基板12上に約 2,000〜4,000 Åの厚さに成長し, レジス
トパターニングを行って, ゲート電極24を形成する。
に熱酸化によりゲートSiO2膜22を約200Åの厚さに形成
する。その後, 燐がドープしてある第2のポリSi膜をSi
基板12上に約 2,000〜4,000 Åの厚さに成長し, レジス
トパターニングを行って, ゲート電極24を形成する。
【0026】続いて, SiO2膜20にソース・ドレイン電極コン
タクト用の開口部を形成し, アルミニウム(Al)膜を約8,
000 Åの厚さにスパッタ蒸着し, レジストパターニング
によりソース・ドレイン電極25を形成して,LDD-MOSトラ
ンジスタを完成する。
タクト用の開口部を形成し, アルミニウム(Al)膜を約8,
000 Åの厚さにスパッタ蒸着し, レジストパターニング
によりソース・ドレイン電極25を形成して,LDD-MOSトラ
ンジスタを完成する。
【0027】
【発明の効果】以上説明したように,本発明によれば,
ソース・ドレイン電極の形成と,ゲート電極の窓の形成
が自己整合で形成されるために,位置合わせ精度の問題
がなくなり,より微細化が可能となる。また,第1の導
電層を介して半導体基板中に半導体不純物を導入するた
めに,半導体基板表面が注入イオンによって叩かれ,結
晶欠陥が発生して接合リークが生ずるといった問題がな
くなり,シャローなソース・ドレイン層の形成が可能と
なる。
ソース・ドレイン電極の形成と,ゲート電極の窓の形成
が自己整合で形成されるために,位置合わせ精度の問題
がなくなり,より微細化が可能となる。また,第1の導
電層を介して半導体基板中に半導体不純物を導入するた
めに,半導体基板表面が注入イオンによって叩かれ,結
晶欠陥が発生して接合リークが生ずるといった問題がな
くなり,シャローなソース・ドレイン層の形成が可能と
なる。
【0028】これによって,本発明の製造方法は,高集
積,超微細化された半導体集積回路の開発に寄与すると
ころが大である。
積,超微細化された半導体集積回路の開発に寄与すると
ころが大である。
【図1】 本発明の原理説明図,
【図2】 本発明の一実施例の工程順模式断面図(その
1)
1)
【図3】 本発明の一実施例の工程順模式断面図(その
2)
2)
【図4】 従来例の説明図
1 半導体基板 2 第1の導電層 3 開口部 4 耐酸化性被膜 5 低濃度ソース・ドレイン拡散層 6 耐イオン性被膜 7 不純物 8 絶縁膜 9 ソース・ドレイン拡散層 10 ゲート絶縁膜 11 第2の導電層(ゲート電極) 12 Si基板 13 フィールドSiO2膜 14 第1のポリSi膜 15 開口部 16 Si3N4膜 17 低濃度ソース・ドレイン拡散層 18 レジスト膜 19 As+ 20 SiO2膜 21 高濃度ソース・ドレイン拡散層 22 ゲートSiO2膜 23 ソース・ドレインコンタクト引出し電極 24 ゲート電極 25 ソース・ドレイン電極
Claims (1)
- 【請求項1】 一導電型の半導体基板(1) 上に, 反対導
電型の不純物を含む第1の導電層(2) を形成し,該第1
の導電層(2) をエッチングして,該半導体基板(1) の表
層に達する開口部(3) を形成する工程と,該半導体基板
(1) 上に耐酸化性被膜(4) を形成し, 該半導体基板(1)
の熱処理を行って該半導体基板(1) 中に低濃度のソース
・ドレイン拡散層(5) を形成する工程と,該耐酸化性被
膜(4) を異方性エッチングして,該開口部(3) の底辺部
のみに該耐酸化性被膜(4) を残す工程と, 該第1の導電
層(2) の表面を一部,等方性エッチングして,該第1の
導電層(2)と該耐酸化性被膜(4) との間に間隙を設ける
工程と,該半導体基板(1) 上に,該開口部(3) を埋めて
耐イオン性被膜(6) を塗布し,該耐イオン性被膜(6) を
異方性エッチングして,該開口部(3) のみに該耐イオン
性被膜(6) を埋め込み,続いて,該耐イオン性被膜(6)
をマスクとして,イオン注入法により該第1の導電層
(2) 中に該半導体基板(1) と反対導電型の不純物(7) を
注入する工程と,該半導体基板(1) 上の該耐イオン性被
膜(6) 除去した後,該半導体基板(1) 及び該第1の導電
層(2) の表面を熱酸化して,絶縁膜(8) を成すると同時
に,該第1の導電層(2) より該半導体基板(1) と反対導
電型の不純物を拡散して,ソース・ドレイン拡散層(5)
より高濃度のソース・ドレイン拡散層(9) を形成する工
程と,該耐酸化性被膜(4) を除去した後,該半導体基板
(1) の第1の開口部(3) 内にゲート絶縁膜(10)を形成
し,続いて,該半導体基板(1) 上に第2の導電層(11)を
形成し,該第2の導電層(11)をパタニングして該開口部
(3) を含む領域にゲート電極を形成する工程とを含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP40099090A JP2887902B2 (ja) | 1990-12-10 | 1990-12-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP40099090A JP2887902B2 (ja) | 1990-12-10 | 1990-12-10 | 半導体装置の製造方法 |
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