JP6545394B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置のワイヤボンディング時の衝撃を緩和する構造に関する。
SiC(炭化ケイ素)は、Si(ケイ素)と比べてバンドギャップが大きい。そのため、SiCを用いた半導体素子は、200℃未満で動作するSiを用いた半導体素子に比べて、高温での動作が可能である。
200℃未満で動作する半導体素子には、Al(アルミニウム)を主成分とする表面電極が用いられ、表面電極にはAlワイヤが接合されるが、200℃を超える温度でこれらの半導体素子を動作させると、表面電極およびワイヤの形状が変化して信頼性が低下するという問題があった。そこで、Alに代わる表面電極およびワイヤの材料として、高温での信頼性の高いCu(銅)が検討されている。
しかし、CuワイヤはAlワイヤと比べて、表面電極への接合時に素子に与える衝撃が大きいため、素子不良が発生する問題がある。そのため、Cuワイヤを使用する場合には、Cuワイヤと接合する表面電極の構造を工夫する必要がある。
この点で、特許文献1では、集積回路のパッド上または半導体素子の集電電極上に形成した層間絶縁膜を開口部することにより衝撃吸収梁を形成し、層間保護膜の開口部を介して集電電極と接続したCu厚膜電極を素子の集電電極上に形成することにより、前記厚膜電極へのワイヤ接合時の衝撃をCu厚膜電極と衝撃吸収梁とで緩和または吸収することを提案している。
特開2006−165515号公報
しかしながら、特許文献1の構造では、Cu電極がバリアメタル層のみを介して層間絶縁膜と接合されているため、製品製造時または素子の動作中にCu電極が高温となると、Cu電極内のCu結晶粒が成長することによりCu電極が収縮し、層間絶縁膜へ応力が加わる結果、層間絶縁膜にクラックが発生する恐れがある。
本発明は上述の問題点に鑑み、Cu結晶粒の成長による層間絶縁膜のクラックを抑制することを目的とする。
本発明に係る第1の半導体装置は、半導体層と、半導体層上に開口部を有して形成され、酸化珪素からなる層間絶縁膜と、層間絶縁膜の開口部を介して半導体層と電気的に接続し、その端部が層間絶縁膜の端部の内側の層間絶縁膜上に位置するCu電極と、Cu電極と層間絶縁膜との間に形成され、層間絶縁膜より破壊靭性値が大きい材料からなり、Cu電極の端部の内側から外側に亘って設けられる応力緩和層と、を備え、応力緩和層は、層間絶縁膜の開口部上に開口部を有して形成され、応力緩和層の開口部端が層間絶縁膜の開口部端よりも内側に位置する。
本発明に係る第2の半導体装置は、半導体層と、半導体層上に開口部を有して形成され、酸化珪素からなる層間絶縁膜と、層間絶縁膜の開口部を介して半導体層と電気的に接続し、その端部が層間絶縁膜の端部の内側の層間絶縁膜上に位置するCu電極と、Cu電極と層間絶縁膜との間に形成され、層間絶縁膜より破壊靭性値が大きい材料からなり、Cu電極の端部の内側から外側に亘って設けられる応力緩和層と、を備え、応力緩和層は、バリアメタル層と、非バリアメタル応力緩和層とを備え、バリアメタル層は、層間絶縁膜の開口部における半導体層上から層間絶縁膜上に亘って形成される。
本発明に係る第3の半導体装置は、半導体層と、半導体層上に開口部を有して形成され、酸化珪素からなる層間絶縁膜と、層間絶縁膜の開口部を介して半導体層と電気的に接続し、その端部が層間絶縁膜の端部の内側の層間絶縁膜上に位置するCu電極と、Cu電極と層間絶縁膜との間に形成され、層間絶縁膜より破壊靭性値が大きい材料からなり、Cu電極の端部の内側から外側に亘って設けられる応力緩和層と、を備え、応力緩和層は、電気伝導体により形成され、層間絶縁膜の開口部から層間絶縁膜上に亘って形成される。


本発明に係る半導体装置は、半導体層と、半導体層上に開口部を有して形成され、酸化珪素からなる層間絶縁膜と、層間絶縁膜の開口部を介して半導体層と電気的に接続し、その端部が層間絶縁膜の端部の内側の層間絶縁膜上に位置するCu電極と、Cu電極と層間絶縁膜との間に形成され、層間絶縁膜より破壊靭性値が大きい材料からなり、Cu電極の端部の内側から外側に亘って設けられる応力緩和層と、を備える。従って、層間絶縁膜とCu電極によって、Cuワイヤボンディング時の衝撃を緩和し、半導体素子の素子不良を抑制することができる。また、高温時のCu結晶粒の成長によりCu電極から生じる応力を応力緩和層で緩和することが出来るので、層間絶縁膜におけるクラックの発生を抑制することができる。
本発明の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態1に係るパワー半導体素子の構造を示す断面図である。 実施の形態1に係る半導体装置の構造を示す断面図である。 実施の形態1の変形例に係る半導体装置の構造を示す断面図である。 実施の形態2に係る半導体装置の構造を示す断面図である。 実施の形態3に係る半導体装置の構造を示す断面図である。 実施の形態3の変形例に係る半導体装置の構造を示す断面図である。 実施の形態4に係る半導体装置の構造を示す断面図である。
<A.実施の形態1>
<A−1.構成>
図1は、本発明の実施の形態1に係るパワー半導体素子12の構造を示す断面図である。以下、パワー半導体素子12の構成について説明する。パワー半導体素子12の基板には、SiC基板3を用い、これに素子構造を形成する。SiC基板を用いる場合、従来用いられているSi基板に比べて、低損失で、高速動作および高温動作が可能な半導体素子を作成することができる。図1では、パワー半導体素子12をMOSFET(Metal-Oxide-Semiconductor Field-Effect-Transistor)として示している。
SiC基板3の表面側にはドリフト層2がエピタキシャル成長で形成され、裏面側にはSiC基板3と電気的に接続される裏面電極4が形成されている。ドリフト層2の表層には、部分的にベース領域10が形成され、ベース領域10の表層には部分的にソース領域5が形成される。ソース領域5とドリフト層2の間のベース領域10表面が、パワー半導体素子12のチャネル領域となる。ベースコンタクト領域11が、ソース領域5の表面からソース領域5を貫通しベース領域10に至って形成される。ベース領域10、ソース領域5、およびベースコンタクト領域11は、イオン注入および活性化アニールにより形成される。
パワー半導体素子12のチャネル領域上には、ゲート酸化膜9を介してゲート電極8が形成される。すなわち、チャネル領域はゲート酸化膜9を介してゲート電極8と対向し、オン動作時に反転層が形成される。ゲート酸化膜9にはSiO(酸化ケイ素)を、ゲート電極8にはポリシリコンを用いることができる。ゲート電極8はコンタクトホールを有する層間絶縁膜6で覆われる。層間絶縁膜6には、SiOを用いることができる。以上が、パワー半導体素子12の構成である。
図2は、パワー半導体素子12を備える半導体装置101の構造を示す断面図である。以下、半導体装置101の構成について説明する。パワー半導体素子12の表面には、SiOからなる層間絶縁膜7が部分的に形成される。層間絶縁膜7は、平面視においてCu電極1が形成される領域に、Cu電極1の中心を取り囲むようCu電極1の中心に対して開口部を有して形成される。よって、層間絶縁膜7の一部はCu電極1の下層にも形成されている。また、層間絶縁膜7の端部はCu電極1の端部よりも外側に位置している。
層間絶縁膜7の上には応力緩和層13が形成される。応力緩和層13は、層間絶縁膜7と同様、Cu電極1の中心に対して開口部を有するが、その開口部の幅は層間絶縁膜7の開口部の幅よりも小さい。従って、層間絶縁膜7の開口部において、層間絶縁膜7の端部は応力緩和層13により覆われる。応力緩和層13は、破壊靭性値がSiOからなる層間絶縁膜7に比べて高い材料により構成される。応力緩和層13の材料として、例えばAl、ポリイミド、窒化ケイ素等が挙げられる。応力緩和層13の厚さは100nm以上であることが望ましく、200nm以上であればより確実に層間絶縁膜7へのクラックの発生を抑制することができる。応力緩和層13の材料として窒化ケイ素を用いた場合、厚さを200nmとすることで、厚さ30μmを超える比較的厚いCu電極を形成した場合でも層間絶縁膜7へのクラックの発生を抑制できることが実験で確認されている。
応力緩和層13上には、Cu電極1が形成される。Cu電極1は、層間絶縁膜7の開口部において、より具体的には応力緩和層13の開口部において、応力緩和層13を介してパワー半導体素子12のソース領域5と電気的に接続され、パワー半導体素子12の表面電極として動作する。Cu電極1は、例えば厚さを15μm以上とする。これは、Cuワイヤ16のボンディング時に、パワー半導体素子12に加わる衝撃をCu電極1で緩和し、パワー半導体素子12の素子破壊を防ぐためである。
図2に示すように、Cu電極1の端部は、応力緩和層13の端部よりも内側に位置する。すなわち、図2において、Cu電極1の左端は、応力緩和層13の左端よりも右側に位置しており、Cu電極1の右端は、応力緩和層13の右端よりも左側に位置している。
層間絶縁膜7、応力緩和層13、Cu電極1は、ポリイミド15に覆われる。ポリイミド15は、パワー半導体素子12のチップ端からCu電極1上にかけて形成され、保護層として機能する。
ポリイミド15は、Cu電極1上で開口部を有しており、その開口部においてCuワイヤ16がCu電極1に接合される。パワー半導体では取り扱う電流量が大きいため、大電流を流せるように、Cuワイヤ16には径が100μmφ以上の太線を用いる。また、Cuワイヤ16の本数は1本でもよく、パワー半導体素子12から取り出す電流量に応じて複数本であっても良い。Cuワイヤ16の材料には純Cuを用いることができるが、これに限定せず、Cuを主成分とするCu含有量が重量比50%以上の材料を用いることができる。また、CuがAl等、その他の金属や有機膜でコーティングされているものを用いても良い。
パワー半導体素子12の裏面は、はんだ等の接合材17によりベース板18に電気的および機械的に接合される。
従来、製品製造時または素子動作中にCu電極1が高温となった際に、Cu電極1のCu結晶粒が成長し、これに起因してCu電極1下の層間絶縁膜7に応力が加わることで、層間絶縁膜7にクラックが発生することが問題となっていた。しかし、実施の形態1に係る半導体装置101の構成によれば、Cu電極1と層間絶縁膜7との間に応力緩和層13が存在するため、Cu結晶粒の成長による応力を応力緩和層13で緩和し、層間絶縁膜7におけるクラック発生を抑制することができる。
<A−2.変形例>
応力緩和層13の一部または全部が、SiOからなる層間絶縁膜7よりも破壊靱性値が大きいバリアメタル層14で構成されていても良い。図3は、応力緩和層13の一部がバリアメタル層14で構成された半導体装置102の構造を示す断面図である。応力緩和層13以外、半導体装置102の構成は半導体装置101と同様である。
バリアメタル層14以外の応力緩和層13を非バリアメタル応力緩和層21と称する。すなわち、半導体装置102において応力緩和層13は非バリアメタル応力緩和層21とバリアメタル層14により構成される。非バリアメタル応力緩和層21は、平面視においてCu電極1の中心と重なる位置に開口部を有している。バリアメタル層14は、非バリアメタル応力緩和層21とその開口部を覆って形成される。バリアメタル層14により、ソース領域5及び非バリアメタル応力緩和層21へのCuの拡散を防ぐことができる。バリアメタル層14には、W(タングステン)、Ta(タンタル)、Mo(モリブデン)、Ti(チタン)などの金属、TiN(窒化チタン)、TiSiN(窒化珪素チタン)、WN(窒化タングステン)、TaN(窒化タンタル)などの窒化物、TaC(炭化タンタル)、TiC(炭化チタン)などの金属炭化物などの材料が用いられる。
以上の説明では、パワー半導体素子12の半導体基板にSiC基板を用いたが、Si基板等、他の半導体基板を用いてもよい。また、パワー半導体素子12は、MOSFETの他に、IGBT(Insulated Gate Bipolar Transistor)等、絶縁ゲート電極を備えるパワー半導体素子、ショットキーバリアダイオード、PNダイオード等、他のパワー半導体素子であっても良い。
<A−3.効果>
実施の形態1に係る半導体装置101は、半導体層であるソース領域5と、ソース領域5上に開口部を有して形成され、酸化珪素からなる層間絶縁膜7と、層間絶縁膜7の開口部を介してソース領域5と電気的に接続し、その端部が層間絶縁膜7の端部の内側の層間絶縁膜7上に位置するCu電極1と、Cu電極1と層間絶縁膜7との間に形成され、層間絶縁膜7より破壊靭性値が大きい材料からなり、Cu電極1の端部の内側から外側に亘って設けられる応力緩和層13と、を備える。従って、層間絶縁膜7とCu電極1によって、Cuワイヤボンディング時の衝撃を吸収し、半導体素子の素子不良を抑制することができる。また、高温時のCu結晶粒の成長によりCu電極1から生じる応力を応力緩和層13で緩和することが出来るので、層間絶縁膜7におけるクラックの発生を抑制することができる。
また、半導体装置101において、応力緩和層13は、層間絶縁膜7の開口部上に開口部を有して形成され、応力緩和層13の開口部端が層間絶縁膜7の開口部端よりも内側に位置する。従って、Cu電極1は応力緩和層13の開口部および層間絶縁膜7の開口部を介してソース領域5と電気的に接続される。
また、半導体装置102は、応力緩和層13の一部または全部がバリアメタル層14であるため、バリアメタル層14により、ソース領域5へのCuの拡散を防ぐことができる。
また、半導体装置102において、応力緩和層13は、バリアメタル層14と、非バリアメタル応力緩和層21とを備え、非バリアメタル応力緩和層21は、層間絶縁膜7の開口部上に開口部を有して形成され、バリアメタル層14は、非バリアメタル応力緩和層21の開口部におけるソース領域5上から非バリアメタル応力緩和層21上に亘って形成され、その端部がCu電極1の端部よりも外側に位置する。従って、バリアメタル層14により応力緩和層13へのCuの拡散を防ぐことができる。
また、半導体装置101,102において、Cu電極1の厚みを15μm以上とすることにより、Cu電極1によりCuワイヤボンディングの衝撃を緩和し、パワー半導体素子12の素子不良を抑制することが出来る。
また、半導体装置101,102において、応力緩和層13の厚みを100nm以上とすることにより、Cu結晶成長による層間絶縁膜7への応力を緩和することが出来る。さらに、応力緩和層13の厚みを200nm以上とすれば、Cu結晶成長による層間絶縁膜7への応力をより確実に緩和し、層間絶縁膜7へのクラックの発生を抑制することができる。
また、半導体装置101,102のCu電極1上にはCuワイヤ16が接合される。半導体装置101,102の構成によれば、Cuワイヤボンディングによるパワー半導体素子12への衝撃をCu電極1により緩和しつつ、Cu結晶粒の成長による層間絶縁膜7へのクラックの発生を抑制することができる。
また、パワー半導体素子12の基板をSiC基板とし、ソース領域5をSiC層とすることにより、低損失で、高速動作および高温動作が可能な半導体装置を得ることができる。
<B.実施の形態2>
<B−1.構成>
図4は、本発明の実施の形態2に係る半導体装置103の構造を示す断面図である。半導体装置103は、応力緩和層13の一部をSiOからなる層間絶縁膜7よりも破壊靱性値が大きいバリアメタル層14で構成する点は半導体装置102と同様であるが、バリアメタル層14を層間絶縁膜7と非バリアメタル応力緩和層21との間に設ける点が、半導体装置102と異なる。それ以外の半導体装置103の構成は、半導体装置102と同様である。
半導体装置102では、Cu電極のCuが応力緩和層13中を拡散しないよう、Cu電極1と非バリアメタル応力緩和層21との間にバリアメタル層14を設けていた。しかし、非バリアメタル応力緩和層21が、Cuと接触しても内部へCuが拡散しない材料を用いている場合には、層間絶縁膜7の開口部上から層間絶縁膜7上に亘って、すなわち非バリアメタル応力緩和層21と層間絶縁膜7との間にバリアメタル層14を設けても良い。このような構成であってもソース領域5とCu電極1との間にバリアメタル層14が存在するため、ソース領域5へのCuの拡散を防ぐことができる。
実施の形態2に係る半導体装置103によれば、実施の形態1の効果に加えて以下の効果を奏する。すなわち、Cu電極1の端部がバリアメタル層14に接触しないため、高温時のCu結晶粒の成長に起因して発生する応力によるバリアメタル層14への損傷を抑制することができる。従って、高温動作の信頼性を高めることができる。
<B−2.効果>
実施の形態2に係る半導体装置103によれば、応力緩和層13は、バリアメタル層14と、非バリアメタル応力緩和層21とを備え、バリアメタル層14は、層間絶縁膜7の開口部における半導体層5上から層間絶縁膜7上に亘って形成される。すなわち、バリアメタル層14は、非バリアメタル応力緩和層21と層間絶縁膜7との間に形成される。従って、Cu電極1の端部がバリアメタル層14に接触しないため、高温時のCu結晶粒の成長に起因して発生する応力によるバリアメタル層14への損傷を抑制することができるので、高温動作の信頼性を高めることができる。
また、半導体装置103において、応力緩和層13の厚み、すなわちバリアメタル層14と非バリアメタル応力緩和層21の合計厚みを100nm以上とすることにより、Cu結晶成長による層間絶縁膜7への応力を緩和することが出来る。さらに、応力緩和層13の厚み、すなわちバリアメタル層14と非バリアメタル応力緩和層21の合計厚みを200nm以上とすれば、Cu結晶成長による層間絶縁膜7への応力をより確実に緩和し、層間絶縁膜7へのクラックの発生を抑制することができる。
<C.実施の形態3>
<C−1.構成>
図5は、本発明の実施の形態3に係る半導体装置104の構造を示す断面図である。実施の形態1および実施の形態2では、応力緩和層13は、層間絶縁膜7の開口部上に開口部を有しており、応力緩和層13の開口部を介してCu電極1とパワー半導体素子12のソース領域5とが電気的に接続していた。これに対して実施の形態3では、層間絶縁膜7の開口部から層間絶縁膜7上に亘って、Cu電極1の下方全体に応力緩和層13を形成する構成とする。このような構成であっても、応力緩和層13を電気伝導体で形成することにより、Cu電極1は層間絶縁膜7の開口部において、応力緩和層13を介してパワー半導体素子12のソース領域5と電気的に接続される。応力緩和層13の材料として、Al等が挙げられる。応力緩和層13の厚さは100nm以上であることが望ましく、200nm以上であればより確実に層間絶縁膜7へのクラックの発生を抑制することができる。
半導体装置104によれば、実施の形態1の効果に加えて以下の効果を奏する。すなわち、層間絶縁膜7の開口部を介してCu電極1がパワー半導体素子12の半導体層に電気的に接続されるため、Cu電極1の電気抵抗を実施の形態1に比べて低くすることができる。また、Cu電極1の下部全体を応力緩和層13が覆うことにより、高温時のCu結晶粒の成長に起因する応力を効率的に応力緩和層13へ吸収させることができる。従って、実施の形態1と比較して、より確実に層間絶縁膜7におけるクラックの発生を抑制でき、高温動作の信頼性を高めることができる。
<C−2.変形例>
応力緩和層13の一部または全部が、SiOからなる層間絶縁膜7よりも破壊靱性値が大きいバリアメタル層14で構成されていても良い。図6は、応力緩和層13の一部がバリアメタル層14で構成された半導体装置105の構造を示す断面図である。応力緩和層13以外、半導体装置105の構成は半導体装置104と同様である。
半導体装置105において、応力緩和層13は、非バリアメタル応力緩和層21とバリアメタル層14により構成される。非バリアメタル応力緩和層21は電気伝導体により形成される。バリアメタル層14は、図6に示すように、非バリアメタル応力緩和層21の上面、すなわち非バリアメタル応力緩和層21とCu電極1との間に設ける。
<C−3.効果>
実施の形態3に係る半導体装置104によれば、応力緩和層13は、電気伝導体により形成され、層間絶縁膜7の開口部から層間絶縁膜7上に亘って形成される。従って、層間絶縁膜7の開口部を介してCu電極1がパワー半導体素子12の半導体層に電気的に接続されるため、Cu電極1の電気抵抗を低くすることができる。また、Cu電極1の下部全体を応力緩和層13が覆うことにより、高温時のCu結晶粒の成長に起因する応力を効率的に応力緩和層13へ吸収させることができる。従って、層間絶縁膜7におけるクラックの発生を抑制でき、高温動作の信頼性を高めることができる。
また、実施の形態3の変形例に係る半導体装置105によれば、応力緩和層13はバリアメタル層14と非バリアメタル応力緩和層21とを備え、バリアメタル層14は、非バリアメタル応力緩和層21とCu電極1との間に設けられるので、Cuの非バリアメタル応力緩和層21への拡散を抑制することができる。
<D.実施の形態4>
<D−1.構成>
図7は、本発明の実施の形態4に係る半導体装置106の構造を示す断面図である。実施の形態1、実施の形態2および実施の形態3では、Cuワイヤ16がCu電極1に接合されていた。これに対して実施の形態4では、パワーモジュールの主電極配線19が直接Cu電極1に接合される。主電極配線19とCu電極1は、図7に示すはんだ等の接合材20を用いて接合されても良いし、接合材を用いずに超音波接合を用いて接合されても良い。
図7では、半導体装置106のCu電極1とパワー半導体素子12との間の構造を、実施の形態1の変形例に係る半導体装置102と同様の構造としている。しかし、これらの構造は、半導体装置101、103、104、105のいずれかと同様であっても良い。
実施の形態4に係る半導体装置106によれば、実施の形態1、実施の形態2および実施の形態3の効果に加えて以下の効果を奏する。すなわち、主電極配線19が直接Cu電極1に接合されるため、Cuワイヤを使用する場合に比べパワー半導体素子12のスイッチング動作の繰り返しに起因する熱ストレスによるCu電極1上部の疲労寿命を改善することが可能であり、加えてパワーモジュールのインピーダンスを低減することが可能である。主電極配線19が直接Cu電極1に接合することにより、パワー半導体素子12への熱ストレスが増加するが、応力緩和層13を設けることにより層間絶縁膜7におけるクラックの発生を抑制でき、高温動作の信頼性を高めることができる。
<D−2.効果>
実施の形態4に係る半導体装置106によれば、主電極配線19が直接Cu電極1に接合される。従って、実施の形態1、実施の形態2および実施の形態3と比較してパワーデバイスのスイッチング動作の繰り返しに起因する熱ストレスによるCu電極1上部の疲労寿命を改善することが可能であり、加えてパワーモジュールのインピーダンスを低減することが可能である。また、高温時のCu結晶粒の成長によりCu電極1から生じる応力を応力緩和層13で緩和することが出来るので、フィールド絶縁膜7におけるクラックの発生を抑制することができ、高温動作の信頼性を高めることができる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
この発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
1 Cu電極、2 ドリフト層、3 SiC基板、4 裏面電極、5 ソース領域、6,7 層間絶縁膜、8 ゲート電極、9 ゲート酸化膜、10 ベース領域、11 ベースコンタクト領域、12 パワー半導体素子、13 応力緩和層、14 バリアメタル層、15 ポリイミド、16 Cuワイヤ、17 接合材、18 ベース板、19 主電極配線、20 接合材、21 非バリアメタル応力緩和層、101,102,103,104,105,106 半導体装置。

Claims (9)

  1. 半導体層(5)と、
    前記半導体層(5)上に開口部を有して形成され、酸化珪素からなる層間絶縁膜(7)と、
    前記層間絶縁膜(7)の開口部を介して前記半導体層(5)と電気的に接続し、その端部が前記層間絶縁膜(7)の端部の内側の前記層間絶縁膜(7)上に位置するCu電極(1)と、
    前記Cu電極(1)と前記層間絶縁膜(7)との間に形成され、前記層間絶縁膜(7)より破壊靭性値が大きい材料からなり、前記Cu電極(1)の端部の内側から外側に亘って設けられる応力緩和層(13)と、を備え、
    前記応力緩和層(13)は、前記層間絶縁膜(7)の開口部上に開口部を有して形成され、前記応力緩和層(13)の開口部端が前記層間絶縁膜(7)の開口部端よりも内側に位置する、
    半導体装置。
  2. 前記応力緩和層(13)の厚みは100nm以上である、
    請求項1に記載の半導体装置。
  3. 前記応力緩和層(13)の厚みは200nm以上である、
    請求項2に記載の半導体装置。
  4. 前記応力緩和層(13)の一部または全部がバリアメタル層(14)である、
    請求項1から3のいずれか1項に記載の半導体装置。
  5. 半導体層(5)と、
    前記半導体層(5)上に開口部を有して形成され、酸化珪素からなる層間絶縁膜(7)と、
    前記層間絶縁膜(7)の開口部を介して前記半導体層(5)と電気的に接続し、その端部が前記層間絶縁膜(7)の端部の内側の前記層間絶縁膜(7)上に位置するCu電極(1)と、
    前記Cu電極(1)と前記層間絶縁膜(7)との間に形成され、前記層間絶縁膜(7)より破壊靭性値が大きい材料からなり、前記Cu電極(1)の端部の内側から外側に亘って設けられる応力緩和層(13)と、を備え、
    前記応力緩和層(13)は、バリアメタル層(14)と、非バリアメタル応力緩和層(21)とを備え、
    前記バリアメタル層(14)は、前記層間絶縁膜(7)の開口部における前記半導体層(5)上から前記層間絶縁膜(7)上に亘って形成される、
    導体装置。
  6. 半導体層(5)と、
    前記半導体層(5)上に開口部を有して形成され、酸化珪素からなる層間絶縁膜(7)と、
    前記層間絶縁膜(7)の開口部を介して前記半導体層(5)と電気的に接続し、その端部が前記層間絶縁膜(7)の端部の内側の前記層間絶縁膜(7)上に位置するCu電極(1)と、
    前記Cu電極(1)と前記層間絶縁膜(7)との間に形成され、前記層間絶縁膜(7)より破壊靭性値が大きい材料からなり、前記Cu電極(1)の端部の内側から外側に亘って設けられる応力緩和層(13)と、を備え、
    前記応力緩和層(13)は、電気伝導体により形成され、前記層間絶縁膜(7)の開口部から前記層間絶縁膜(7)上に亘って形成される、
    導体装置。
  7. 前記応力緩和層(13)は、バリアメタル層(14)と、非バリアメタル応力緩和層(21)とを備え、
    前記バリアメタル層(14)は、前記非バリアメタル応力緩和層(21)と前記Cu電極(1)との間に設けられる、
    請求項に記載の半導体装置。
  8. 前記Cu電極(1)の厚みは15μm以上である、
    請求項1からのいずれか1項に記載の半導体装置。
  9. 前記Cu電極(1)上にCuワイヤ(16)が接合される、
    請求項1からのいずれか1項に記載の半導体装置。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019152625A (ja) * 2018-03-06 2019-09-12 株式会社デンソー 電子装置
JPWO2020144790A1 (ja) * 2019-01-10 2021-02-18 三菱電機株式会社 電力用半導体装置
CN111244117B (zh) * 2020-04-24 2020-07-28 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2527457B2 (ja) * 1988-02-29 1996-08-21 シャープ株式会社 半導体装置の電極構造
JPH10199925A (ja) * 1997-01-06 1998-07-31 Sony Corp 半導体装置及びその製造方法
JP2003282574A (ja) * 2003-02-26 2003-10-03 Mitsubishi Electric Corp 半導体装置
JP4674522B2 (ja) 2004-11-11 2011-04-20 株式会社デンソー 半導体装置
JP6040456B2 (ja) * 2010-01-15 2016-12-07 ローム株式会社 半導体装置およびその製造方法
JP2016018866A (ja) * 2014-07-08 2016-02-01 三菱電機株式会社 パワーモジュール

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