JP2003282574A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2003282574A
JP2003282574A JP2003049688A JP2003049688A JP2003282574A JP 2003282574 A JP2003282574 A JP 2003282574A JP 2003049688 A JP2003049688 A JP 2003049688A JP 2003049688 A JP2003049688 A JP 2003049688A JP 2003282574 A JP2003282574 A JP 2003282574A
Authority
JP
Japan
Prior art keywords
wiring layer
interlayer insulating
insulating film
lower wiring
uppermost
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003049688A
Other languages
English (en)
Inventor
Masahiko Nozaki
雅彦 野崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2003049688A priority Critical patent/JP2003282574A/ja
Publication of JP2003282574A publication Critical patent/JP2003282574A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H01L2224/05095—Disposition of the additional element of a plurality of vias at the periphery of the internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【目的】 本発明は、十分に大きな許容電流を持ち、か
つワイヤボンディング時の機械的ストレスによって、層
間絶縁膜にクラックが発生しないように改良された、ボ
ンディングパッドの電極構造に関する。 【構成】 半導体基板１の上に、直接的に層間絶縁膜２
ａ，２ｂが設けられている。層間絶縁膜２ａ，２ｂの上
に最上層配線層４が設けられている。ボンディングパッ
ドとして用いる最上層配線層の部分４ａの直下には、下
層配線層が存在しないため、ワイヤボンディング時に、
層間絶縁膜２ｂ，２ｂ中にクラックは発生しない。ま
た、最上層配線層４と下層配線層３ａ，３ｂが接続され
ているので、ボンディングパッドに入った電流は、これ
らの配線層に分散される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般に、半導体装置
に関するものであり、より特定的には、十分に大きな許
容電流を持ち、かつワイヤボンディング時の機械的スト
レスによって、層間絶縁膜にクラックが発生しないよう
に改良された、ボンディングパッドの電極構造に関す
る。
【０００２】
【従来の技術】図８は、従来のウエハの平面図である。
ウエハ１０には、複数個のチップ１１が形成される。チ
ップ１１には、半導体素子が形成されている（図示せ
ず）。
【０００３】図９は、チップ１１の拡大図である。チッ
プ１１には、回路（Ｉ／Ｏバッファ回路あるいは入力保
護回路）１２が設けられている。また、チップ１１に
は、ボンディングパッド１３が設けられている。
【０００４】図１０を参照して、チップ１１は、金属フ
レーム１４上に搭載され、ワイヤ１５でリード１７とボ
ンディングされた後、樹脂１６で封止される。ワイヤ１
５は、ボンディングパッド１３とリード１７とを接続す
る。図１１は、チップ上の端子、すなわちボンディング
パッドの部分の拡大図である。ボンディングパッド１３
はワイヤボンディング領域１８と、引き出し線領域１９
とに区分される。引き出し線領域１９には、ワイヤボン
ディング領域１８と回路１２とを接続するための引き出
し線が配置される。
【０００５】図１２は、従来の、ボンディングパッドの
電極構造の断面図である。図１２は、図１１におけるＸ
ＩＩ−ＸＩＩ線に沿う断面図である。
【０００６】図１２を参照して、ボンディングパッド
は、シリコン基板１の上に設けられた第１の層間絶縁膜
２ａを備える。第１の層間絶縁膜２ａの上に下層配線層
３が設けられる。下層配線層３を覆うように、第１の層
間絶縁膜２ａの上に第２の層間絶縁膜２ｂが設けられ
る。第２の層間絶縁膜２ｂ中に、下層配線層３の表面の
一部を露出させるためのバイアホール５が設けられてい
る。バイアホール５を通って、下層配線層３に接触する
ように、第２の層間絶縁膜２ｂの上に最上層配線層４が
設けられている。最上層配線層４の表面はボンディング
パッドとして用いられ、ワイヤ１５がボンディングされ
る。
【０００７】図１２に示すボンディングパッドの電極構
造は、次のような問題点を有する。すなわち、バイヤホ
ール５の径が０．８μｍ程度以下になると、バイアホー
ル５内に導電材料を埋込み、その後、その上に上層配線
層４を形成するという技術が必要となってくる。この技
術によると、導電材料、たとえばタングステンを、ＣＶ
Ｄ法により、コンタクトホール５内に埋込まれるように
シリコン基板１の上に堆積する必要がある。その後、ド
ライエッチングで、堆積されたタングステンをエッチバ
ックし、バイアホール５内にのみタングステンを埋込む
必要がある。しかし、この場合、図１２に示すような大
きなバイアホール５では、次に述べる理由により、その
実現が困難であった。
【０００８】すなわち、図１３を参照して、導電材料、
たとえばタングステン膜２１を、ＣＶＤ法により、シリ
コン基板１の上に堆積する。その後、図１４を参照し
て、タングステン膜２１をドライエッチング法でエッチ
バックすると、図のように、大きなバイアホール５で
は、バイアホール５内をタングステンで埋込むことがで
きずに、わずかに、バイアホール５の側壁部にタングス
テン膜２１がエッチング残渣として残るのみである。こ
のようなエッチング残渣は剥がれると、異物となって、
歩留り上、深刻な影響を与える。これが、図１２に示す
ボンディングパッドの電極構造を採用する場合の問題点
である。
【０００９】図１５は、導電材料の埋込技術を採用して
製造した、従来の、ボンディングパッドの電極構造の断
面図である。
【００１０】図１５を参照して、ボンディングパッド部
は、シリコン基板１の上に形成された第１の層間絶縁膜
２ａを含む。第２の層間絶縁膜２ａの上に下層配線層３
が設けられる。下層配線層３を覆うように、第１の層間
絶縁膜２ａの上に第２の層間絶縁膜２ｂが設けられる。
第２の層間絶縁膜２ｂの上に最上層配線層４が設けられ
る。第２の層間絶縁膜２ｂ中には、最上層配線層４と下
層配線層３とを結ぶ、導電材料による埋込みに適した大
きさのバイアホール６が設けられる。バイアホール６内
に、最上層配線層４と下層配線層３とを電気的に接続す
るための導電材料６ａが埋込まれている。最上層配線層
４はボンディングパッドとして用いられ、ワイヤ１５が
ボンディングされている。
【００１１】なお、ボンディングパッドの電極構造を多
層配線構造にするのは、次の理由による。
【００１２】すなわち、電極１個当たりの電流量が大き
くなってくると、１層配線だと、エレクトロマイグレー
ションにより配線が切れてしまうので、この断線を防止
するために、多層配線の幾層かに電流を分散させる必要
があるからである。したがって、電極のどこかで、多層
配線間の接続をとる必要があるのである。従来は、以上
のように、ワイヤボンディング領域で多層配線間の接続
をとっていた。
【００１３】
【発明が解決しようとする課題】以上のように、図１２
に示す、従来のボンディングパッドの電極構造ではバイ
アホールの埋込技術に対応できない。また、図１５に示
すボンディングパッドの電極構造では、図１６を参照し
て、ワイヤボンディング時に、層間絶縁膜２ｂの、最上
層配線層と下層配線層とで挟まれた部分に、クラック２
２が発生し、信頼性上の問題を抱えるという欠点があっ
た。
【００１４】それゆえに、この発明の目的は、エレクト
ロマイグレーションによる配線の断線を起こさないよう
に改良されたボンディングパッドの電極構造を得ること
にある。
【００１５】この発明の他の目的は、ワイヤボンディン
グ時に、層間絶縁膜中にクラックが発生しないように改
良された、ボンディングパッドの電極構造を提供するこ
とにある。
【００１６】
【課題を解決するための手段】この発明の第１の局面に
従う半導体装置は、半導体基板を備える。半導体基板に
回路と、その回路から離されて設けられたワイヤボンデ
ィングパッドとが設けられている。上記半導体基板の上
に下層配線層が設けられている。上記下層配線層の上お
よび上記下層配線層が存在しない領域を覆うように上記
半導体基板の上に層間絶縁膜が設けられている。上記層
間絶縁膜の上であって、かつ上記下層配線層の上および
上記下層配線層が存在しない領域の上を被覆するよう
に、最上層配線層が設けられている。上記層間絶縁膜中
に、上記最上層配線層と上記下層配線層とを接続するた
めの複数個のバイアホールが設けられている。上記バイ
アホール内に、上記最上層配線層と上記下層配線層とを
電気的に接続するための、タングステンからなる導電部
材が埋込まれている。上記最上層配線層の、上記下層配
線層が存在しない領域の上部分は、ボンディングパッド
として用いられている。ワイヤボンディングパッドに流
入する電流は、上記最上層配線層および上記下層配線層
を含んで流れる。
【００１７】この発明の第２の局面に従う半導体装置
は、半導体基板を備える。上記半導体基板の上に回路が
設けられている。上記半導体基板の上に、上記回路から
離されて、ワイヤボンディング部が設けられている。上
記半導体基板の上に、上記ワイヤボンディング部と上記
回路と接続する引き出し線部が設けられている。上記ワ
イヤボンディング部は、上記半導体基板の上に直接的に
設けられた第１の層間絶縁膜と、該第１の層間絶縁膜の
上に直接的に設けられた最上層配線層とを含む。
【００１８】上記引き出し線部は、上記半導体基板の上
に設けられた下層配線層と、上記下層配線層を覆うよう
に上記半導体基板の上に設けられた第２の層間絶縁膜
と、上記第２の層間絶縁膜の上に設けられた上記最上層
配線層と、を含む。上記第２の層間絶縁膜中に、上記最
上層配線層と上記下層配線層とを接続するための複数個
のバイアホールが設けられている。上記バイアホール中
に、上記最上層配線層と上記下層配線層とを電気的に接
続するための、タングステンからなる導電部材が埋込ま
れている。上記ワイヤボンディング部に流入する電流
は、上記最上層配線層および上記下層配線層を含んで流
れる。
【００１９】
【作用】この発明の第１の局面に従う半導体装置によれ
ば、最上層配線層と下層配線層とを接続しているので、
ボンディングパッドに入った電流は、これらの配線層に
分散される。また、ボンディングパッドとして用いる最
上層配線層の部分の直下には、下層配線層が存在しない
ため、換言すれば、最上層配線層と下層配線層とで挟ま
れた、層間絶縁膜の一部分が存在しないため、ワイヤボ
ンディング時に、層間絶縁膜中にクラックが発生しな
い。
【００２０】この発明の第２の局面に従う半導体装置に
よれば、引き出し線部において、最上層配線装置と下層
配線層とを接続しているので、ボンディングパッドに入
った電流は、これらの配線層に分散される。また、ワイ
ヤボンディング部において、最上層配線層の下には、下
層配線層が存在しないため、ワイヤボンディング時に、
層間絶縁膜中にクラックは発生しない。
【００２１】
【実施例】以下、この発明の実施例を図について説明す
る。
【００２２】実施例１ 図１は、この発明の実施例１に係る、半導体装置の、ボ
ンディングパッドの平面図である。図２は、図１におけ
るＩＩ−ＩＩ線に沿う断面図であり、図３は、図１にお
けるＩＩＩ−ＩＩＩ線に沿う断面図である。図１を参照
して、実施例１に係る半導体装置のボンディングパッド
は、ワイヤボンディング領域１８と引き出し線領域１９
とに分けられている。ワイヤボンディング領域１８にお
いては、図２を参照して、シリコン基板１の上に直接的
に層間絶縁膜２ａ，２ｂが設けられている。層間絶縁膜
２ａ，２ｂの上に直接的に最上層配線層４が設けられて
いる。ボンディングパッドとして用いる、最上層配線層
４の部分４ａ、の直下には、下層配線層が存在しないた
め、換言すれば最上層配線層４と下層配線層とで挟まれ
た、層間絶縁膜の一部分が存在しないため、ワイヤ１５
をボンディングするときに、層間絶縁膜２ａ，２ｂにス
トレスがかかっても、層間絶縁膜２ａ，２ｂ中にクラッ
クは発生しない。
【００２３】図３を参照して、引き出し線領域１９にお
いては、シリコン基板１の上に第１の層間絶縁膜２ａが
設けられる。第１の層間絶縁膜２ａの上に、第１の下層
配線層３ｂが設けられている。第１の下層配線層３ｂを
覆うように、第１の層間絶縁膜２ａの上に第２の層間絶
縁膜２ｂが設けられている。第２の層間絶縁膜２ｂの上
に、第２の下層配線層３ａが設けられている。第２の下
層配線層３ａを覆うように、第２の層間絶縁膜２ｂの上
に第３の層間絶縁膜２ｃが設けられている。第３の層間
絶縁膜２ｃの上に、最上層配線層４が設けられている。
第２の層間絶縁膜２ｂ中に、第２の配線層３ａと第１の
下層配線層３ｂとを接続するための第１のバイアホール
６ｂが設けられている。第１のバイアホール６ｂ中に
は、第１の下層配線層３ｂ、第２の下層配線層３ａとを
電気的に接続するための導電部材１００が埋込まれてい
る。第３の層間絶縁膜中に、最上層配線層４と第２の下
層配線層３ａとを接続するための第２のバイアホール６
ａが設けられている。第２のバイアホール６ａ中には、
最上層配線層４と第２の下層配線層３ａとを電気的に接
続するための導電部材１０１が埋込まれている。図２と
図３を参照して、ワイヤ１５から最上層配線層４に入っ
た電流は、最上層配線層４と第２の下層配線層３ａと第
１の下層配線層３ｂに分散される。その結果、電流容量
の十分大きな、ボンディングパッドの電極が得られる。
【００２４】実施例２ 実施例１では、図３を参照して下層配線層を２層（３
ａ，３ｂ）形成する場合を例示したが、この発明はこれ
に限られるものではない。すなわち、図４を参照して、
最上層配線層４から数えて連続して形成される配線層の
数を、電流を分散させるに必要な数にすればよい。図４
では、下層配線層３ａを１層だけ設けた場合を例示して
いる。電流を分散させているので、大電流がボンディン
グパッドに流れても、エレクトロマイグレーションによ
る断線は生じない。
【００２５】実施例３ 図５は、実施例３に係るボンディングパッドの電極の平
面図である。図６は、図５におけるＶＩ−ＶＩ線に沿う
断面図である。
【００２６】これらの図を参照して、実施例に係るボン
ディングパッドの電極は、シリコン基板１の上に設けら
れた第１の層間絶縁膜２ａを備える。第１の層間絶縁膜
２ａの上に、その中央に空間部ができるように第１の下
層配線層３ｂが環状に設けられている。第１の下層配線
層３ｂを覆うように、第１の層間絶縁膜２ａの上に第２
の層間絶縁膜２ｂが設けられている。第２の層間絶縁膜
２ｂの上に、その中央部に空間部ができるように、第２
の下層配線層３ａが環状に設けられている。第２の下層
配線層３ａを覆うように、第２の層間絶縁膜２ｂの上に
第３の層間絶縁膜２ｃが設けられている。第３の層間絶
縁膜２ｃの上であって、空間部の上および第１の下層配
線層３ａ，第２の下層配線層３ｂを覆うように、最上層
配線層４が設けられている。第２の層間絶縁膜２ｂ中に
は、第１の下層配線層３ｂと第２の下層配線層３ａとを
接続するための第１のバイアホール６ｂが設けられてい
る。第３の層間絶縁膜２ｃ中には、第２の下層配線層３
ａと最上層配線層４とを接続するための第２のバイアホ
ール６ａが設けられている。第１のバイアホール６ｂ中
には、第１の下層配線層３ｂと第２の下層配線層３ａと
を電気的に接続する導電部材が埋込まれている。第３の
層間絶縁膜２ｃ中には、最上層配線層４と第２の下層配
線層３ａとを電気的に接続するための導電部材が埋込ま
れている。
【００２７】最上層配線層４の、空間部の上に位置する
部分４ａは、ボンディングパッドとして用いられてお
り、ワイヤ１５がボンディングされている。
【００２８】環状に設けられた下層配線層３ａ，３ｂの
中央の空間部の上に、ボンディングパッドを形成してい
るので、ボンディングパッドの直下には下層配線層は存
在しない。その結果、ワイヤ１５をボンディングすると
きに、層間絶縁膜２ａ，２ｂ，２ｃにストレスがかかっ
ても、層間絶縁膜２ａ，２ｂ，２ｃ中にクラックは発生
しない。また、最上層配線層４と第２の下層配線層３ａ
と第１の下層配線層３ｂとを電気的に接続しているの
で、ボンディングパッドに入った電流は、これらの配線
層に分散される。その結果、大電流がボンディングパッ
ドに流れても、エレクトロマイグレーションによる断線
は生じない。
【００２９】実施例４ 実施例４に係るボンディングパッドでは、下層配線層を
２層設けた場合を例示したが、この発明はこれに限られ
るものではない。すなわち、図７を参照して、最上層配
線層４から数えて連続して形成される配線層の数を、電
流を分散させるに必要な数だけ選べばよい。図７に示す
ボンディングパッドにおいては、下層配線層３ａを１層
だけ設けている。
【００３０】
【発明の効果】以上説明したとおり、この発明の第１の
局面に従う半導体装置によれば、最上層配線層と下層配
線層とを電気的接続しているので、ボンディングパッド
に入った電流は、これらの配線層に分散される。その結
果、大電流がボンディングパッドに流れても、エレクト
ロマイグレーションによる断線は生じない。その結果、
十分に大きな許容電流を持つボンディングパッドの電極
構造となる。
【００３１】また、ボンディングパッドとして用いる最
上層配線層の部分の直下には、下層配線層が存在しない
ため、ワイヤボンディング時に、層間絶縁膜中にクラッ
クが発生しない。その結果、高信頼性を有する半導体装
置となる。
【００３２】この発明の第２の局面に従う半導体装置に
よれば、引き出し線部において、最上層配線層と下層配
線層とを電気的接続しているので、ボンディングパッド
に入った電流は、これらの配線層に分散される。その結
果、大電流がボンディングパッドに流れても、エレクト
ロマイグレーションによる断線は生じない。その結果、
十分に大きな許容電流を持つ、ボンディングパッドの電
極となる。また、ワイヤボンディング部において、最上
層配線層の下には、下層配線層が存在しないので、ワイ
ヤボンディング時に、層間絶縁膜中にクラックは発生し
ない。その結果、高信頼性を有する半導体装置が得られ
る。
【図面の簡単な説明】
【図１】 本発明の実施例１に係る半導体装置の、ボン
ディングパッドの部分の平面図である。
【図２】 図１におけるＩＩ−ＩＩ線に沿う断面図であ
る。
【図３】 図１におけるＩＩＩ−ＩＩＩ線に沿う断面図
である。
【図４】 実施例２に係る、半導体装置の、ボンディン
グパッドの、引き出し線部領域の断面図である。
【図５】 本発明の実施例３に係る半導体装置の、ボン
ディングパッドの平面図である。
【図６】 図５におけるＶＩ−ＶＩ線に沿う断面図であ
る。
【図７】 実施例４に係る半導体装置の、ボンディング
パッドの断面図である。
【図８】 従来のウエハの平面図である。
【図９】 従来のチップの拡大図である。
【図１０】 従来の樹脂封止パッケージの概念図であ
る。
【図１１】 従来のボンディングパッドの拡大図であ
る。
【図１２】 従来のボンディングパッドの断面図であ
る。
【図１３】 図１２に示すボンディングパッドの電極構
造を採用する場合の問題点を示す第１の製造工程図であ
る。
【図１４】 図１２に係るボンディングパッドの電極構
造を採用する場合の問題点を示す第２の製造工程図であ
る。
【図１５】 第２の従来のボンディングパッドの断面図
である。
【図１６】 第２の従来のボンディングパッドの問題点
を示す断面図である。
【符号の説明】
１ シリコン基板、２ａ，２ｂ，２ｃ 層間絶縁膜、３
ａ，３ｂ 下層配線層、６ａ，６ｂ バイアホール。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板に設けられた回路と、 前記半導体基板の上に、前記回路から離されて設けられ
    たワイヤボンディングパッドと、 前記半導体基板の上に設けられた下層配線層と、 前記下層配線層の上および前記下層配線層が存在しない
    領域を覆うように前記半導体基板の上に設けられた層間
    絶縁膜と、 前記層間絶縁膜の上であって、前記下層配線層の上およ
    び前記下層配線層が存在しない領域の上を被覆するよう
    に設けられた最上層配線層と、 前記層間絶縁膜中に設けられ、前記最上層配線層と前記
    下層配線層とを接続するための複数個のバイアホール
    と、 前記バイアホール内に埋込まれ、前記最上層配線層と前
    記下層配線層とを電気的接続するための、タングステン
    からなる導電部材と、を備え、 前記ワイヤボンディングパッドは、前記最上層配線層
    の、前記下層配線層が存在しない領域の上部分で構成さ
    れており、 前記ワイヤボンディングパッドに流入する電流は、前記
    最上層配線層および前記下層配線層を含んで流れる、半
    導体装置。
  2. 【請求項２】 前記下層配線層は、前記最上層配線層か
    ら数えて２番目の配線層である、請求項１に記載の半導
    体装置。
  3. 【請求項３】 半導体基板と、 前記半導体基板に設けられた回路と、 前記半導体基板の上に、前記回路から離されて設けられ
    たワイヤボンディング部と、 前記半導体基板の上に設けられ、前記ワイヤボンディン
    グ部と前記回路とを接続する引き出し線部と、を備え、 前記ワイヤボンディング部は、前記半導体基板の上に直
    接的に設けられた第１の層間絶縁膜と、該第１の層間絶
    縁膜の上に直接的に設けられた最上層配線層とを含み、 前記引き出し線部は、 前記半導体基板の上に設けられた下層配線層と、 前記下層配線層を覆うように前記半導体基板の上に設け
    られた第２の層間絶縁膜と、 前記第２の層間絶縁膜の上に設けられた前記最上層配線
    層と、 前記第２の層間絶縁膜中に設けられた、前記最上層配線
    層と前記下層配線層とを接続するための複数個のバイア
    ホールと、 前記バイアホール中に埋込まれ、前記最上層配線層と前
    記下層配線層とを電気的接続するための、タングステン
    からなる導電部材とを含み、 前記ワイヤボンディング部に流入する電流は、前記最上
    層配線層および前記下層配線層を含んで流れる、 半導体装置。
  4. 【請求項４】 前記下層配線層は、前記最上層配線層か
    ら数えて２番目の配線層である、請求項３に記載の半導
    体装置。
  5. 【請求項５】 前記２番目の配線層の下には、さらに、
    第３の層間絶縁膜を介して、前記最上層配線層から数え
    て３番目の配線層が存在し、 前記２番目の配線層と前記３番目の配線層は前記第３の
    層間絶縁膜中に設けられた複数個のバイアホールに埋込
    まれた前記導電部材で電気的接続されており、 前記第２の層間絶縁膜中に設けられた複数個のバイアホ
    ールと前記第３の層間絶縁膜中に設けられた複数個のバ
    イアホールとは、前記２番目の配線層を介してほぼ重畳
    関係にある、請求項４に記載の半導体装置。
JP2003049688A 2003-02-26 2003-02-26 半導体装置 Pending JP2003282574A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003049688A JP2003282574A (ja) 2003-02-26 2003-02-26 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003049688A JP2003282574A (ja) 2003-02-26 2003-02-26 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP15208694A Division JP3432284B2 (ja) 1994-07-04 1994-07-04 半導体装置

Publications (1)

Publication Number Publication Date
JP2003282574A true JP2003282574A (ja) 2003-10-03

Family

ID=29244460

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003049688A Pending JP2003282574A (ja) 2003-02-26 2003-02-26 半導体装置

Country Status (1)

Country Link
JP (1) JP2003282574A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006351588A (ja) * 2005-06-13 2006-12-28 Nec Electronics Corp 半導体装置及びその製造方法
WO2018037736A1 (ja) * 2016-08-22 2018-03-01 三菱電機株式会社 半導体装置
WO2019012854A1 (ja) * 2017-07-13 2019-01-17 富士電機株式会社 半導体装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01243543A (ja) * 1988-03-25 1989-09-28 Hitachi Ltd 半導体装置
JPH031538A (ja) * 1989-05-29 1991-01-08 Sony Corp 半導体装置
JPH0438852A (ja) * 1990-06-04 1992-02-10 Hitachi Ltd 多層配線を有する半導体装置
JPH04167449A (ja) * 1990-10-31 1992-06-15 Nec Corp 半導体装置
JPH0555221A (ja) * 1991-08-23 1993-03-05 Toshiba Corp 半導体装置
JPH05267470A (ja) * 1992-03-17 1993-10-15 Fujitsu Ltd 集積回路装置およびその製造方法
JPH0677224A (ja) * 1992-02-17 1994-03-18 Iwatsu Electric Co Ltd 半導体装置
JPH0685078A (ja) * 1992-09-02 1994-03-25 Toshiba Corp 半導体集積回路の多層配線構造

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01243543A (ja) * 1988-03-25 1989-09-28 Hitachi Ltd 半導体装置
JPH031538A (ja) * 1989-05-29 1991-01-08 Sony Corp 半導体装置
JPH0438852A (ja) * 1990-06-04 1992-02-10 Hitachi Ltd 多層配線を有する半導体装置
JPH04167449A (ja) * 1990-10-31 1992-06-15 Nec Corp 半導体装置
JPH0555221A (ja) * 1991-08-23 1993-03-05 Toshiba Corp 半導体装置
JPH0677224A (ja) * 1992-02-17 1994-03-18 Iwatsu Electric Co Ltd 半導体装置
JPH05267470A (ja) * 1992-03-17 1993-10-15 Fujitsu Ltd 集積回路装置およびその製造方法
JPH0685078A (ja) * 1992-09-02 1994-03-25 Toshiba Corp 半導体集積回路の多層配線構造

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006351588A (ja) * 2005-06-13 2006-12-28 Nec Electronics Corp 半導体装置及びその製造方法
JP4717523B2 (ja) * 2005-06-13 2011-07-06 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
WO2018037736A1 (ja) * 2016-08-22 2018-03-01 三菱電機株式会社 半導体装置
JPWO2018037736A1 (ja) * 2016-08-22 2019-01-31 三菱電機株式会社 半導体装置
WO2019012854A1 (ja) * 2017-07-13 2019-01-17 富士電機株式会社 半導体装置
US11594502B2 (en) 2017-07-13 2023-02-28 Fuji Electric Co., Ltd. Semiconductor device having conductive film

Similar Documents

Publication Publication Date Title
JP3432284B2 (ja) 半導体装置
US6518092B2 (en) Semiconductor device and method for manufacturing
US6399897B1 (en) Multi-layer wiring substrate
JP4308671B2 (ja) ワイヤボンドパッドを有する半導体装置とその製作方法
KR101387701B1 (ko) 반도체 패키지 및 이의 제조방법
US7812457B2 (en) Semiconductor device and semiconductor wafer and a method for manufacturing the same
US6392300B1 (en) Semiconductor device having an alignment mark formed on the uppermost layer of a multilayer wire
JP2916326B2 (ja) 半導体装置のパッド構造
TWI397972B (zh) Semiconductor device manufacturing method
US9786601B2 (en) Semiconductor device having wires
JP2006237594A (ja) 半導体装置及びその製造方法
JP2007036060A (ja) 半導体装置及びその製造方法
JP3459234B2 (ja) 半導体装置およびその製造方法
JP3651346B2 (ja) 半導体装置およびその製造方法
TW200822330A (en) Bonding pad structure and method for forming thereof
US7777340B2 (en) Semiconductor device
US6710448B2 (en) Bonding pad structure
US6803304B2 (en) Methods for producing electrode and semiconductor device
JP4511148B2 (ja) 半導体装置の製造方法
JP2003282574A (ja) 半導体装置
KR20140134132A (ko) 반도체 소자 및 그 형성 방법
JP5966330B2 (ja) 半導体チップおよび半導体パッケージ
JP2006210802A (ja) 半導体装置
JP4209033B2 (ja) 半導体装置の製造方法
TWI773443B (zh) 半導體結構及其製作方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061024

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061122

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070731