JP6467592B2 - 素子チップの製造方法および電子部品実装構造体の製造方法ならびに電子部品実装構造体 - Google Patents

素子チップの製造方法および電子部品実装構造体の製造方法ならびに電子部品実装構造体 Download PDF

Info

Publication number
JP6467592B2
JP6467592B2 JP2016019866A JP2016019866A JP6467592B2 JP 6467592 B2 JP6467592 B2 JP 6467592B2 JP 2016019866 A JP2016019866 A JP 2016019866A JP 2016019866 A JP2016019866 A JP 2016019866A JP 6467592 B2 JP6467592 B2 JP 6467592B2
Authority
JP
Japan
Prior art keywords
protective film
element chip
manufacturing
solder
plasma
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016019866A
Other languages
English (en)
Other versions
JP2017139369A (ja
Inventor
篤史 針貝
篤史 針貝
尚吾 置田
尚吾 置田
功幸 松原
功幸 松原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Priority to JP2016019866A priority Critical patent/JP6467592B2/ja
Priority to US15/408,750 priority patent/US9953906B2/en
Priority to CN201710063033.4A priority patent/CN107039292B/zh
Publication of JP2017139369A publication Critical patent/JP2017139369A/ja
Application granted granted Critical
Publication of JP6467592B2 publication Critical patent/JP6467592B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H01L21/0212—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC the material being fluoro carbon compounds, e.g.(CFx) n, (CHxFy) n or polytetrafluoroethylene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H01L21/30655—Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/782—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, each consisting of a single circuit element
    • H01L21/784—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, each consisting of a single circuit element the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/89—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using at least one connector not provided for in any of the groups H01L24/81 - H01L24/86
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4867—Applying pastes or inks, e.g. screen printing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81007—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a permanent auxiliary member being left in the finished device, e.g. aids for holding or protecting the bump connector during or after the bonding process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81909—Post-treatment of the bump connector or bonding area
    • H01L2224/81948—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15323—Connection portion the connection portion being formed on the die mounting surface of the substrate being a land array, e.g. LGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Wire Bonding (AREA)
  • Dicing (AREA)

Description

本発明は、複数の素子領域を有する基板を素子領域毎に分割して素子チップを製造する素子チップの製造方法およびこの素子チップを基板に実装して成る電子部品実装構造体の製造方法および電子部品実装構造体に関するものである。
半導体素子などの素子チップは、複数の素子領域を有するウェハ状の基板から個片に分割されて製造される（例えば特許文献１参照）。この特許文献に示す先行技術では、まず回路が形成されたウェハの表面がバックグラインドテープに貼り付けられた状態でウェハの裏面を研磨し、さらにエッチングによってウェハを薄化する。そしてこの後に素子領域に相当する部分にレジスト層を形成してマスキングし、プラズマエッチングを施すことにより、ウェハを個片の半導体素子に分離するようにしている。
特開２００２−９３７５２号公報
上述のようにしてウェハ状の基板から切り出された個片状の素子チップはパッケージングが施されてデバイス装置として用いられるほか、ＷＬＣＳＰ（ウエハレベルチップサイズパッケージ）など素子チップそのままの形態で電子部品実装工程に送られる場合がある。このような場合には、素子チップは回路形成面を接合用のクリーム半田や銀ペースト等の導電性材料に直接接触させる形で実装される。この実装過程においては、素子チップ搭載時に押し広げられた導電性材料が回路形成面の接合部位のみならず、素子チップの側面や裏面まで濡れ広がる、いわゆる「這い上がり」が生じる場合がある。このような導電性材料の這い上がりは、隣接する電極間での短絡や素子チップの側面に不要な電気回路を形成して消費電流の増大を招くなど、各種の不具合の原因となる。このため、このような実装過程における導電性材料の這い上がりを抑制することが求められていた。
そこで本発明は、実装過程における導電性材料の這い上がりを抑制することができる素子チップの製造方法および電子部品実装構造体の製造方法ならびに電子部品実装構造体を提供することを目的とする。
本発明の素子チップの製造方法は、分割領域で画定された複数の素子領域を有し少なくともその一部が絶縁膜で覆われた第１の面と、前記第１の面と反対側の第２の面とを備える基板を、前記分割領域で分割して複数の素子チップを製造する素子チップの製造方法であって、前記第１の面の側がキャリアに支持されるとともに、前記素子領域と対向する前記第２の面の領域を覆い且つ前記分割領域と対向する前記第２の面の領域を露出させるように耐エッチング層が形成された前記基板を準備する準備工程と、前記準備工程の後、前記キャリアに支持された前記基板にプラズマ処理を施すプラズマ処理工程とを含み、前記プラズマ処理工程は、前記第２の面を第１のプラズマに晒すことにより、前記耐エッチング層に覆われていない領域の前記基板をこの基板の深さ方向に前記第１の面に達するまでエッチングして、前記基板を素子チップに分割し、前記第１の面、前記第２の面および前記第１の面と前記第２の面とを結ぶ側面を備える素子チップが前記キャリア上に互いに間隔をあけて保持されるとともに、前記素子チップの前記側面と前記第１の面とが成す角部に前記絶縁膜を露出させた状態とする分割工程と、前記分割工程の後、前記キャリア上に互いに間隔をあけて保持された状態で、前記素子チップを第２のプラズマに晒すことにより、前記角部に露出させた前記絶縁膜を後退させて窪み部を形成する窪み部形成工程と、前記窪み部形成工程の後、前記キャリア上に互いに間隔をあけて保持された状態で、前記素子チップを保護膜形成用ガスを供給しながら発生させた第３のプラズマに晒すことにより、前記素子チップの前記第２の面、前記素子チップの前記側面および前記窪み部に保護膜を形成する保護膜形成工程と、を含む。
本発明の電子部品実装構造体の製造方法は、請求項１から５のいずれかに記載の素子チップの製造方法によって形成された素子チップが前記第１の面に備える素子電極を、前記素子電極と半田により形成された接合部によってプリント基板に形成されたランド電極に接合して成る電子部品実装構造体の製造方法であって、前記ランド電極にペースト状の半田を供給する半田ペースト供給工程と、前記素子電極を対応する前記ランド電極に供給された半田ペーストに着地させて前記プリント基板に搭載する搭載工程と、前記プリント基板を加熱して前記半田を溶融させて前記素子電極とランド電極とを半田接合する接合部を形成する溶融工程と、前記プリント基板を冷却して溶融した前記半田を固化させる冷却工程とを含み、前記溶融工程において、前記窪み部に形成された前記保護膜が、溶融した半田の前記側面への這い上がりを抑制する。
本発明の電子部品実装構造体は、プリント基板に形成されたランド電極に素子チップに形成された素子電極を半田によって接合して成る電子部品実装構造体であって、前記素子チップは、前記プリント基板と対向する面に形成された前記素子電極と、前記素子チップの側面の前記プリント基板側の角部に形成された窪み部と、前記窪み部を被覆する保護膜とを有し、前記保護膜によって前記半田の前記側面への這い上がりが阻止されている。
本発明によれば、実装過程における導電性材料の這い上がりを抑制することができる。
本発明の一実施の形態の素子チップの製造方法の工程説明図 本発明の一実施の形態の素子チップの製造方法の工程説明図 本発明の一実施の形態の素子チップの製造方法において使用されるプラズマエッチング装置の構成説明図 本発明の一実施の形態の素子チップの製造方法の工程説明における拡大説明図 本発明の一実施の形態の素子チップの製造方法によって製造された素子チップの構成説明図 本発明の一実施の形態の電子部品実装構造体の製造方法の工程説明図
次に本発明の実施の形態を図面を参照して説明する。まず本実施の形態の素子チップの製造方法について、図１、図２を参照して説明する。ここで示す素子チップの製造方法は、分割領域で画定された複数の素子領域を有し、少なくともその一部が絶縁膜で覆われた第１の面と、この第１の面と反対側の第２の面とを備える基板を、分割領域で分割して複数の素子チップを製造するものである。
図１（ａ）に示すように、基板１は複数の素子チップ１０（図１（ｃ）参照）が第１の面１ａに作り込まれたウェハ状の基板である。基板１において素子部が形成された素子面である第１の面１ａはポリイミドなどの有機膜よりなる絶縁膜４で覆われており、第１の面１ａには、分割領域１ｃで画定された複数の素子領域２が設定されている。それぞれの素子領域２には、接続用の複数の素子電極３が、絶縁膜４から突出するように、あるいは、絶縁膜４に設けられた開口から少なくとも一部が露出するように、形成されている。基板１は素子チップ製造のための準備工程に送られ、以下に説明するように、マスク形成とキャリア６による支持とが行われる。キャリア６としては、ダイシングフレームで保持されたダイシングテープや、保持面６ａに接着層７を備えた支持基板を例示することができる。
この準備工程では、図１（ｂ）に示すように、第２の面１ｂにプラズマダイシングにおいてマスクとして機能するレジストマスクや表面保護膜などによって耐エッチング層５が形成される。すなわち第２の面１ｂには、素子領域２と対向する第２の面１ｂの領域を覆い且つ分割領域１ｃと対向する第２の面１ｂの領域を露出させるように、耐エッチング層５が形成される。また、素子電極３の先端面をキャリア６の接着層７に部分的に埋入させることにより、基板１の第１の面１ａの側がキャリア６の保持面６ａに支持される。なお、準備工程におけるマスク形成は、キャリア６による支持の前に行ってもよいし、キャリア６による支持の後に行ってもよい。
このようにして準備工程が行われた後には、キャリア６に支持された基板１にプラズマ処理を施すために、キャリア６はプラズマ処理工程に送られる。このプラズマ処理工程において用いられるプラズマエッチング装置２０の構成について、図３を参照して説明する。図３において真空容器であるチャンバ２１の内部はプラズマ処理を行うための処理室２１ａであり、処理室２１ａの底部には処理対象である基板１を支持したキャリア６を載置するステージ２２が配置されている。チャンバ２１の頂部の上面には、上部電極としてのアンテナ２３が配置されており、アンテナ２３は第１の高周波電源部２４に電気的に接続されている。処理室２１ａ内のステージ２２はプラズマ処理のための下部電極としての機能も有しており、ステージ２２は第２の高周波電源部２５に電気的に接続されている。
チャンバ２１には、排気口２１ｃを介して真空排気部２７が接続されており、真空排気部２７を駆動することにより、処理室２１ａ内が真空排気される。さらに処理室２１ａは、ガス導入口２１ｂを介してプラズマ発生用ガス供給部２６が接続されている。本実施の形態に示すプラズマエッチング装置２０では、プラズマ処理の目的に応じて、複数種類のプラズマ発生用ガスを選択的に供給することが可能となっている。ここでは、プラズマ発生用ガスの種類として、第１のガス２６ａ、第２のガス２６ｂ、第３のガス２６ｃおよび第４のガス２６ｄを選択可能となっている。
第１のガス２６ａとしては、ＳＦ６など、シリコンを対象とするエッチング効果に優れたものが用いられる。本実施の形態において第１のガス２６ａは、基板１をプラズマエッチングにより分割する第１のプラズマＰ１を発生させるために用いられる。第２のガス２６ｂは酸素ガスであり、本実施の形態においては、マスク機能を終えた後の耐エッチング層５の除去や、窪み部Ｃ（図２、図４参照）を形成するための絶縁膜４の部分的な除去など、有機膜を除去する目的で用いられる。
第３のガス２６ｃはプラズマ処理により皮膜を形成するプラズマＣＶＤ用のガスであり、Ｃ４Ｆ８、Ｃ２Ｆ６、ＣＦ４、Ｃ６Ｆ６、Ｃ６Ｆ４Ｈ２、ＣＨＦ３、ＣＨ２Ｆ２などのフッ化炭素を含むガスが用いられる。本実施の形態においては、基板１を分割した素子チップ１０の側面や第２の面１ｂ、側面１０ｃ、窪み部Ｃに保護膜を形成する保護膜形成用ガスとして用いられる。そして第４のガス２６ｄは保護膜エッチング用ガスであり、ＳＦ６ガス、酸素ガスやアルゴンガスなど物理的なエッチング効果に優れたものが用いられる。本実施の形態においては、前述の保護膜のうち不要な部分を除去するスパッタリング用途に用いられる。
プラズマエッチング装置２０によるプラズマ処理においては、まずステージ２２上に処理対象の基板１をキャリア６とともに載置し、真空排気部２７を駆動して処理室２１ａ内を真空排気する。これとともに、プラズマ処理の目的に応じたプラズマ発生用ガスを、プラズマ発生用ガス供給部２６によって処理室２１ａ内に供給して所定圧力に維持する。そしてこの状態でアンテナ２３に第１の高周波電源部２４によって高周波電力を供給することにより、処理室２１ａ内には供給されたプラズマ発生用ガスの種類に応じたプラズマが発生する。
このとき、第２の高周波電源部２５によって下部電極としてのステージ２２にバイアス電圧を印加することにより、処理室２１ａ内に発生するプラズマに対してステージ２２の方向への入射を促進するバイアス作用を及ぼすことができ、所望の特定方向へのプラズマ処理効果を強めて異方性エッチングを行うことが可能となっている。
プラズマ処理工程においては、まず前述の第１のガス２６ａを用いた第１のプラズマＰ１による処理が実行される。図１（ｃ）に示すように、基板１の第２の面１ｂを上述の第１のプラズマＰ１に晒すことにより、耐エッチング層５に覆われていない領域、すなわち図１（ａ）に示す分割領域１ｃに対応する領域の基板１をこの基板１の深さ方向に第１の面１ａに達するまでエッチングして（矢印ｅ参照）、各素子チップ１０を隔てるエッチング溝１１（図２（ａ）参照）を形成し、基板１を個片の素子チップ１０に分割する。
すなわちこの基板１の分割により、基板１の状態においては第１の面１ａであった第１の面１０ａ、第２の面１ｂであった第２の面１０ｂおよび第１の面１０ａと第２の面１０ｂとを結ぶ側面１０ｃを備える素子チップ１０が、キャリア６上に互いに間隔をあけて保持される。そしてこの分割とともに、素子チップ１０の側面１０ｃと第１の面１０ａとが成す角部Ｅに、絶縁膜４の端部が露出された状態とする（分割工程）。
分割工程におけるエッチング条件は、基板１の材質に応じて適宜選択することができる。基板１がシリコン基板の場合、分割工程におけるエッチングには、いわゆるボッシュプロセスを用いることができる。ボッシュプロセスにおいては、堆積膜堆積ステップと、堆積膜エッチングステップと、シリコンエッチングステップとを順次繰り返すことにより、耐エッチング層５に覆われていない領域を基板１の深さ方向に垂直に掘り進むことができる。
堆積膜堆積ステップの条件としては、例えば、原料ガスとしてＣ４Ｆ８を１５０〜２５０ｓｃｃｍで供給しながら、処理室内の圧力を１５〜２５Ｐａに調整し、第１の高周波電源部２４からアンテナ２３への投入電力を１５００〜２５００Ｗ，第２の高周波電源部２５から下部電極への投入電力を０Ｗ、処理時間を５〜１５秒とすればよい。堆積膜エッチングステップの条件としては、例えば、原料ガスとしてＳＦ６を２００〜４００ｓｃｃｍで供給しながら、処理室内の圧力を５〜１５Ｐａに調整し、第１の高周波電源部２４からアンテナ２３への投入電力を１５００〜２５００Ｗ，第２の高周波電源部２５から下部電極への投入電力を１００〜３００Ｗ、処理時間を２〜１０秒とすればよい。
シリコンエッチングステップの条件としては、例えば、原料ガスとしてＳＦ６を２００〜４００ｓｃｃｍで供給しながら、処理室内の圧力を５〜１５Ｐａに調整し、第１の高周波電源部２４からアンテナ２３への投入電力を１５００〜２５００Ｗ，第２の高周波電源部２５から下部電極への投入電力を５０〜２００Ｗ、処理時間を１０〜２０秒とすればよい。そして、これらの条件において、堆積膜堆積ステップ、堆積膜エッチングステップ、および、シリコンエッチングステップを繰り返すことにより、シリコン基板を１０μｍ／分の速度で掘り進むことができる。
そして上述の分割工程の後、キャリア６上に互いに間隔をあけて保持された状態で、素子チップ１０を第２のプラズマＰ２に晒す。すなわち、図２（ａ）に示すように、プラズマエッチング装置２０において処理室２１ａ内に第２のガス２６ｂを用いた第２のプラズマＰ２（アッシング用プラズマ）を発生させ、樹脂を主成分とする耐エッチング層５をアッシングにより除去する。これにより、個片に分割された素子チップ１０の第２の面１０ｂが露呈された状態となる。
これとともに、この第２のプラズマによるプラズマ処理においては、角部Ｅに露出させた有機膜よりなる絶縁膜４をアッシングにより部分的に除去して後退させることにより、角部Ｅに窪み部Ｃを形成する（窪み部形成工程）。これにより、図４（ａ）に示すように、素子チップ１０において第１の面１０ａと側面１０ｃとが成す角部Ｅには、エッチング溝１１（図２（ａ）参照）に露出した絶縁膜４の端部が部分的に除去されて後退することにより、窪み部Ｃが形成される。
このように絶縁膜４としてポリイミドなどの有機膜を用いることにより、プラズマ処理によるアッシングなどの比較的簡便な方法によって窪み部Ｃを形成することが可能となっている。なお、角部Ｅに窪み部Ｃを形成するための窪み部形成工程としてのプラズマ処理を、第１のプラズマのみによって行うようにしてもよい。この場合には、第１のプラズマを用いたプラズマ処理によって、前述の分割工程に引き続いて窪み部形成が行われる。
アッシングの条件は、耐エッチング層５の材料に応じて適宜選択することができる。例えば、耐エッチング層５がレジスト膜の場合、原料ガスとして酸素を１５０〜３００ｓｃｃｍ、ＣＦ４を０〜５０ｓｃｃｍで供給しながら、処理室内の圧力を５〜１５Ｐａに調整し、第１の高周波電源部２４からアンテナ２３への投入電力を１５００〜２５００Ｗ、第２の高周波電源部２５から下部電極への投入電力を０〜３０Ｗとすればよい。この条件において１μｍ／分程度の速度で耐エッチング層５や絶縁膜４を除去することができる。
次いで上述の窪み部形成工程の後、図２（ｂ）に示すように、保護膜形成工程が実行される。すなわちプラズマエッチング装置２０において、キャリア６上に互いに間隔をあけて保持された状態で、処理室２１ａ内で保護膜形成用ガス（フッ化炭素を含むガス）である第３のガス２６ｃを供給しながら発生させた第３のプラズマＰ３に素子チップ１０を晒す。これにより、図４（ｂ）に示すように、素子チップ１０の第２の面１０ｂ、側面１０ｃには、それぞれ、保護膜形成用ガス中のフッ化炭素がプラズマ中で分解され、その後堆積して被膜化した、フッ素と炭素を含むフルオロカーボンを主成分とする膜よりなる保護膜１２ｂ、１２ｃが形成されるとともに、窪み部形成工程にて形成された窪み部Ｃ内においても同様組成の保護膜１２ａが窪み部Ｃ内を充填する形態で形成される。
窪み部Ｃ内に形成される保護膜１２ａは、素子チップ１０を直接パッケージ基板などに接合する実装過程における導電性材料の這い上がりを抑制することを目的として形成されるものであるため、吸湿性が少なく組成が緻密なものであることが望まれる。本実施の形態では、これら保護膜の形成のために用いられる第３のプラズマＰ３の原料ガスとして、フッ化炭素を含む保護膜形成用ガスを用いることから、吸湿性が少なく組成が緻密で密着性に優れたフルオロカーボン膜より成る保護膜を形成することが可能となっている。なおこの保護膜形成工程において、キャリア６が載置されるステージ２２（図３参照）に高周波バイアスを印加する。これにより、素子チップ１０へのイオンの入射が促進され、より緻密で密着性の高い保護膜を形成することができる。
保護膜の形成条件としては、例えば、原料ガスとしてＣ４Ｆ８を１５０ｓｃｃｍ、Ｈｅを５０ｓｃｃｍで供給しながら、処理室内の圧力を１５〜２５Ｐａに調整し、第１の高周波電源部２４からアンテナ２３への投入電力を１５００〜２５００Ｗ、第２の高周波電源部２５から下部電極への投入電力を５０〜１５０Ｗとすればよい。この条件において３００秒処理することで、厚さ３μｍの保護膜を形成することができる。本実施の形態では、原料ガスとして、フッ化炭素とヘリウムの混合ガスを用いるが、これは、ヘリウムを混合することにより、プラズマ中での原料ガスの乖離が促進され、その結果として、緻密で密着性の高い保護膜を形成できるためである。
なお、上記した条件例においては、原料ガスの全流量に対するＨｅ流量の比率が、２５％（＝５０／（１５０＋５０）×１００）である。この比率は、以下に説明するように、１０％から８０％の間であることが望ましい。すなわち原料ガスの全流量に対するＨｅ流量の比率が１０％より大きいと、プラズマ中での原料ガスの乖離が促進されやすく、その結果として、より緻密で密着性の高い保護膜を形成しやすくなる。一方で、原料ガスの全流量に対するＨｅ流量の比率が８０％より大きいと、原料ガスに占めるＣ４Ｆ８の比率が減少するため、保護膜形成に寄与するプラズマ中の成分（Ｃ，Ｆおよびそれらの化合物）の基板表面への供給が不足し、基板表面における保護膜の堆積速度が遅くなり、生産性が低下する。
次に保護膜形成工程にて形成された保護膜のうち、不要な部分を除去するための保護膜除去工程が実行される。上述の保護膜形成工程においては、素子チップ１０の第１の面１０ａにおける窪み部Ｃとともに、側面１０ｃおよび第２の面１０ｂにも保護膜１２ｂが形成される（図４（ｂ）参照）。本実施の形態においては、これらの保護膜１２ｂ，１２ｃは不要であるため、これを除去するための第４のプラズマＰ４を用いたプラズマ処理が行われる。
すなわちプラズマエッチング装置２０において、処理室２１ａ内で、アルゴンガスや酸素ガスを成分とする保護膜エッチング用ガスである第４のガス２６ｄを供給しながら第４のプラズマＰ４を発生させ、図２（ｃ）に示すように、キャリア６上に互いに間隔をあけて保持された状態で、素子チップ１０を第４のプラズマＰ４に晒す。これにより、窪み部Ｃ内に形成された保護膜１２ａの少なくとも一部を残存させながら、素子チップ１０において上面に露呈した第２の面１０ｂに形成された保護膜１２ｂ、側面１０ｃに形成された保護膜１２ｃを第４のプラズマＰ４のエッチング作用によって除去する。
これにより、図４（ｃ）に示すように、素子チップ１０の第２の面１０ｂおよび側面１０ｃは露呈された状態となり、キャリア６の上面に付着した保護膜のうち、素子チップ１０に覆われていない範囲の保護膜１２ｄ（図２（ｂ）参照）も除去される。これにより、保護膜除去工程後の素子チップ１０においては、窪み部Ｃ内のみに保護膜１２ａが残存した状態となる。
保護膜除去の条件としては、例えば、原料ガスとしてＡｒを１５０〜３００ｓｃｃｍ、Ｏ２を０〜１５０ｓｃｃｍで供給しながら、処理室内の圧力を０．２〜１．５Ｐａに調整し、第１の高周波電源部２４からアンテナ２３への投入電力を１５００〜２５００Ｗ，第２の高周波電源部２５から下部電極への投入電力を１５０〜３００Ｗとすればよい。この条件において、０．５μｍ／分程度の速度で上面に露呈した保護膜をエッチングすることができる。
図５は、このような製造過程によって製造された素子チップ１０を示している。すなわち、図５（ａ）に示すように、素子チップ１０は絶縁膜４で覆われた第１の面１０ａを有しており、第１の面１０ａには絶縁膜４から突出した素子電極３が形成されている。第１の面１０ａが側面１０ｃと成す角部Ｅには、絶縁膜４が後退することにより形成された窪み部Ｃを覆う保護膜１２ａが設けられている。
なお図５（ｂ）は、窪み部Ｃを形成する過程において、絶縁膜４のみならず素子チップ１０の側面１０ｃにおいて絶縁膜４の端部に隣接する素子チップ１０を部分的に除去した窪み部Ｃ＊を形成する例を示している。すなわち、第１の面１０ａが側面１０ｃと成す角部Ｅには、絶縁膜４が後退するとともに、側面１０ｃにおいて絶縁膜４の端部と隣接する領域が部分的に除去されることにより窪み部Ｃ＊が形成されている。そして窪み部Ｃ＊は図５（ａ）に示す例と同様に、保護膜１２ａ＊によって覆われている。
このような構成を有する素子チップ１０は、以下に説明するように、樹脂パッケージングなどの工程を経ることなくプリント基板などに半田接合により直接実装して電子部品実装構造体を形成する場合に、第１の面１０ａにおけるクリーム半田などの導電性材料の濡れ広がりを抑制して、導電性材料の這い上がりを防止するという効果を有する。
以下、図６を参照して、上述の素子チップの製造方法によって形成された素子チップ１０をプリント基板に形成されたランド電極に半田接合して成る電子部品実装構造体および電子部品実装構造体の製造方法について説明する。図６（ａ）において、プリント基板１５の上面には、上述構成の素子チップ１０の接続用の素子電極３に対応して、ランド電極１６が形成されている。ランド電極１６には、素子チップ１０の搭載に先立って、ペースト状の半田１７が供給される（ペースト供給工程）。
ペースト供給工程後のプリント基板１５には、素子チップ１０が搭載される（搭載工程）。すなわち素子チップ１０の素子電極３を対応するランド電極１６に位置合わせし、図６（ｂ）に示すように、素子電極３をランド電極１６上の半田１７に着地させる。これにより、素子チップ１０はプリント基板１５に搭載される。
次いで搭載工程後のプリント基板１５はリフロー工程に送られ、ここで半田接合のための加熱が行われる。すなわちプリント基板１５を加熱して、半田１７を溶融させて素子電極３とランド電極１６とを半田接合する（溶融工程）。そしてその後、プリント基板１５を冷却して、溶融した半田を冷却固化させる（冷却工程）。これにより、図６（ｃ）に示すように、素子電極３とランド電極１６とを半田接合する半田接合部１７＊が形成される。
このようにして、プリント基板１５に形成されたランド電極１６に素子チップ１０に形成された素子電極３を半田１７によって接合して成る電子部品実装構造体が形成される。この電子部品実装構造体において、素子チップ１０は、プリント基板１５と対向する面に形成された素子電極３と、素子チップ１０の側面のプリント基板１５側の角部Ｅに形成された窪み部Ｃと、窪み部Ｃを被覆する保護膜１２ａとを有し、保護膜１２ａによって半田１７の側面１０ｃへの這い上がりが阻止された形態となっている。
すなわち、窪み部Ｃにおいては、保護膜１２ａが残留していることから、溶融工程において半田１７が溶融した溶融半田は、保護膜１２ａに接触する。フルオロカーボン膜より成る保護膜１２ａの表面性状は溶融半田の濡れ拡がりを抑制する特性を有することから、溶融工程において半田１７が溶融した溶融半田は、第１の面１０ａに沿って拡がることなく素子電極３とランド電極１６との周囲で冷却固化して、良好な半田接合部１７＊が形成される。すなわち、上述の溶融工程においては、窪み部Ｃに形成された保護膜１２ａが、溶融した半田１７の側面１０ｃへの這い上がりを抑制する。
これにより、素子チップ１０をプリント基板１５などの実装対象物に半田１７などの導電性材料を介して接合する実装過程において、半田１７の側面１０ｃへの這い上がりに起因して生じる可能性のある各種の不具合、例えば隣接する電極間での短絡や、素子チップ１０の側面１０ｃに不要な電気回路が形成されることによる消費電流の増大など、各種の不具合の原因を排除して実装品質を向上させることが可能となっている。
本発明の素子チップの製造方法および電子部品実装構造体の製造方法ならびに電子部品実装構造体は、実装過程における導電性材料の這い上がりを抑制することができるという効果を有し、複数の素子領域を有する基板を素子領域毎に分割して素子チップを製造する分野において有用である。
１ 基板
１ａ 第１の面
１ｂ 第２の面
１ｃ 分割領域
２ 素子領域
３ 素子電極
４ 絶縁膜
５ 耐エッチング層
６ キャリア
１０ 素子チップ
１０ａ 第１の面
１０ｂ 第２の面
１０ｃ 側面
１２ａ，１２ｂ，１２ｃ 保護膜
１５ プリント基板
１６ ランド電極
１７ 半田
Ｅ 角部
Ｃ 窪み部

Claims (8)

  1. 分割領域で画定された複数の素子領域を有し少なくともその一部が絶縁膜で覆われた第１の面と、前記第１の面と反対側の第２の面とを備える基板を、前記分割領域で分割して複数の素子チップを製造する素子チップの製造方法であって、
    前記第１の面の側がキャリアに支持されるとともに、前記素子領域と対向する前記第２の面の領域を覆い且つ前記分割領域と対向する前記第２の面の領域を露出させるように耐エッチング層が形成された前記基板を準備する準備工程と、
    前記準備工程の後、前記キャリアに支持された前記基板にプラズマ処理を施すプラズマ処理工程とを含み、
    前記プラズマ処理工程は、
    前記第２の面を第１のプラズマに晒すことにより、前記耐エッチング層に覆われていない領域の前記基板をこの基板の深さ方向に前記第１の面に達するまでエッチングして、前記基板を素子チップに分割し、前記第１の面、前記第２の面および前記第１の面と前記第２の面とを結ぶ側面を備える素子チップが前記キャリア上に互いに間隔をあけて保持されるとともに、前記素子チップの前記側面と前記第１の面とが成す角部に前記絶縁膜を露出させた状態とする分割工程と、
    前記分割工程の後、前記キャリア上に互いに間隔をあけて保持された状態で、前記素子チップを第２のプラズマに晒すことにより、前記角部に露出させた前記絶縁膜を後退させて窪み部を形成する窪み部形成工程と、
    前記窪み部形成工程の後、前記キャリア上に互いに間隔をあけて保持された状態で、前記素子チップを保護膜形成用ガスを供給しながら発生させた第３のプラズマに晒すことにより、前記素子チップの前記第２の面、前記素子チップの前記側面および前記窪み部に保護膜を形成する保護膜形成工程と、を含む、素子チップの製造方法。
  2. 前記保護膜形成工程の後、前記キャリア上に互いに間隔をあけて保持された状態で、前記素子チップを第４のプラズマに晒すことにより、前記窪み部に形成された前記保護膜の少なくとも一部は残存させながら、前記素子チップの前記第２の面および前記側面に形成された前記保護膜を除去する保護膜除去工程をさらに含む、請求項１記載の素子チップの製造方法。
  3. 前記絶縁膜が有機膜である、請求項１または２のいずれかに記載の素子チップの製造方法。
  4. 前記保護膜がフルオロカーボンを主成分とする膜である、請求項１から３のいずれかに記載の素子チップの製造方法。
  5. 前記保護膜形成用ガスがフッ化炭素を含む、請求項４に記載の素子チップの製造方法。
  6. 請求項１から５のいずれかに記載の素子チップの製造方法によって形成された素子チップが前記第１の面に備える素子電極を、前記素子電極と半田により形成された接合部によってプリント基板に形成されたランド電極に接合して成る電子部品実装構造体の製造方法であって、
    前記ランド電極にペースト状の半田を供給する半田ペースト供給工程と、
    前記素子電極を対応する前記ランド電極に供給された半田ペーストに着地させて前記プリント基板に搭載する搭載工程と、
    前記プリント基板を加熱して前記半田を溶融させて前記素子電極とランド電極とを半田接合する接合部を形成する溶融工程と、
    前記プリント基板を冷却して溶融した前記半田を固化させる冷却工程とを含み、
    前記溶融工程において、前記窪み部に形成された前記保護膜が、溶融した半田の前記側面への這い上がりを抑制する、電子部品実装構造体の製造方法。
  7. プリント基板に形成されたランド電極に素子チップに形成された素子電極を半田によって接合して成る電子部品実装構造体であって、
    前記素子チップは、前記プリント基板と対向する面に形成された前記素子電極と、前記素子チップの側面の前記プリント基板側の角部に形成された窪み部と、前記窪み部を被覆する保護膜とを有し、
    前記保護膜によって前記半田の前記側面への這い上がりが阻止されている、電子部品実装構造体。
  8. 前記保護膜がフルオロカーボンを主成分とする膜である、請求項７に記載の電子部品実装構造体。
JP2016019866A 2016-02-04 2016-02-04 素子チップの製造方法および電子部品実装構造体の製造方法ならびに電子部品実装構造体 Active JP6467592B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2016019866A JP6467592B2 (ja) 2016-02-04 2016-02-04 素子チップの製造方法および電子部品実装構造体の製造方法ならびに電子部品実装構造体
US15/408,750 US9953906B2 (en) 2016-02-04 2017-01-18 Method of manufacturing element chip, method of manufacturing electronic component-mounted structure, and electronic component-mounted structure
CN201710063033.4A CN107039292B (zh) 2016-02-04 2017-01-25 元件芯片的制造方法、电子部件安装构造体的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016019866A JP6467592B2 (ja) 2016-02-04 2016-02-04 素子チップの製造方法および電子部品実装構造体の製造方法ならびに電子部品実装構造体

Publications (2)

Publication Number Publication Date
JP2017139369A JP2017139369A (ja) 2017-08-10
JP6467592B2 true JP6467592B2 (ja) 2019-02-13

Family

ID=59498338

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016019866A Active JP6467592B2 (ja) 2016-02-04 2016-02-04 素子チップの製造方法および電子部品実装構造体の製造方法ならびに電子部品実装構造体

Country Status (3)

Country Link
US (1) US9953906B2 (ja)
JP (1) JP6467592B2 (ja)
CN (1) CN107039292B (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11114387B2 (en) 2017-02-15 2021-09-07 Industrial Technology Research Institute Electronic packaging structure
US10607831B2 (en) 2017-05-04 2020-03-31 International Business Machines Corporation Thiourea organic compound for gallium arsenide based optoelectronics surface passivation
JP6782215B2 (ja) * 2017-10-18 2020-11-11 古河電気工業株式会社 プラズマダイシング用マスク材、マスク一体型表面保護テープおよび半導体チップの製造方法
JP6994646B2 (ja) * 2018-01-17 2022-01-14 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
US10818553B2 (en) * 2018-03-26 2020-10-27 Panasonic Intellectual Property Management Co., Ltd. Method for cutting element chip by laser scribing
GB201917988D0 (en) * 2019-12-09 2020-01-22 Spts Technologies Ltd A semiconductor wafer dicing process

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002093752A (ja) * 2000-09-14 2002-03-29 Tokyo Electron Ltd 半導体素子分離方法及び半導体素子分離装置
JP3915992B2 (ja) * 2004-06-08 2007-05-16 ローム株式会社 面実装型電子部品の製造方法
EP1844495B1 (en) * 2005-01-24 2011-07-27 Panasonic Corporation Manufacturing method for semiconductor chips
JP2008218884A (ja) * 2007-03-07 2008-09-18 Citizen Holdings Co Ltd 半導体装置およびその製造方法
US8637967B2 (en) * 2010-11-15 2014-01-28 Infineon Technologies Ag Method for fabricating a semiconductor chip and semiconductor chip
US8802545B2 (en) * 2011-03-14 2014-08-12 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
US8557682B2 (en) * 2011-06-15 2013-10-15 Applied Materials, Inc. Multi-layer mask for substrate dicing by laser and plasma etch
JP5833411B2 (ja) * 2011-11-11 2015-12-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法ならびに液晶表示装置
US8748297B2 (en) * 2012-04-20 2014-06-10 Infineon Technologies Ag Methods of forming semiconductor devices by singulating a substrate by removing a dummy fill material
US9553021B2 (en) * 2012-09-03 2017-01-24 Infineon Technologies Ag Method for processing a wafer and method for dicing a wafer
US9362366B2 (en) * 2013-05-13 2016-06-07 Panasonic Intellectual Property Management Co., Ltd. Semiconductor element, semiconductor element manufacturing method, semiconductor module, semiconductor module manufacturing method, and semiconductor package
JP6302644B2 (ja) * 2013-11-11 2018-03-28 株式会社ディスコ ウェーハの加工方法
JP6101227B2 (ja) * 2014-03-17 2017-03-22 株式会社東芝 プラズマダイシング方法およびプラズマダイシング装置
TWI664668B (zh) * 2014-10-13 2019-07-01 新加坡商聯測總部私人有限公司 用於單一化半導體晶圓之方法
US9589812B2 (en) * 2014-11-06 2017-03-07 Fuji Xerox Co., Ltd. Fabrication method of semiconductor piece
JP5817905B1 (ja) * 2014-12-15 2015-11-18 富士ゼロックス株式会社 半導体片の製造方法

Also Published As

Publication number Publication date
US20170229384A1 (en) 2017-08-10
JP2017139369A (ja) 2017-08-10
US9953906B2 (en) 2018-04-24
CN107039292B (zh) 2021-09-24
CN107039292A (zh) 2017-08-11

Similar Documents

Publication Publication Date Title
JP6467592B2 (ja) 素子チップの製造方法および電子部品実装構造体の製造方法ならびに電子部品実装構造体
JP6476418B2 (ja) 素子チップの製造方法および電子部品実装構造体の製造方法
KR20190140967A (ko) 처리된 적층 다이들
JP6476419B2 (ja) 素子チップの製造方法および素子チップ
JP6492287B2 (ja) 素子チップの製造方法および電子部品実装構造体の製造方法
JP6492286B2 (ja) 素子チップの製造方法
CN107180754A (zh) 等离子体处理方法
JP2001144123A (ja) 半導体装置の製造方法および半導体装置
CN107039343B (zh) 元件芯片的制造方法
JP6646820B2 (ja) 素子チップの製造方法
CN106560916B (zh) 元件芯片的制造方法
JP6062254B2 (ja) ウエーハの加工方法
JP4832486B2 (ja) 回路装置
JP2006279085A (ja) 回路装置の製造方法
US20180160533A1 (en) Multilayer printed circuit board
JP2000349124A (ja) 半導体装置の製造方法および半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180221

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181116

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181127

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181210

R151 Written notification of patent or utility model registration

Ref document number: 6467592

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151