KR20190140967A - 처리된 적층 다이들 - Google Patents
처리된 적층 다이들 Download PDFInfo
- Publication number
- KR20190140967A KR20190140967A KR1020197033591A KR20197033591A KR20190140967A KR 20190140967 A KR20190140967 A KR 20190140967A KR 1020197033591 A KR1020197033591 A KR 1020197033591A KR 20197033591 A KR20197033591 A KR 20197033591A KR 20190140967 A KR20190140967 A KR 20190140967A
- Authority
- KR
- South Korea
- Prior art keywords
- dielectric layer
- microelectronic
- semiconductor die
- die
- layer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 111
- 238000000034 method Methods 0.000 claims abstract description 96
- 239000002245 particle Substances 0.000 claims abstract description 58
- 239000000463 material Substances 0.000 claims abstract description 18
- 239000010410 layer Substances 0.000 claims description 158
- 238000004377 microelectronic Methods 0.000 claims description 62
- 238000005530 etching Methods 0.000 claims description 44
- 239000011521 glass Substances 0.000 claims description 15
- 239000000853 adhesive Substances 0.000 claims description 13
- 230000001070 adhesive effect Effects 0.000 claims description 13
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 12
- 239000011247 coating layer Substances 0.000 claims description 11
- 239000011253 protective coating Substances 0.000 claims description 11
- 239000012964 benzotriazole Substances 0.000 claims description 9
- 239000000126 substance Substances 0.000 claims description 9
- QRUDEWIWKLJBPS-UHFFFAOYSA-N benzotriazole Chemical compound C1=CC=C2N[N][N]C2=C1 QRUDEWIWKLJBPS-UHFFFAOYSA-N 0.000 claims description 8
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims description 5
- 238000000576 coating method Methods 0.000 claims description 5
- 229910017604 nitric acid Inorganic materials 0.000 claims description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 238000004070 electrodeposition Methods 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 3
- 238000001020 plasma etching Methods 0.000 claims description 3
- 238000004528 spin coating Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 claims description 2
- 238000002360 preparation method Methods 0.000 abstract description 6
- 230000008569 process Effects 0.000 description 49
- 239000000758 substrate Substances 0.000 description 48
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 21
- 239000010703 silicon Substances 0.000 description 21
- 229910052710 silicon Inorganic materials 0.000 description 21
- 230000007547 defect Effects 0.000 description 19
- 235000012431 wafers Nutrition 0.000 description 13
- 239000011241 protective layer Substances 0.000 description 12
- 238000004140 cleaning Methods 0.000 description 8
- 238000005304 joining Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000005520 cutting process Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 239000000919 ceramic Substances 0.000 description 3
- 239000008139 complexing agent Substances 0.000 description 3
- 229910003460 diamond Inorganic materials 0.000 description 3
- 239000010432 diamond Substances 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 238000009832 plasma treatment Methods 0.000 description 3
- 230000002829 reductive effect Effects 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- WSMQKESQZFQMFW-UHFFFAOYSA-N 5-methyl-pyrazole-3-carboxylic acid Chemical compound CC1=CC(C(O)=O)=NN1 WSMQKESQZFQMFW-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 238000004090 dissolution Methods 0.000 description 2
- -1 flat panel Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000000670 limiting effect Effects 0.000 description 2
- GQYHUHYESMUTHG-UHFFFAOYSA-N lithium niobate Chemical compound [Li+].[O-][Nb](=O)=O GQYHUHYESMUTHG-UHFFFAOYSA-N 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000007800 oxidant agent Substances 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 239000011149 active material Substances 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 125000003354 benzotriazolyl group Chemical group N1N=NC2=C1C=CC=C2* 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000008393 encapsulating agent Substances 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 239000012634 fragment Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000002241 glass-ceramic Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000003698 laser cutting Methods 0.000 description 1
- 230000013011 mating Effects 0.000 description 1
- 150000007524 organic acids Chemical class 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 125000001425 triazolyl group Chemical group 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67121—Apparatus for making assemblies not otherwise provided for, e.g. package constructions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02076—Cleaning after the substrates have been singulated
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3085—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67092—Apparatus for mechanical treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68354—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support diced chips prior to mounting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/036—Manufacturing methods by patterning a pre-deposited material
- H01L2224/03622—Manufacturing methods by patterning a pre-deposited material using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/038—Post-treatment of the bonding area
- H01L2224/0381—Cleaning, e.g. oxide removal step, desmearing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
- H01L2224/05557—Shape in side view comprising protrusions or indentations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
- H01L2224/081—Disposition
- H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
- H01L2224/081—Disposition
- H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/808—Bonding techniques
- H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
- H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/83009—Pre-treatment of the layer connector or the bonding area
- H01L2224/8301—Cleaning the layer connector, e.g. oxide removal step, desmearing
- H01L2224/83013—Plasma cleaning
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/83009—Pre-treatment of the layer connector or the bonding area
- H01L2224/8303—Reshaping the layer connector in the bonding apparatus, e.g. flattening the layer connector
- H01L2224/83031—Reshaping the layer connector in the bonding apparatus, e.g. flattening the layer connector by chemical means, e.g. etching, anodisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
- H01L2224/83895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
- H01L2224/83896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Dicing (AREA)
- Cleaning Or Drying Semiconductors (AREA)
- Die Bonding (AREA)
- Liquid Crystal Substances (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
Abstract
기술 및 방법의 대표적인 구현예는 접합을 위한 준비로 싱귤레이션된 다이들을 처리하는 것을 포함한다. 복수의 반도체 다이 컴포넌트들이 웨이퍼 컴포넌트로부터 싱귤레이션될 수 있으며, 반도체 다이 컴포넌트들은 각각 실질적으로 평탄한 표면을 갖는다. 재료의 입자들 및 파편들이 복수의 반도체 다이 컴포넌트의 에지들로부터 제거될 수 있다. 또한, 복수의 반도체 다이 컴포넌트들 중 하나 이상이 실질적으로 평탄한 표면을 통해 준비된 접합 표면에 접합될 수 있다.
Description
관련 출원에 대한 우선권 주장 및 상호 참조
본 출원은 2018년 4월 23일자로 출원된 미국 특허 출원 제15/960,179호 및 2017년 5월 11일자로 출원된 가출원 제62/504,834호의 35 U.S.C. §119(e)(1)하의 이익을 주장하며, 이들 출원은 이에 의해 전체적으로 참고로 포함된다.
기술분야
하기의 설명은 집적 회로("IC")들의 처리에 관한 것이다. 보다 구체적으로, 하기의 설명은 접합을 위한 준비로 싱귤레이션된 다이(singulated die)들을 처리하기 위한 기술에 관한 것이다.
다이들은 다양한 마이크로 전자 패키징 스킴들의 일부로서 3차원 배열로 적층될 수 있다. 이것은 하나 이상의 다이의 층을 더 큰 베이스(base) 다이 상에 적층하는 것, 다수의 다이를 수직 배열로 적층하는 것, 및 이들 둘 모두의 다양한 조합을 포함할 수 있다. 다이들은 또한 웨이퍼들 상에 적층될 수 있거나, 웨이퍼들이 싱귤레이션 전에 다른 웨이퍼들 상에 적층될 수 있다. 다이들 또는 웨이퍼들은 직접 유전체 접합, 비접착 기술, 예컨대 지본드(ZiBond)(등록상표) 직접 접합 기술 또는 DBI(등록상표) 하이브리드 접합 기술 - 이들 둘 모두는 엑스페리 코포레이션(Xperi Corp)의 자회사인, 인벤사스 본딩 테크놀로지스, 인크.(Invensas Bonding Technologies, Inc.)(이전에, 짚트로닉스, 인크.(Ziptronix, Inc.))로부터 이용가능함 - 을 사용하는 것을 포함하여, 다양한 접합 기술을 사용해 적층 배열로 접합될 수 있다(예를 들어 전체적으로 본 명세서에 포함되는, 미국 특허 제6,864,585호 및 제7,485,968호 참조).
직접 접합 기술을 사용하여 적층 다이들을 접합할 때, 접합될 다이들의 표면들이 극도로 평평하고 매끄러운 것이 바람직하다. 예를 들어, 표면들이 지속적인 접합을 형성하도록 엄밀히 정합될 수 있도록, 표면들은 표면 토폴로지(surface topology)에 있어서 매우 낮은 변동을 가져야 한다. 표면들이 깨끗하고 표면들에 불순물, 입자, 및/또는 다른 잔류물이 없는 것이 또한 바람직하다. 예를 들어 바람직하지 않은 입자들의 존재는 입자들의 위치에서 접합을 불완전하거나 신뢰할 수 없게 만들 수 있다. 예를 들어, 접합 표면들 상에 남아 있는 몇몇 입자들 및 잔류물들은 적층 다이들 사이의 접합 계면들에서 공극(void)을 초래할 수 있다. 공극이 금속성의 전기 상호접속부 크기보다 상당히 작은 경우, 그것은 허용가능할 수 있다. 그러나, 전기 상호접속부 크기에 가깝거나 그것을 초과하는 크기의 접합 결함을 야기하는 입자들은 종종 용인될 수 없는데, 왜냐하면 그들이 상호접속부의 전기 전도율에 악영향을 미칠 수 있기 때문이다.
반도체 웨이퍼(이를테면, 예를 들어, 규소 웨이퍼)가 부서지기 쉽기 때문에, 그것이 싱귤레이션될 때 다이의 에지에서 결함 또는 입자가 생성되는 것이 일반적이다. 예로서, 규소는 절단 동안 부서져, 유리된(loose) 입자들을 형성할 수 있다. 기계적 절단 또는 소잉(sawing)은 종종 거친 에지를 남기며, 또한 절단된 다이의 에지 상에 또는 그 부근에 규소의 입자들 또는 파편들을 남길 수 있다. 또한, 기계적 소우 다이싱(saw dicing)은 전형적으로 다이싱 시트로부터 싱귤레이션된 다이의 측벽 및 에지로 재료를 전달한다. 레이저 절단이 또한 다이의 표면 또는 에지 상에 입자를 남길 수 있다. 절단 후에 다이의 표면을 세정하기 위해 다양한 공정이 사용될 수 있다. 그러나, 공정은 종종 다이의 주연부(periphery)에 또는 다이의 에지 벽에 몇몇 입자를 남길 수 있다. 다이 표면이 폴리싱되는 때에도, 파편들은 여전히 다이의 에지 또는 측벽 상에 존재할 수 있다. 뒤에 남겨진 유리된 입자들 및 파편들은 신뢰할 수 있는 접합을 형성하는 데 문제가 될 수 있다. 추가적으로, 이러한 유리된 또는 부분적으로 유리된 입자들은 후속 작업들에서 관심 대상의 접합 표면 또는 접합 공구를 재오염시킬 수 있다.
다양한 실시예 및 기술이 접합을 위한 준비로 싱귤레이션된 다이들을 처리하는 데 사용될 수 있다. 실시예는 다이 상에서 발견되는 결함의 축적을 개선하는 기술을 포함하며, 매끄러운 접합 표면을 제공하기 위해 다이의 에지에서 입자를 제거하거나, 용해시키거나, 에칭하는 것을 포함한다. 다이는 반도체 또는 비-반도체 재료로 구성될 수 있다. 반도체 재료는 예를 들어 직접 밴드 갭 또는 간접 밴드 갭 반도체 및 이들의 조합을 포함할 수 있다. 비-반도체 재료는 예를 들어 유전체 재료, 예를 들어 유리, 세라믹, 유리 세라믹, 탄화규소, 실리콘 옥시카바이드, 질화규소 또는 실리콘 옥시나이트라이드, 다이아몬드, 산화규소 등 또는 이들의 조합을 포함할 수 있다.
마이크로 전자 시스템은 베이스 반도체 층 및 유전체 층을 포함하는 적어도 제1 마이크로 전자 컴포넌트를 포함할 수 있으며, 유전체 층은 실질적으로 평탄한 표면을 갖는다. 또한, 제2 마이크로 전자 컴포넌트가 제1 마이크로 전자 컴포넌트의 유전체 층에 접착제 없이 직접 접합될 수 있으며, 유전체 층은 유전체 층의 주연부에서 언더컷(undercut)을 가져, 유전체 층의 면적이 제1 및/또는 제2 마이크로 전자 컴포넌트들의 풋프린트(footprint)의 면적보다 작다. 대안적으로, 제2 마이크로 전자 컴포넌트는 적어도 제2 베이스 반도체 층 및 제2 유전체 층을 포함할 수 있으며, 제2 유전체 층은 실질적으로 평탄한 표면을 갖는다. 또한, 제2 유전체 층은 제1 및 제2 실질적으로 평탄한 표면들에서 제1 유전체 층에 접착제 없이 직접 접합될 수 있으며, 제1 베이스 반도체 층 및 제2 베이스 반도체 층은 각각 제1 및 제2 베이스 반도체 층들의 주연부에서 언더컷을 가져, 제1 베이스 반도체 층의 풋프린트의 면적 및 제2 베이스 반도체 층의 풋프린트의 면적이 제1 및/또는 제2 유전체 층들의 면적보다 작다.
제1 실시예에서, 제1 마이크로 전자 컴포넌트 및/또는 제2 마이크로 전자 컴포넌트의 베이스 반도체 층의 주연부에 있는 언더컷이 제1 마이크로 전자 컴포넌트 및/또는 제2 마이크로 전자 컴포넌트의 유전체 층의 주연부에 있는 언더컷에 대응할 수 있다.
제2 실시예에서, 제2 마이크로 전자 컴포넌트는 적어도 베이스 반도체 층 및 실질적으로 평탄한 표면을 갖는 유전체 층을 포함할 수 있으며, 제1 마이크로 전자 컴포넌트의 유전체 층은 제2 마이크로 전자 컴포넌트의 유전체 층에 직접 접합되고, 제2 마이크로 전자 컴포넌트의 유전체 층은 제2 마이크로 전자 컴포넌트의 유전체 층의 주연부에서 언더컷을 가져, 제2 마이크로 전자 컴포넌트의 유전체 층의 면적이 제1 및/또는 제2 마이크로 전자 컴포넌트들의 풋프린트의 면적보다 작다.
마이크로 전자 시스템을 형성하기 위한 방법은 웨이퍼 컴포넌트로부터 복수의 반도체 다이 컴포넌트들을 싱귤레이션하는 단계를 포함할 수 있으며, 반도체 다이 컴포넌트들은 각각 실질적으로 평탄한 표면을 갖는다. 재료의 입자들 및 파편들이 복수의 반도체 다이 컴포넌트들의 에지들로부터 제거될 수 있다. 또한, 복수의 반도체 다이 컴포넌트들 중 하나 이상이 실질적으로 평탄한 표면을 통해 준비된 접합 표면에 접합될 수 있다.
제3 실시예에서, 재료의 입자들 및 파편들은 복수의 반도체 다이 컴포넌트들의 에지들을 에칭함으로써 제거될 수 있다. 복수의 반도체 다이 컴포넌트들의 에지들은 복수의 반도체 다이 컴포넌트들이 다이싱 캐리어(dicing carrier)(예컨대, 다이싱 시트, 다이싱 테이프 등) 상에 있는 동안 에칭될 수 있다. 또한, 복수의 반도체 다이 컴포넌트들의 에지들은 화학 에칭제를 사용하여 에칭될 수 있다. 구현예에서, 화학 에칭제는 플루오르화수소산 및 질산과 함께 벤조트라이아졸(BTA) 또는 에칭제 중의 Cu 용해를 억제하는 다른 화학물질을 포함할 수 있다. 또한, 복수의 반도체 다이 컴포넌트들의 에지들은 플라즈마 에칭을 사용하여 에칭될 수 있다. 또한, 복수의 반도체 다이 컴포넌트들의 에지들은 복수의 반도체 다이 컴포넌트들 각각의 에지들 중 하나 이상에 공간이 생성되도록 복수의 반도체 다이 컴포넌트들의 두께를 감소시키기 위해 에칭될 수 있다. 반도체 다이 컴포넌트들은 실질적으로 평탄한 표면으로서 산화물 층을 포함할 수 있고, 에칭하는 단계는 복수의 반도체 다이 컴포넌트들의 에지들에서 산화물 층의 적어도 일부를 제거하는 단계를 포함할 수 있다. 또한, 복수의 반도체 다이 컴포넌트들의 실질적으로 평탄한 표면이 에칭될 수 있다. 실질적으로 평탄한 표면은 사전 선택된 깊이까지 또는 사전 선택된 지속 시간(duration) 동안 에칭될 수 있다.
제4 실시예에서, 에칭제로부터 실질적으로 평탄한 표면을 보호하기 위해 에칭하는 단계 전에 복수의 반도체 다이 컴포넌트들의 실질적으로 평탄한 표면에 보호 코팅이 적용될 수 있다.
제5 실시예에서, 보호 코팅이 복수의 반도체 다이 컴포넌트들의 주연부로부터 뒤로 물러나게 하기 위해 싱귤레이션하는 단계 후에 복수의 반도체 다이 컴포넌트들이 가열될 수 있다. 또한, 복수의 반도체 다이 컴포넌트들의 주연부는 사전 선택된 깊이까지 에칭될 수 있다. 또한, 복수의 반도체 다이 컴포넌트들은 베이스 반도체 층 위에 유전체 층을 포함할 수 있다. 또한, 복수의 반도체 다이 컴포넌트들의 주연부는 유전체 층을 제거하고 복수의 반도체 다이 컴포넌트들의 주연부에서 베이스 반도체 층을 노출시키기 위해 에칭될 수 있다.
제6 실시예에서, 복수의 반도체 다이 컴포넌트들 중 하나 이상은 접착제 없는 직접 접합 기술 또는 금속 대 금속 확산 접합(metal to metal diffusion bond)에 의해 접합될 수 있다.
제7 실시예에서, 재료의 입자들 및 파편들이 복수의 반도체 다이 컴포넌트들의 측벽으로부터 제거될 수 있으며, 여기서 입자들 및 파편들은 복수의 반도체 다이 컴포넌트들의 측벽을 에칭함으로써 측벽으로부터 제거된다.
일 실시예에서, 싱귤레이션 단계 후에, 재료의 입자들 및 파편들이 하나 이상의 알칼리성 유체 중의 초음파 또는 메가소닉(megasonic) 방사에 의해 다이의 측벽으로부터 제거될 수 있다. 입자 제거 후에, 다이의 측벽은 다이의 평탄한 유전체 층의 부분들 및 측벽의 부분들을 제거하기 위해 추가로 에칭될 수 있다.
개시된 공정들 중 일부는 그래픽 흐름도들 및/또는 텍스트 흐름도들을 포함한 블록 흐름도들을 사용하여 예시될 수 있다. 개시된 공정들이 설명되는 순서는 제한으로 해석되도록 의도되지 않으며, 공정들, 또는 대안적인 공정들을 구현하기 위해 임의의 수의 설명된 공정 블록들이 임의의 순서로 조합될 수 있다. 게다가, 본 명세서에서 설명된 주제의 사상 및 범위로부터 벗어남이 없이 개개의 블록들이 공정들로부터 제거될 수 있다. 또한, 개시된 공정들은 본 명세서에서 설명된 주제의 범위로부터 벗어남이 없이, 임의의 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 조합과 함께, 임의의 적합한 제조 또는 처리 장치 또는 시스템에서 구현될 수 있다.
구현예들이 복수의 예를 사용하여 아래에서 더 상세히 설명된다. 다양한 구현예들 및 예들이 여기서 그리고 아래에서 논의되지만, 개개의 구현예들 및 예들의 특징들 및 요소들을 조합함으로써 추가의 구현예들 및 예들이 가능할 수 있다.
상세한 설명은 첨부 도면들을 참조하여 기술된다. 도면들에서, 도면 부호의 가장 왼쪽의 숫자(들)는 그 도면 부호가 처음으로 나타나는 도면을 식별한다. 상이한 도면들에서의 동일한 도면 부호의 사용은 유사한 또는 동일한 아이템을 지시한다.
이러한 논의를 위해, 도면에 예시된 디바이스 및 시스템은 다수의 컴포넌트를 갖는 것으로 도시된다. 본 명세서에 설명된 바와 같은, 디바이스들 및/또는 시스템들의 다양한 구현예는 더 적은 컴포넌트들을 포함할 수 있으며 여전히 본 개시의 범위 내에 있다. 대안적으로, 디바이스들 및/또는 시스템들의 다른 구현예들은 추가 컴포넌트들, 또는 설명된 컴포넌트들의 다양한 조합을 포함할 수 있으며, 여전히 본 개시의 범위 내에 있다.
도 1의 (A)는 실시예에 따른, 다이의 상부 표면 상의 결함을 도시하는 측면도이다. 도 1의 (B)는 결함을 갖는 접합된 다이들의 단면을 도시하는 측면도이다. 도 1의 (C)는 결함을 갖지 않는 접합된 다이들의 단면을 도시하는 측면도이다.
도 2는 실시예에 따른, 적층 다이들을 처리하는 예시적인 공정을 예시하는 그래픽 흐름도이다.
도 3은 다른 실시예에 따른, 적층 다이들을 처리하는 예시적인 공정을 예시하는 그래픽 흐름도이다.
도 4는 추가 실시예에 따른, 적층 다이들을 처리하는 예시적인 공정을 예시하는 그래픽 흐름도이다.
도 5의 (A)는 실시예에 따른, 리세스된(recessed) 산화물 영역을 갖는 다이의 측면도이다. 도 5의 (B)는 리세스된 산화물 영역을 갖는 다이의 측면도의 확대도이다. 도 5의 (C)는 리세스된 산화물 영역을 갖는 접합된 다이 배열의 예이다.
도 6은 실시예에 따른, 적층 다이들을 처리하기 위한 예시적인 공정을 예시하는 흐름도이다.
이러한 논의를 위해, 도면에 예시된 디바이스 및 시스템은 다수의 컴포넌트를 갖는 것으로 도시된다. 본 명세서에 설명된 바와 같은, 디바이스들 및/또는 시스템들의 다양한 구현예는 더 적은 컴포넌트들을 포함할 수 있으며 여전히 본 개시의 범위 내에 있다. 대안적으로, 디바이스들 및/또는 시스템들의 다른 구현예들은 추가 컴포넌트들, 또는 설명된 컴포넌트들의 다양한 조합을 포함할 수 있으며, 여전히 본 개시의 범위 내에 있다.
도 1의 (A)는 실시예에 따른, 다이의 상부 표면 상의 결함을 도시하는 측면도이다. 도 1의 (B)는 결함을 갖는 접합된 다이들의 단면을 도시하는 측면도이다. 도 1의 (C)는 결함을 갖지 않는 접합된 다이들의 단면을 도시하는 측면도이다.
도 2는 실시예에 따른, 적층 다이들을 처리하는 예시적인 공정을 예시하는 그래픽 흐름도이다.
도 3은 다른 실시예에 따른, 적층 다이들을 처리하는 예시적인 공정을 예시하는 그래픽 흐름도이다.
도 4는 추가 실시예에 따른, 적층 다이들을 처리하는 예시적인 공정을 예시하는 그래픽 흐름도이다.
도 5의 (A)는 실시예에 따른, 리세스된(recessed) 산화물 영역을 갖는 다이의 측면도이다. 도 5의 (B)는 리세스된 산화물 영역을 갖는 다이의 측면도의 확대도이다. 도 5의 (C)는 리세스된 산화물 영역을 갖는 접합된 다이 배열의 예이다.
도 6은 실시예에 따른, 적층 다이들을 처리하기 위한 예시적인 공정을 예시하는 흐름도이다.
개관
다양한 실시예 및 기술이 접합을 위한 준비로 싱귤레이션된 다이들을 처리하는 데 사용될 수 있다. 실시예는 다이의 싱귤레이션 동안 생성된 입자를 포함한, 다이 상에서 발견되는 입자의 축적을 개선하는 기술을 포함하며, 매끄러운 접합 표면을 제공하기 위해 다이의 에지에서 파편을 제거하거나, 용해시키거나, 에칭하는 것을 포함한다.
도 1의 (A)는 실시예에 따른, 다이의 상부 표면 상의 결함을 도시하는 측면도이다. 도시된 바와 같이, 제1 다이(102)는 어떠한 결함도 갖지 않는 것으로 도시된다. 대조적으로, 제2 다이(104)는 결함(106)을 갖는 것으로 도시된다. 물론, 결함(106)이 제1 다이(102) 및/또는 제2 다이(104)의 임의의 표면, 측벽, 및/또는 에지 상에 발생할 수 있다는 것이 인식되어야 한다.
제1 다이(102) 및/또는 제2 다이(104)는 웨이퍼, 예를 들어 GaAs, 다이아몬드 코팅된 기판, 탄화규소, 산화규소, 질화규소, 규소 웨이퍼, 리튬 니오베이트, 리튬 탄탈레이트, 평면 패널, 유리, 세라믹, 회로 보드, 패키지, 인터포저, 매립된 금속 층을 갖거나 갖지 않는 구조체, 전도성 상호접속부(108), 디바이스 또는 디바이스들 등으로부터 싱귤레이션되고/되거나 그로부터 제거될 수 있다. 일 실시예에서, 결함(106)은 입자 및/또는 파편을 포함할 수 있고, 제1 다이(102) 및/또는 제2 다이(104)의 다이 커팅, 다이싱, 및/또는 싱귤레이션으로부터 기인할 수 있다. 예를 들어, 제1 다이(102) 및/또는 제2 다이(104)의 기계적 절단(즉, 소잉)은, 특히 에지 및/또는 측벽에서, 입자(106)와 같은 결함을 야기할 수 있다. 추가적으로, 제1 다이(102) 및/또는 제2 다이(104)가 (심지어 레이저를 사용하여) 절단될 때, 제1 다이(102) 및/또는 제2 다이(104)가 부서지고/부서지거나 입자(106)(예컨대, 산화규소 입자)를 생성할 수 있다. 또한, 제1 다이(102) 및/또는 제2 다이(104)를 폴리싱한 후에, 입자(106)의 파편이 여전히 제1 다이(102) 및/또는 제2 다이(104)의 에지 및/또는 측벽 상에 존재할 수 있다.
도 1의 (B)는 입자(106)와 같은 결함을 갖는 접합된 다이들의 단면을 도시하는 측면도이다. 도시된 바와 같이, 제2 다이(104)의 접합 표면의 일부에 결함(106)이 존재하는 상태에서, 제1 다이(102)가 제2 다이(104)에 완전히 접합될 수는 없다. 이것은 제1 다이(102)와 제2 다이(104) 사이에서 발견되는 갭(110)(또는 공극)에 의해 도시된다. 이러한 갭(110)은 접합의 무결성(integrity)이 손상된다면, 또는 갭(110)이 다이(102, 104)의 접합 표면에 존재하는 경우 정합하는 전기 상호접속부(108)들의 전기 전도율에 악영향을 미치기에 충분히 크다면 용인 불가능할 수 있다. 위에서 논의된 바와 같이, 결함(106)이 제2 다이(104)의 접합 표면 상에서 발견될 수 있지만, 추가의 또는 다른 결함(예컨대, 입자)이 제1 다이(102) 및/또는 제2 다이(104)의 다른 표면 및/또는 측벽을 따라 발견될 수 있다.
도 1의 (C)는 결함을 갖지 않는 밀접하게 접합된 다이들의 단면을 도시하는 측면도이다. 도시된 바와 같이, 제1 다이(102)는 제2 다이(104)에 완전히 그리고 완벽하게 접합된다. 다이(102, 104)의 표면에서 임의의 전도성 상호접속부(108)들이 또한 상호접속부(108)들 사이의 신뢰할 수 있는 전기 전도율을 갖고서 접합된다. 도 1의 (C)는 각각이 접합을 위해 적절하게 준비된 후의 제1 다이(102) 및 제2 다이(104)를 도시한다. 예를 들어, 제1 다이(102) 및/또는 제2 다이(104)의 에지 및 측벽이 규소의 입자 및 파편을 제거하도록 세정 및 에칭될 수 있다. 제1 다이(102) 및/또는 제2 다이(104)가 싱귤레이션 후에 캐리어(예컨대, 다이싱 시트 또는 테이프, 그립 링(grip ring) 등) 상에 여전히 있는 동안 제1 다이(102) 및/또는 제2 다이(104)의 에지가 건식(플라즈마) 에칭 및/또는 습식(화학) 에칭으로 에칭될 수 있다. 싱귤레이션 및 에칭 동안 표면을 보호하기 위해 보호 코팅이 제1 다이(102) 및/또는 제2 다이(104)의 접합 표면에 적용될 수 있다. 일례에서, 제1 다이(102) 및/또는 제2 다이(104)의 표면 및 측벽이 에칭될 수 있는 반면, 다른 예에서 에칭은 제1 다이(102) 및/또는 제2 다이(104)의 측벽으로 제한될 수 있다. 상호접속부(108)가 단순화하여 도시되어 있으며 일정한 축척으로 작성되지 않은 것에 유의한다. 예를 들어, 상호접속부(108)는 상호접속부(108)를 함께 형성하는 하나 이상의 층을 포함할 수 있다. 또한, 상호접속부(108)는 어느 하나 또는 둘 모두의 다이(102, 104)를 통해 부분적으로 또는 완전히 연장될 수 있거나, 심지어 다이(들)(102, 104) 내의 디바이스들을 상호접속시키는 트레이스들의 패턴으로서 다이(102, 104)의 표면(들)에만 또는 표면(들)을 따라서만 제공될 수 있다.
예시적인 실시예
도 2는 실시예에 따른, 적층 다이들을 처리하는 예시적인 공정(200)을 예시한다. (A)에서, 기판(202)(예를 들어, 규소 웨이퍼일 수 있음)은 절연체 또는 유전체 층, 예컨대 산화물, 또는 하이브리드 접합 층, 예컨대 절연 재료(예컨대 산화물)와 전기 전도성 상호접속 층의 조합을 포함할 수 있는 접합 층(204)을 포함할 수 있다. 이러한 접합 층(204)은 기판(202)의 하나의 면 또는 양쪽 면 상에 형성될 수 있다. 층(들)(204)은 제1 보호 층(206) 및/또는 제2 보호 층(208)에 의해 보호될 수 있다. 대안적으로, 기판(202)은 노출되고/되거나 임의의 수의 보호 층을 가질 수 있다.
(B)에서, 기판(202)은 캐리어(212) 상에서 복수의 싱귤레이션된 다이(210)로 싱귤레이션될 수 있다. 일 실시예에서, 캐리어(212)는 처리 시트, 다이싱 시트 또는 테이프, 그립 링 등을 포함할 수 있다. 또한, 기판(202)은 소우 다이싱, 습식 에칭 또는 건식 에칭, 또는 레이저 방법, 또는 이들의 조합들을 사용하여 싱귤레이션될 수 있다. 일 실시예에서, 싱귤레이션된 다이(210)는 실질적으로 평탄한 표면을 가질 수 있다.
(C)에서, 싱귤레이션된 다이(210)는 (예를 들어, 기판(202)을 위한 캐리어(212)로서 사용되는 테이프 상의 접착제 층을 경화시키기 위해, 테이프와 접촉하는 다이(210) 표면 사이의 접착력을 감소시키기 위해, 등등) 자외 광(UV)에 노출될 수 있다. 또한, 일 실시예에서, 싱귤레이션된 다이(210)를 세정하고 추가 처리하기 위한 준비로, 싱귤레이션된 다이(210)가 캐리어(212) 상에 있는 동안 캐리어(212)가 신장될 수 있다. 추가 처리는 예를 들어 싱귤레이션된 다이(210)의 두께를 감소시키는 것을 포함할 수 있다.
(D)에서, 싱귤레이션된 다이(210)가 세정될 수 있고 싱귤레이션된 다이(210)의 측벽이 에칭될 수 있다. 예를 들어, 세정은 보호 층(206) 및/또는 보호 층(208)을 포함한, 하나 이상의 보호 층을 제거할 수 있다. 실시예에서, 에칭은 산화규소, 질화규소, 및/또는 규소를 용해시켜 입자 및/또는 파편을 제거할 수 있다. 산을 포함한 화학 에칭제(211)가 접합 층(204)을 포함한 다이(210)의 표면의 주연부를 에칭하는 데 사용될 수 있고, 또한 싱귤레이션된 다이(210)의 측벽을 에칭하는 데 사용될 수 있다. 싱귤레이션된 다이(210)의 표면 및/또는 측벽이 에칭되는 예에서(예를 들어, 규소 다이(210)에 대해), 에칭제(211)는 플루오르화수소산과 적합한 산화제, 예를 들어 질산의 화학 혼합물을 포함할 수 있다. 몇몇 응용에서, 습식 에칭제는 산화제와 조합된 완충 플루오르화수소산과 적합한 유기산의 혼합물로 구성될 수 있다. 다른 응용에서, 에칭제로부터 다이(210) 접합 표면 상의 금속을 보호하기 위해 적합한 금속 착화제가 에칭 용액에 첨가될 수 있다. 일례에서, 금속 착화제 또는 부동태화제는 트라이아졸 모이어티(moiety)를 갖는 분자, 예를 들어 벤조트라이아졸(BTA) 등으로 구성될 수 있다. 일 실시예에서, BTA는 에칭 용액에 의한 부식 또는 용해로부터 싱귤레이션된 다이(210)의 표면 상의 구리를 보호할 수 있다.
다이(210)의 표면(및 측벽)을 에칭하고 보호 층(206 및/또는 208)을 벗겨낸 후에, 착화제가 다이(210)의 접합 표면으로부터 세정된다. 습식 에칭에 대한 대안으로서, 다이(210)의 측벽은 또한 규소를 에칭하는 데 사용되는 공정과 유사한 플라즈마 처리를 사용하는 것을 비롯해 건식 에칭 방법을 사용해 세정될 수 있다. 건식 측벽 에칭 단계 후에, 보호 층(206)은 다이(210)의 측벽의 접합 표면으로부터 벗겨질 수 있다. 보호 층(206)을 세정하는 것은 또한 건식 에칭으로부터 기인하는 임의의 유기 재료 잔류물을 세정하는 것을 포함할 수 있다. 일 실시예에서, 처리된 다이(210)의 측벽 상의 유기 잔류물은 온전한 상태로 두어질 수 있다. 강하게 접착된 측벽 유기 잔류물은 다이(210)로부터의 후속 입자 탈락(shedding)을 최소화할 수 있다.
또한, 싱귤레이션된 다이(210)의 세정 및/또는 추가 처리는 스핀 픽스처(spin fixture)(214)(또는 이와 유사한 것) 상에서 발생할 수 있다. 화학 에칭제(211)는 다이싱된 웨이퍼 표면 상에 분무되고, 다이(210)의 상부 표면 위에 얇은 층을 형성하고, 다이(210)들 사이의 갭을 충전한다. 일 실시예에서, 싱귤레이션된 다이(210)의 측벽을 에칭하는 것은 다이(210)의 측벽 상의 결함이 제거되게 할 수 있다.
선택적으로, 실시예에서, 측벽 및 측벽 상에 존재할 수 있는 임의의 입자 및/또는 파편에 코팅하도록 다이(210)의 측벽이 선택적으로 코팅될 수 있다. 예를 들어, 선택적 코팅(218)이 스핀 코팅 공정, 일렉트로 코팅 공정 등을 사용하여 측벽에 적용될 수 있다. 입자 및/또는 파편을 측벽에 접착시키도록 입자 및/또는 파편이 코팅(218)으로 측벽에 코팅되어, 입자 및/또는 파편이 다이(210)의 접합 표면을 포함한 다이(210)의 다른 영역을 오염시키는 것을 방지한다. 다양한 실시예에서, 코팅 층(218)은 측벽의 규소에 접착되고 임의의 다른 표면에는 일반적으로 접착되지 않을 유리, 붕소 도핑된 유리, 인 도핑된 유리 등과 같은 재료를 포함한다.
다양한 실시예에서, 코팅 층(218)은 입자 및 파편을 다이(210)의 측벽에 포획하고 측벽으로부터의 그들의 탈락을 방지하는, 대략 50 nm 이하인 층을 포함한다. 코팅 층(218)은 안정화를 위해 미리 정해진 온도(예컨대, 대략 80℃ 등)에서 미리 정해진 지속 시간 동안 다이(210)에 열 경화될 수 있다. 논의된 바와 같이 다이(210)를 세정한 후에 코팅 층(218)이 추가될 수 있지만, 다양한 실시예에서, 코팅 층(218)은 공정(200)의 다른 단계에서 측벽에 침착(depositing)될 수 있다.
(E)에서, 싱귤레이션된 다이(210)는 보호 층(206)의 임의의 잔류물을 제거하기 위해 (예를 들어, 애싱(ashing)과 같은) 플라즈마 공정을 겪을 수 있다. (F)에서, 싱귤레이션된 다이(210)는 단계 (E)로부터 기인하는 잔해의 임의의 잔류물 또는 입자를 제거하도록 세정될 수 있다. (G)에서, 싱귤레이션된 다이(210)(산화물 층(204)들 중 하나 또는 둘 모두를 포함함)는 직접 접합을 위해 싱귤레이션된 다이(210)를 준비하기 위해서 플라즈마-활성화(표면 활성화)될 수 있다. (H)에서, 플라즈마-활성화된 싱귤레이션 다이(210)가 세정될 수 있다. (I)에서, 싱귤레이션된 다이(210)들 중 하나 이상이 제2 기판(216)의 준비된 표면에 접합될 수 있다. 특히, 싱귤레이션된 다이(210)의 접합 층(204)(예컨대, 전도성 층을 갖거나 갖지 않는 산화물 또는 유전체 층)이 제2 기판(216)의 준비된 표면에 직접 접합될 수 있다. 일 실시예에서, 싱귤레이션된 다이(210)는 (접합 층(204)을 통해) 지본드(등록상표) 직접 접합 또는 DBI(등록상표) 하이브리드 접합 기술 등을 사용하여 제2 기판(216)에 접합될 수 있으며, 여기서 싱귤레이션된 다이(210)는 접착제의 사용 없이 제2 기판(216)의 표면의 부분들에 직접 접합(그리고, 몇몇 경우에, 전기적으로 접속)된다.
다양한 구현예에서, 기판(216)은 규소 웨이퍼, GaAs, 다이아몬드 코팅된 기판, 탄화규소, 산화규소, 질화규소, 리튬 니오베이트, 리튬 탄탈레이트, 평면 패널, 유리, 세라믹, 회로 보드, 패키지, 인터포저, 매립된 디바이스 또는 디바이스들을 갖거나 갖지 않는 구조체 등의 다른 준비된 표면을 포함할 수 있다. 일 실시예에서, 준비된 기판(216)은 아래에서 추가로 논의되는 바와 같이 다른 다이(210) 또는 다른 접합된 다이(304)의 표면을 포함한다.
도 3은 실시예에 따른, 적층 다이들을 처리하는 예시적인 공정(300)을 예시한다. 전술된 바와 같이, 공정(300)의 단계 (A) 내지 단계 (D)는 공정(200)의 단계 (A) 내지 단계 (D)와 일치하는 방식으로 기능한다. 이는 (동일한 또는 별개의 공정 단계에서) 다이(210)의 표면 및 주연부를 에칭하여 다이(210)의 표면 및 주연부로부터 규소 또는 산화물의 입자 및 파편을 제거하는 것을 포함한다.
선택적으로, 실시예에서, 전술된 바와 같이, 측벽 및 측벽 상에 존재할 수 있는 임의의 입자 및/또는 파편에 코팅하도록 다이(210)의 측벽이 선택적으로 코팅될 수 있다. 예를 들어, 선택적 코팅(218)이 스핀 코팅 공정, 일렉트로 코팅 공정 등을 사용하여 측벽에 적용될 수 있다. 입자 및/또는 파편을 측벽에 접착시키도록 입자 및/또는 파편이 코팅(218)으로 측벽에 코팅되어, 입자 및/또는 파편이 다이(210)의 접합 표면을 포함한 다이(210)의 다른 영역을 오염시키는 것을 방지한다. 다양한 실시예에서, 코팅 층(218)은 측벽의 규소에 접착되고 임의의 다른 표면에는 일반적으로 접착되지 않을 유리, 붕소 도핑된 유리, 인 도핑된 유리 등과 같은 재료를 포함한다.
다양한 실시예에서, 코팅 층(218)은 입자 및 파편을 다이(210)의 측벽에 포획하고 측벽으로부터의 그들의 탈락을 방지하는, 대략 50 nm 이하인 층을 포함한다. 코팅 층(218)은 안정화를 위해 미리 정해진 온도(예컨대, 대략 80℃ 등)에서 미리 정해진 지속 시간 동안 다이(210)에 열 경화될 수 있다. 논의된 바와 같이 다이(210)를 세정한 후에 코팅 층(218)이 추가될 수 있지만, 다양한 실시예에서, 코팅 층(218)은 공정(300)의 다른 단계에서 측벽에 침착될 수 있다.
공정(300)을 계속 참조하면, (E)에서, 싱귤레이션된 다이(210)는, 설명된 공정 단계들(몇몇 실시예에서, 싱귤레이션을 포함함) 모두에 대해, 스핀 픽스처(214)(또는 이와 유사한 것)로 이송되고 스핀 플레이트(214) 등과 같은 단일 캐리어 상에 있는 동안 처리/세정될 수 있다. 대안적으로, 싱귤레이션된 다이(210)는 각각의 스테이션에서 하나 이상의 공정에 대해 (스핀 플레이트(302)와 같은) 상이한 캐리어들 사이에서 이송될 수 있다. (F)에서, 싱귤레이션된 다이(210)는 여전히 스핀 플레이트(302) 상에 있는 동안 (공정(200)의 단계 (E)와 유사한 방식으로) 보호 층(206)의 임의의 잔류물을 제거하기 위해 플라즈마 처리를 겪을 수 있다.
(G)에서, 싱귤레이션된 다이(210)는 (F)에서의 플라즈마 공정으로부터 기인하는 잔류물을 제거하기 위해 세정될 수 있다. (H)에서, 싱귤레이션된 다이(210)는 직접 접합을 위해 싱귤레이션된 다이(210)(접합 층(들)(204)을 포함함)를 준비하기 위해서 플라즈마-활성화(표면 활성화)될 수 있다. (I)에서, 플라즈마-활성화된 싱귤레이션 다이(210)가 세정될 수 있다.
(J)에서, 싱귤레이션된 다이(210)들 중 하나 이상이 제2 기판(216)의 준비된 표면에 접합될 수 있다. 특히, 접합 층(204)(예컨대, 전도성 층을 갖거나 갖지 않는 산화물 또는 유전체 층)이 제2 기판(216)의 준비된 표면에 접합될 수 있다. 일 실시예에서, 싱귤레이션된 다이(210)는 (산화물 층(204)을 통해) (예를 들어, 접착제 또는 개재 층 없이) 지본드(등록상표) 직접 접합 또는 DBI(등록상표) 하이브리드 접합 기술 등을 사용하여 제2 기판(216)에 직접 접합될 수 있다.
(K)에서, 싱귤레이션된 다이(210)와 유사하게 준비된, 하나 이상의 추가의 싱귤레이션된 다이(304)(예컨대, 다이(304)가 또한 기판(202)으로부터 싱귤레이션될 수 있음)가 싱귤레이션된 다이(210)들 중 하나 이상의 노출된 제2 표면에 접합되어, 하나 이상의 다이 스택(die stack)을 형성할 수 있다. 특히, 싱귤레이션된 다이(304)의 접합 층(306)(예컨대, 전도성 층을 갖거나 갖지 않는 산화물 또는 유전체 층)이 접합을 위해 또한 준비된 싱귤레이션된 다이(210)의 제2 표면에 직접 접합될 수 있다. 접합을 위한 준비는 원하는 바에 따라 하나 이상의 세정, 표면 평탄화, 및 플라즈마 처리 공정 단계를 포함할 수 있다. 또한, 다이(210)의 제2 표면(주연부를 포함함)은 또한 바람직하지 않은 입자 및 파편 등을 제거하기 위해 에칭될 수 있다.
원하는 양의 다이 층을 갖는 다이 스택을 형성하기 위해 추가의 싱귤레이션된 다이(304)가 유사한 방식으로 추가될 수 있다. 몇몇 실시예에서, 싱귤레이션된 다이(210) 및 제2 기판(216)은 싱귤레이션된 다이(304)의 각각의 층이 추가된 후에 추가적인 열 처리에 의해 접합 후에 열 처리될 수 있다. 대안적으로, 싱귤레이션된 다이(210), 싱귤레이션된 다이(304), 및 제2 기판(216)은 일단 적층 다이(210, 304)의 여러 층 또는 모든 층이 제 위치에 있고 접합되면 열 처리된다.
도 4는 실시예에 따른, 적층 다이들을 처리하는 다른 예시적인 공정(400)을 예시한다. (A)에서, 레지스트 층(402)이 싱귤레이션된 다이(210) 상에 코팅되는데, 이 싱귤레이션된 다이는 접합 층(204)(예컨대, 전도성 층 또는 구조체를 갖거나 갖지 않는 절연 또는 유전체 층) 및 기판 영역(202)(예컨대, 규소)을 포함한다. 구현예에서, 레지스트 층(402)은 예를 들어 싱귤레이션된 다이(210)의 표면의 나머지를 보호하면서 싱귤레이션된 다이(210)의 주연부를 노출시키도록 패턴화될 수 있다. 다양한 실시예에서, 싱귤레이션된 다이(210)는 다이싱 및/또는 스크라이빙(scribing)을 사용하여 싱귤레이션될 수 있다.
(B)에서, 싱귤레이션된 다이(210)의 노출된 에지 및 측벽은 세정 및 에칭되어, 싱귤레이션된 다이(210)의 주연부에 언더컷 또는 리세스를 생성할 수 있다. 예를 들어, 싱귤레이션된 다이(210)의 거칠게 절단된 에지는 에칭에 의해 매끄럽게 될 수 있다. 또한, 싱귤레이션된 다이(210)의 주연부는 주연부에서 싱귤레이션된 다이(210)의 감소된 전체 두께를 갖도록 리세스되어, 싱귤레이션된 다이(210)의 에지에 공간을 생성할 수 있다. 예를 들어, 기판(202)(예컨대, 규소) 상의 접합 층(204)(예컨대, 유전체, 산화물 등)을 갖는 싱귤레이션된 다이(210)는 싱귤레이션된 다이(210)의 주연부에서 접합 층(204)의 산화물 중 일부를, 그리고 몇몇 경우에 또한 기판(202)의 규소의 일부를 제거하도록 에칭될 수 있다. 에칭은 접합 층(204)의 유전체 산화물이 싱귤레이션된 다이(210)의 에지로부터 뒤로 리세스되게 하여, 리세스에서 아래의 기판(202)의 규소를 노출시킨다. 일 실시예에서, 리세스에 의해 형성되는 공간은 직접 접합 동안 접합 표면들에 대한 얼마간의 허용 오차를 허용하여, 직접 접합 기술의 신뢰성을 개선하고 접합으로부터의 응력을 제거할 수 있다.
일 실시예에서, 싱귤레이션된 다이(210)는 산화물 층(204) 상에 배치된 레지스트 층(402)이 유동하여 싱귤레이션된 다이(210)의 에지로부터 후퇴하도록 승온(예컨대, 120℃)에서 처리될 수 있다. 싱귤레이션된 다이(210)의 에지가 에칭될 때, 산화물 층(204)의 노출된 부분이 제거될 수 있다. 또한, 에칭에 사용되는 지속 시간 및 포뮬레리(formulary)에 따라, 기판(202)의 규소 중 일부가 추가적으로 제거될 수 있다. 예를 들어, 지속 시간이 길수록, 더 많은 양의 기판(202)이 제거될 수 있다. 몇몇 경우에, 유전체 산화물 층(204)은 싱귤레이션된 다이(210)의 에칭의 결과로서 경사진 프로파일을 가질 수 있다. 이러한 경사진 프로파일은 에칭이 기판(202)의 깊이까지 수행되는 경우 기판(202)(예컨대, 규소) 내로 연장될 수 있다.
몇몇 실시예에서, 유전체 층(204)을 에칭 백(etching back)하는 공정은 필요한 바에 따라 건식 에칭 습식 에칭 또는 둘 모두와 조합된 리소그래피 방법을 사용하여 수행될 수 있다. 예를 들어, 다이(210)의 표면이 패턴화될 수 있고, 유전체 층(204)의 원치 않는 부분이 건식 에칭 방법에 의해 제거될 수 있고, 임의의 원치 않는 노출된 전도성 특징부가 예를 들어 습식 에칭 방법에 의해 제거될 수 있다. 다른 응용에서, 하나의 작업에서 원치 않는 유전체 및 전도성 부분들을 제거하는 것이 바람직할 수 있다. 일례에서, 전도성 특징부를 산화시킬 수 있는 할로겐화물 이온을 함유하는 습식 에칭제, 예를 들어 완충 플루오르화수소산 및 과산화수소 또는 질산을 함유하는 포뮬레리(또는 이와 유사한 것)가 원치 않는 유전체 및 전도성 특징부들을 제거하기 위해 다이(210)의 표면에 적용될 수 있다. 원치 않는 유전체 및 전도성 특징부들의 제거 후에, 싱귤레이션 작업을 위해 보호 층이 적용될 수 있다.
(C)에서, 레지스트 층(402)이 싱귤레이션된 다이(210)의 표면으로부터 제거될 수 있다. 또한, (D)에서, 싱귤레이션된 다이(210)가 세정될 수 있다.
(E) 및 (F)에서, 싱귤레이션된 다이(210)는 위에서 논의된 바와 같이 접합을 위해 준비된 제2 기판(404)(예를 들어, 다른 다이(210 또는 304), 제2 기판(216) 등)에 접합될 수 있다. 일 실시예에서, 싱귤레이션된 다이(210)는 지본드(등록상표) 또는 하이브리드 DBI(등록상표) 기술 등(예컨대, 접착제 또는 개재 층 없이)을 사용하여 기판(404)의 준비된 표면에 접합될 수 있다. 도 4의 예시에서, (E) 및 (F)에서, 다이(210)만이 산화물 층(204)을 갖는 것으로 도시되어 있다. 그러나, 몇몇 실시예에서, 접합될 컴포넌트들(예를 들어, 다이(210), 다이(304), 또는 기판(216)) 양자가 접합 표면에서 (예를 들어, 산화물 층(204)과 같은) 산화물 영역을 포함할 수 있다. 다시 말해서, 컴포넌트들은 각자의 산화물 영역들에서 접합된다. 몇몇 응용에서, 다이(210)의 유전체 또는 산화물 층(204) 및 기판(202)의 준비된 표면은 전도성 특징부들(도시되지 않음)을 포함할 수 있다. 다이(210) 및 기판(202)의 준비된 표면의 유전체 부분들은 초기에 더 낮은 온도에서 접합될 수 있다. 임의의 전도성 특징부들이 150 내지 350℃의 더 높은 온도에서 결합될 수 있다. 다른 응용에서, 유전체 부분과 전도성 특징부 접합은 동일한 온도에서 형성된다.
(E)에 도시된 구현예에서, 단계 (D)의 에칭의 결과로서, 싱귤레이션된 다이(210)의 산화물 층(204)의 에지들이 언더컷(408)을 포함할 수 있다. 이 구현예에서, 싱귤레이션된 다이(210)는 싱귤레이션된 다이(210)의 주연부에서 언더컷(408)을 포함할 수 있으며, 따라서 산화물 층(204)의 면적이 기판(202) 및/또는 기판(404)의 풋프린트의 면적보다 작다. 추가적으로 또는 대안적으로, (F)에 도시된 구현예에서, 단계 (D)의 에칭의 결과로서, 기판(202) 및 기판(404)의 에지들이 언더컷(410)을 포함할 수 있다. 이 구현예에서, 싱귤레이션된 다이(210)는 싱귤레이션된 다이(210)의 주연부에서 언더컷(410)을 포함할 수 있으며, 따라서 산화물 층(204)의 면적이 기판(202) 및/또는 기판(404)의 풋프린트의 면적보다 크다. 이 구현예들에서, 기판(202) 및 기판(404)은 각각 제1 및 제2 접합된 마이크로 전자 컴포넌트들과 대응할 수 있다.
다양한 실시예에 따르면, 본 명세서에 설명된 에지 또는 측벽 에칭 기술은 싱귤레이션된 다이(210)의 대량 제조를 위한 직접 접합 공정의 복잡성 및 비용의 감소를 제공할 수 있다. 또한, 싱귤레이션된 다이(210)의 주연부 및/또는 에지로부터의 다이싱 입자 및 파편의 제거는 웨이퍼-대-웨이퍼, 다이-대-웨이퍼, 다이-대-다이, 및 다이-대-시스템 패키징에서 공정-관련 결함을 감소시킬 수 있다. 또한, 적층된 싱귤레이션된 다이(210)들의 에지들을 둥글게 함으로써 3차원 배열로 적층된 패키징된 싱귤레이션된 다이(210)들에서 응력이 감소될 수 있다. 본 명세서에 설명된 기술은 또한 더 적은 다이 처리 단계, 더 높은 제조 스루풋(through-put), 및 지본드(등록상표) 및 직접 접합 상호접속(DBI(등록상표)) 제조 디바이스에 대한 개선된 이익률을 생성할 수 있다. 개시된 기술들의 다른 이점들이 또한 당업자에게 명백할 것이다.
도 5의 (A)는 실시예에 따른, 리세스된 접합 층(204)(예컨대, 전도성 층들을 갖거나 갖지 않는 절연 또는 유전체 층)을 갖는 예시적인 다이(210)의 일부분의 측면도이다. 또한, 도 5의 (B)는 리세스된 접합 층(204)(예컨대, 산화물 영역)을 갖는 다이(210)의 측면도의 확대도이다. 도시된 바와 같이, 다이(210)는 기판(202)으로부터 뒤로 리세스된 접합 층(204)을 포함할 수 있다. 도 5의 (B)의 측면도는 예를 들어 도 4의 단계 (D)에 도시된 측면도와 대응할 수 있다. 또한, 도 5의 (B)는 접합 층(204)의 하나의 면 상에 리세스를 포함하지만, 도 4의 단계 (D) 및 도 5의 (C)에 도시된 바와 같이, 리세스는 또한 접합 층(204)의 양쪽(또는 다른) 면 상에 위치될 수 있다.
특히, 산화물 층(204)의 경사진 프로파일(502)은 (예를 들어, 도 4의 단계 (D)를 참조하여 설명된 바와 같이) 에칭으로 인해 기판(202) 내로 연장될 수 있다. 또한, 경사진 프로파일(502)은 기판(202)의 주변부(perimeter)에서 여유(clearance)를 제공할 수 있으며, 따라서 기판(202)의 주변부에 임의의 입자들이 존재하는 경우에도, 예를 들어 싱귤레이션된 다이(210)와 제2 기판(216)(또는 이와 유사한 것)의 준비된 표면 사이에서 엄밀하고 밀접한 접합이 달성될 수 있다.
예를 들어 이는 도 5의 (C)에 예시되어 있으며, 여기서 예시적인 다이(210)가 다른 예시적인 다이(210')에 접합되어, 예시적인 다이 스택 또는 예시적인 마이크로 전자 어셈블리(500)(또는 이와 유사한 것)를 형성하는 것으로 도시되어 있다. 도 5의 (C)의 예시에 도시된 바와 같이, 산화물과 같은 절연 또는 유전체 재료를 포함하며 하나 이상의 전도성 층 또는 구조체(504)를 또한 포함할 수 있는 접합 층(204)은, 산화물과 같은 절연 또는 유전체 재료를 또한 포함하며 하나 이상의 전도성 층 또는 구조체(504')를 또한 포함할 수 있는 접합 층(204')에 직접 접합된다. 전도성 특징부(504, 504')는 단지 각자의 접합 층(204, 204') 내로만 연장될 수 있거나, 부분적으로 또는 완전히 다이(201, 210')를 통해 연장될 수 있다. 접합 층(204)에 있는 리세스와 접합 층(204')(존재하는 경우)에 있는 리세스는 어셈블리(500)의 주연부에서 갭(506)을 형성할 수 있으며, 여기서 다이(210)는 다이(210')에 접합된다. 다양한 실시예에서, 갭(506)은 갭(506) 내에 남아 있는 임의의 입자(508)들이 전도성 구조체(504, 504')들 사이의 엄밀하고 전기 전도성의 신뢰성 있는 접합을 포함한 접합 표면(204, 204')들 사이의 엄밀하고 밀접한 접합의 형성을 방해하지 않을 수 있게 하는 크기를 가질 수 있다. 다양한 실시예에서, 갭(506)은 원하는 바에 따라, 예를 들어 봉지재(encapsulant), 유전체 재료, 언더필 재료(underfill material) 등으로 충전될 수 있다. 다른 실시예들에서, 갭(506)은 충전되지 않은 채로 유지될 수 있거나, 원하는 바에 따라 다른 불활성 또는 활성 재료로 충전될 수 있다. 도 5의 (A) 및 도 5의 (B)에 도시된 바와 같은 유사한 프로파일이 다이(210, 210')의 배면 상에 생성될 수 있고, 2개 초과의 다이가 함께 적층될 수 있다.
도 6은 실시예에 따른, 적층 다이들을 처리하기 위한 예시적인 공정을 예시하는 흐름도(600)이다. 602에서, 공정은 (예를 들어, 기판(202)과 같은) 웨이퍼 컴포넌트로부터 (예를 들어, 싱귤레이션된 다이(210)들 또는 싱귤레이션된 다이(304)들과 같은) 복수의 반도체 다이 컴포넌트를 싱귤레이션하는 것을 포함한다. 실시예에서, 반도체 다이 컴포넌트들 각각은 실질적으로 평탄한 표면을 갖는다. 다른 실시예에서, 공정은 (싱귤레이션 전에 또는 후에) 반도체 다이 컴포넌트들의 실질적으로 평탄한 표면 위에 (예를 들어, 보호 코팅(206)과 같은) 보호 코팅을 침착시키는 것을 포함한다.
일 실시예에서, 공정은 (보호 코팅(206)과 같은) 보호 코팅이 복수의 반도체 다이 컴포넌트의 주연부로부터 뒤로 물러나게 하기 위해, 싱귤레이션 후에, 복수의 반도체 다이 컴포넌트를 가열하는 것을 포함한다. 또한, 복수의 반도체 다이 컴포넌트의 주연부 및/또는 복수의 반도체 다이 컴포넌트의 실질적으로 평탄한 표면이 사전 선택된 깊이까지 에칭될 수 있다.
대안적으로, 복수의 반도체 다이 컴포넌트는 베이스 반도체 층 위에 유전체 층을 포함할 수 있다. 또한, 유전체 층은 실질적으로 평탄한 표면을 가질 수 있고, 전술된 바와 같이, 유전체 층은 하나 이상의 전도성 특징부를 포함할 수 있다. 일 실시예에서, 공정은 유전체 층의 적어도 일부가 제거되고 복수의 반도체 다이 컴포넌트의 주연부에서 베이스 반도체 층이 노출되도록 복수의 반도체 다이 컴포넌트의 주연부를 에칭하는 것을 포함한다.
604에서, 공정은 복수의 반도체 다이 컴포넌트의 에지로부터 재료의 입자 및 파편을 제거하는 것을 포함한다. 대안적으로, 입자 및 파편은 복수의 반도체 다이 컴포넌트의 측벽으로부터 제거될 수 있다. 일 실시예에서, 입자 및 파편은 복수의 반도체 다이 컴포넌트의 에지 및/또는 측벽을 에칭함으로써 제거될 수 있다. 선택적으로, 에지 및/또는 측벽의 에칭은 복수의 반도체 다이 컴포넌트가 다이싱 캐리어 상에 있는 동안 일어난다. 추가적으로, 에칭은 플라즈마 에칭, 및/또는 플루오르화수소산 및 질산과 함께 벤조트라이아졸(BTA)을 포함하는 화학 에칭제를 사용할 수 있다. 대안적인 구현예에서, (보호 코팅(206)과 같은) 보호 코팅이 에칭제로부터 실질적으로 평탄한 표면을 보호하기 위해 복수의 반도체 다이 컴포넌트의 실질적으로 평탄한 표면에 적용될 수 있다.
606에서, 공정은 실질적으로 평탄한 표면을 통해 복수의 반도체 다이 컴포넌트들 중 하나 이상을 준비된 접합 표면에 접합하는 것을 포함한다. 예를 들어, 접합은 접착제 또는 개재 층 없이 지본드(등록상표) 또는 DBI(등록상표) 접합 기술 등을 사용하여 직접 접합에 의해 일어날 수 있다. 접합은 다이(들)의 접합 표면들 및 준비된 접합 표면에 있는 서로 반대편에 있는 전도성 특징부들을 전기적으로 결합시키는 것을 포함할 수 있다.
본 명세서에서 설명되는 개시된 공정들은 블록 흐름도를 사용하여 예시된다. 개시된 공정들이 설명되는 순서는 제한으로 해석되도록 의도되지 않으며, 공정들, 또는 대안적인 공정들을 구현하기 위해 임의의 수의 설명된 공정 블록들이 임의의 순서로 조합될 수 있다. 게다가, 본 명세서에서 설명된 주제의 사상 및 범위로부터 벗어남이 없이 개개의 블록들이 공정들로부터 제거될 수 있다. 또한, 개시된 공정들은 본 명세서에서 설명된 주제의 범위로부터 벗어남이 없이, 임의의 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 조합과 함께, 임의의 적합한 제조 또는 처리 장치 또는 시스템에서 구현될 수 있다.
다양한 구현예들 및 예들이 여기서 논의되지만, 개개의 구현예들 및 예들의 특징들 및 요소들을 조합함으로써 추가의 구현예들 및 예들이 가능할 수 있다.
결론
본 개시의 구현예들이 구조적 특징들 및/또는 방법론적 동작들에 특정한 언어로 설명되었지만, 구현예들은 반드시 설명된 특정 특징들 또는 동작들로 제한되지는 않는다는 것이 이해되어야 한다. 오히려, 특정 특징들 및 동작들은 예시적인 디바이스들 및 기술들을 구현하는 대표적인 형태들로서 개시된다.
본 문헌의 각각의 청구항은 별개의 실시예를 구성하며, 상이한 청구항들 및/또는 상이한 실시예들을 조합하는 실시예가 본 개시의 범위 내에 있고 본 개시의 검토 시에 당업자에게 명백할 것이다.
Claims (31)
- 마이크로 전자 시스템으로서,
적어도 베이스(base) 반도체 층 및 유전체 층으로 구성된 제1 마이크로 전자 컴포넌트 - 상기 유전체 층은 실질적으로 평탄한 표면을 가짐 -; 및
상기 제1 마이크로 전자 컴포넌트의 상기 유전체 층에 접착제 없이 직접 접합된 제2 마이크로 전자 컴포넌트 - 상기 유전체 층은 상기 유전체 층의 주연부(periphery)에서 언더컷(undercut)을 가져, 상기 유전체 층의 면적이 상기 제1 및/또는 제2 마이크로 전자 컴포넌트들의 풋프린트(footprint)의 면적보다 작음 - 를 포함하는, 마이크로 전자 시스템. - 제1항에 있어서, 상기 제1 마이크로 전자 컴포넌트의 상기 베이스 반도체 층은 상기 제1 마이크로 전자 컴포넌트의 상기 유전체 층의 상기 주연부에 있는 상기 언더컷에 대응하는 언더컷을 상기 베이스 반도체 층의 주연부에서 갖는, 마이크로 전자 시스템.
- 제1항에 있어서, 상기 제2 마이크로 전자 컴포넌트는 적어도 베이스 반도체 층 및 실질적으로 평탄한 표면을 갖는 유전체 층으로 구성되며, 상기 제1 마이크로 전자 컴포넌트의 상기 유전체 층은 상기 제2 마이크로 전자 컴포넌트의 상기 유전체 층에 직접 접합되고, 상기 제2 마이크로 전자 컴포넌트의 상기 유전체 층은 상기 제2 마이크로 전자 컴포넌트의 상기 유전체 층의 주연부에서 언더컷을 가져, 상기 제2 마이크로 전자 컴포넌트의 상기 유전체 층의 면적이 상기 제1 및/또는 제2 마이크로 전자 컴포넌트들의 상기 풋프린트의 상기 면적보다 작은, 마이크로 전자 시스템.
- 제3항에 있어서, 상기 제1 마이크로 전자 컴포넌트 및/또는 상기 제2 마이크로 전자 컴포넌트의 상기 베이스 반도체 층의 주연부에 있는 언더컷이 상기 제1 마이크로 전자 컴포넌트 및/또는 상기 제2 마이크로 전자 컴포넌트의 상기 유전체 층의 상기 주연부에 있는 언더컷에 대응하는, 마이크로 전자 시스템.
- 마이크로 전자 시스템으로서,
적어도 제1 베이스 반도체 층 및 제1 유전체 층으로 구성된 제1 마이크로 전자 컴포넌트 - 상기 제1 유전체 층은 제1 실질적으로 평탄한 표면을 가짐 -; 및
적어도 제2 베이스 반도체 층 및 제2 유전체 층으로 구성된 제2 마이크로 전자 컴포넌트 - 상기 제2 유전체 층은 제2 실질적으로 평탄한 표면을 갖고, 상기 제2 유전체 층은 상기 제1 및 제2 실질적으로 평탄한 표면들에서 상기 제1 유전체 층에 접착제 없이 직접 접합되고, 상기 제1 베이스 반도체 층 및 상기 제2 베이스 반도체 층은 각각 상기 제1 및 제2 베이스 반도체 층들의 주연부에서 언더컷을 가져, 상기 제1 베이스 반도체 층의 풋프린트의 면적 및 상기 제2 베이스 반도체 층의 풋프린트의 면적이 상기 제1 및/또는 제2 유전체 층들의 면적보다 작음 - 를 포함하는, 마이크로 전자 시스템. - 제5항에 있어서, 상기 언더컷은 상기 제1 마이크로 전자 컴포넌트 및/또는 상기 제2 마이크로 전자 컴포넌트의 상기 제1 및/또는 제2 유전체 층의 주연부에 있는 언더컷에 대응하는, 마이크로 전자 시스템.
- 마이크로 전자 시스템을 형성하기 위한 방법으로서,
웨이퍼 컴포넌트로부터 복수의 반도체 다이 컴포넌트들을 싱귤레이션(singulation)하는 단계 - 상기 반도체 다이 컴포넌트들은 각각 실질적으로 평탄한 표면을 가짐 -;
상기 복수의 반도체 다이 컴포넌트들의 에지들로부터 재료의 입자들 및 파편들을 제거하는 단계; 및
상기 실질적으로 평탄한 표면을 통해 상기 복수의 반도체 다이 컴포넌트들 중 하나 이상을 준비된 접합 표면에 접합하는 단계를 포함하는, 마이크로 전자 시스템을 형성하기 위한 방법. - 제7항에 있어서, 상기 복수의 반도체 다이 컴포넌트들의 상기 에지들로부터 상기 입자들 및 파편들을 제거하기 위해 상기 복수의 반도체 다이 컴포넌트들의 상기 에지들을 에칭하는 단계를 추가로 포함하는, 마이크로 전자 시스템을 형성하기 위한 방법.
- 제8항에 있어서, 상기 복수의 반도체 다이 컴포넌트들이 다이싱 캐리어(dicing carrier) 상에 있는 동안 상기 복수의 반도체 다이 컴포넌트들의 상기 에지들을 에칭하는 단계를 추가로 포함하는, 마이크로 전자 시스템을 형성하기 위한 방법.
- 제8항에 있어서, 플루오르화수소산 및 질산과 함께 벤조트라이아졸(BTA)을 포함하는 화학 에칭제를 사용하여 상기 복수의 반도체 다이 컴포넌트들의 상기 에지들을 에칭하는 단계를 추가로 포함하는, 마이크로 전자 시스템을 형성하기 위한 방법.
- 제8항에 있어서, 플라즈마 에칭을 사용하여 상기 복수의 반도체 다이 컴포넌트들의 상기 에지들을 에칭하는 단계를 추가로 포함하는, 마이크로 전자 시스템을 형성하기 위한 방법.
- 제8항에 있어서, 상기 복수의 반도체 다이 컴포넌트들 각각의 상기 에지들 중 하나 이상에 공간이 생성되도록 상기 복수의 반도체 다이 컴포넌트들의 두께를 감소시키기 위해 상기 복수의 반도체 다이 컴포넌트들의 상기 에지들을 에칭하는 단계를 추가로 포함하는, 마이크로 전자 시스템을 형성하기 위한 방법.
- 제8항에 있어서, 상기 반도체 다이 컴포넌트들은 상기 실질적으로 평탄한 표면으로서 산화물 층을 포함하고, 상기 에칭하는 단계는 상기 복수의 반도체 다이 컴포넌트들의 상기 에지들에서 상기 산화물 층의 적어도 일부를 제거하는 단계를 포함하는, 마이크로 전자 시스템을 형성하기 위한 방법.
- 제8항에 있어서, 에칭제로부터 상기 실질적으로 평탄한 표면을 보호하기 위해 상기 에칭하는 단계 전에 상기 복수의 반도체 다이 컴포넌트들의 상기 실질적으로 평탄한 표면에 보호 코팅을 적용하는 단계를 추가로 포함하는, 마이크로 전자 시스템을 형성하기 위한 방법.
- 제14항에 있어서,
상기 보호 코팅이 상기 복수의 반도체 다이 컴포넌트들의 주연부로부터 뒤로 물러나게 하기 위해 싱귤레이션하는 단계 후에 상기 복수의 반도체 다이 컴포넌트들을 가열하는 단계; 및
상기 복수의 반도체 다이 컴포넌트들의 상기 주연부를 사전 선택된 깊이까지 에칭하는 단계를 추가로 포함하는, 마이크로 전자 시스템을 형성하기 위한 방법. - 제15항에 있어서, 상기 복수의 반도체 다이 컴포넌트들은 베이스 반도체 층 위에 유전체 층을 포함하고, 상기 복수의 반도체 다이 컴포넌트들의 상기 주연부를 에칭하는 단계는 상기 유전체 층을 제거하고 상기 복수의 반도체 다이 컴포넌트들의 상기 주연부에서 상기 베이스 반도체 층을 노출시키는 단계를 포함하는, 마이크로 전자 시스템을 형성하기 위한 방법.
- 제7항에 있어서, 상기 복수의 반도체 다이 컴포넌트들의 상기 실질적으로 평탄한 표면을 에칭하는 단계를 추가로 포함하는, 마이크로 전자 시스템을 형성하기 위한 방법.
- 제17항에 있어서, 상기 실질적으로 평탄한 표면을 사전 선택된 깊이까지 또는 사전 선택된 지속 시간(duration) 동안 에칭하는 단계를 추가로 포함하는, 마이크로 전자 시스템을 형성하기 위한 방법.
- 제7항에 있어서, 상기 복수의 반도체 다이 컴포넌트들 중 상기 하나 이상은 접착제 없는 직접 접합 기술 또는 금속 대 금속 확산 접합(metal to metal diffusion bond)을 사용하여 접합되는, 마이크로 전자 시스템을 형성하기 위한 방법.
- 제7항에 있어서, 상기 방법은 상기 복수의 반도체 다이 컴포넌트들의 측벽으로부터 재료의 입자들 및 파편들을 제거하는 단계를 추가로 포함하며, 상기 입자들 및 파편들은 상기 복수의 반도체 다이 컴포넌트들의 상기 측벽을 에칭함으로써 상기 측벽으로부터 제거되는, 마이크로 전자 시스템을 형성하기 위한 방법.
- 제7항에 있어서, 상기 방법은 상기 복수의 반도체 다이 컴포넌트들의 측벽에 재료의 입자들 및 파편들을 코팅하는 단계를 추가로 포함하며, 상기 입자들 및 파편들은 상기 복수의 반도체 다이 컴포넌트들의 상기 측벽 상에 코팅 층을 침착(depositing)시킴으로써 상기 측벽에 코팅되는, 마이크로 전자 시스템을 형성하기 위한 방법.
- 제21항에 있어서, 유리, 붕소 도핑된 유리, 또는 인 도핑된 유리로 상기 복수의 반도체 다이 컴포넌트들의 상기 측벽을 스핀 코팅(spin coating) 또는 일렉트로 코팅(electrocoating)하는 단계를 추가로 포함하는, 마이크로 전자 시스템을 형성하기 위한 방법.
- 제22항에 있어서, 상기 유리, 상기 붕소 도핑된 유리, 또는 상기 인 도핑된 유리를 상기 복수의 반도체 다이 컴포넌트들의 상기 측벽에 열 경화시키는 단계를 추가로 포함하는, 마이크로 전자 시스템을 형성하기 위한 방법.
- 기기로서,
적어도 유전체 층으로 구성된 제1 마이크로 전자 컴포넌트 - 상기 유전체 층은 실질적으로 평탄한 표면을 가짐 -; 및
상기 제1 마이크로 전자 컴포넌트의 상기 유전체 층에 접착제 없이 직접 접합된 제2 마이크로 전자 컴포넌트 - 상기 유전체 층은 상기 제1 마이크로 전자 컴포넌트의 주연부에서 언더컷을 가져, 상기 유전체 층의 면적이 상기 제1 및/또는 제2 마이크로 전자 컴포넌트들의 풋프린트의 면적보다 작음 - 를 포함하는, 기기. - 제21항에 있어서, 상기 제1 마이크로 전자 컴포넌트 또는 상기 제2 마이크로 전자 컴포넌트는 직접 밴드 갭 또는 간접 밴드 갭 반도체를 포함하는, 기기.
- 기기로서,
적어도 평탄한 유전체 층으로 구성된 제1 컴포넌트;
상기 제1 컴포넌트의 상기 유전체 층에 접착제 없이 직접 접합된 제2 컴포넌트 - 상기 유전체 층은 상기 제1 컴포넌트의 주연부에서 언더컷을 가짐 - 를 포함하는, 기기. - 제26항에 있어서, 상기 제1 컴포넌트 또는 상기 제2 컴포넌트는 직접 밴드 갭 또는 간접 밴드 갭 반도체를 포함하는, 기기.
- 제26항에 있어서, 상기 제1 컴포넌트 또는 상기 제2 컴포넌트는 비-반도체 재료를 포함하는, 기기.
- 제26항에 있어서, 상기 제1 컴포넌트 및 상기 제2 컴포넌트는 마이크로 전자 다이를 포함하는, 기기.
- 기기를 형성하기 위한 방법으로서,
실질적으로 평탄한 표면을 갖는 마이크로 전자 컴포넌트를 복수의 서브-컴포넌트들로 싱귤레이션하는 단계;
상기 서브-컴포넌트들의 에지들로부터 재료의 입자들 및 파편들을 제거하는 단계; 및
상기 서브-컴포넌트들 중 하나 이상을 실질적으로 평탄한 표면을 갖는 준비된 접합 표면에 접합하는 단계를 포함하는, 기기를 형성하기 위한 방법. - 기기로서,
적어도 평탄한 유전체 층으로 구성된 제1 컴포넌트;
제2 컴포넌트 - 상기 제2 컴포넌트는 상기 제1 컴포넌트의 상기 유전체 층에 접착제 없이 직접 접합되어, 상기 유전체 층의 면적이 상기 제1 및/또는 제2 마이크로 전자 컴포넌트들의 풋프린트의 면적보다 작음 - 를 포함하는, 기기.
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201762504834P | 2017-05-11 | 2017-05-11 | |
US62/504,834 | 2017-05-11 | ||
US15/960,179 US10879212B2 (en) | 2017-05-11 | 2018-04-23 | Processed stacked dies |
US15/960,179 | 2018-04-23 | ||
PCT/US2018/029094 WO2018208500A1 (en) | 2017-05-11 | 2018-04-24 | Processed stacked dies |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20190140967A true KR20190140967A (ko) | 2019-12-20 |
KR102320674B1 KR102320674B1 (ko) | 2021-11-01 |
Family
ID=64097487
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020197033591A KR102320674B1 (ko) | 2017-05-11 | 2018-04-24 | 처리된 적층 다이들 |
Country Status (7)
Country | Link |
---|---|
US (3) | US10879212B2 (ko) |
EP (1) | EP3635775A4 (ko) |
JP (2) | JP7129427B2 (ko) |
KR (1) | KR102320674B1 (ko) |
CN (2) | CN110574151B (ko) |
TW (3) | TW202343668A (ko) |
WO (1) | WO2018208500A1 (ko) |
Families Citing this family (83)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7109092B2 (en) | 2003-05-19 | 2006-09-19 | Ziptronix, Inc. | Method of room temperature covalent bonding |
US7485968B2 (en) | 2005-08-11 | 2009-02-03 | Ziptronix, Inc. | 3D IC method and device |
US8735219B2 (en) | 2012-08-30 | 2014-05-27 | Ziptronix, Inc. | Heterogeneous annealing method and device |
US20150262902A1 (en) | 2014-03-12 | 2015-09-17 | Invensas Corporation | Integrated circuits protected by substrates with cavities, and methods of manufacture |
US11069734B2 (en) | 2014-12-11 | 2021-07-20 | Invensas Corporation | Image sensor device |
US9741620B2 (en) | 2015-06-24 | 2017-08-22 | Invensas Corporation | Structures and methods for reliable packages |
US10886250B2 (en) | 2015-07-10 | 2021-01-05 | Invensas Corporation | Structures and methods for low temperature bonding using nanoparticles |
US9953941B2 (en) | 2015-08-25 | 2018-04-24 | Invensas Bonding Technologies, Inc. | Conductive barrier direct hybrid bonding |
US9852988B2 (en) | 2015-12-18 | 2017-12-26 | Invensas Bonding Technologies, Inc. | Increased contact alignment tolerance for direct bonding |
US10446532B2 (en) | 2016-01-13 | 2019-10-15 | Invensas Bonding Technologies, Inc. | Systems and methods for efficient transfer of semiconductor elements |
US10204893B2 (en) | 2016-05-19 | 2019-02-12 | Invensas Bonding Technologies, Inc. | Stacked dies and methods for forming bonded structures |
US10446487B2 (en) | 2016-09-30 | 2019-10-15 | Invensas Bonding Technologies, Inc. | Interface structures and methods for forming same |
US10719762B2 (en) | 2017-08-03 | 2020-07-21 | Xcelsis Corporation | Three dimensional chip structure implementing machine trained network |
US10580735B2 (en) | 2016-10-07 | 2020-03-03 | Xcelsis Corporation | Stacked IC structure with system level wiring on multiple sides of the IC die |
TW202414634A (zh) | 2016-10-27 | 2024-04-01 | 美商艾德亞半導體科技有限責任公司 | 用於低溫接合的結構和方法 |
US10002844B1 (en) | 2016-12-21 | 2018-06-19 | Invensas Bonding Technologies, Inc. | Bonded structures |
US10796936B2 (en) | 2016-12-22 | 2020-10-06 | Invensas Bonding Technologies, Inc. | Die tray with channels |
US10707087B2 (en) | 2016-12-28 | 2020-07-07 | Invensas Bonding Technologies, Inc. | Processing stacked substrates |
US20180182665A1 (en) | 2016-12-28 | 2018-06-28 | Invensas Bonding Technologies, Inc. | Processed Substrate |
KR20190092584A (ko) | 2016-12-29 | 2019-08-07 | 인벤사스 본딩 테크놀로지스 인코포레이티드 | 집적된 수동 컴포넌트를 구비한 접합된 구조체 |
JP7030825B2 (ja) | 2017-02-09 | 2022-03-07 | インヴェンサス ボンディング テクノロジーズ インコーポレイテッド | 接合構造物 |
WO2018169968A1 (en) | 2017-03-16 | 2018-09-20 | Invensas Corporation | Direct-bonded led arrays and applications |
US10515913B2 (en) | 2017-03-17 | 2019-12-24 | Invensas Bonding Technologies, Inc. | Multi-metal contact structure |
US10508030B2 (en) | 2017-03-21 | 2019-12-17 | Invensas Bonding Technologies, Inc. | Seal for microelectronic assembly |
WO2018183739A1 (en) | 2017-03-31 | 2018-10-04 | Invensas Bonding Technologies, Inc. | Interface structures and methods for forming same |
US10269756B2 (en) | 2017-04-21 | 2019-04-23 | Invensas Bonding Technologies, Inc. | Die processing |
US10879212B2 (en) | 2017-05-11 | 2020-12-29 | Invensas Bonding Technologies, Inc. | Processed stacked dies |
US10529634B2 (en) | 2017-05-11 | 2020-01-07 | Invensas Bonding Technologies, Inc. | Probe methodology for ultrafine pitch interconnects |
US10446441B2 (en) | 2017-06-05 | 2019-10-15 | Invensas Corporation | Flat metal features for microelectronics applications |
US10217720B2 (en) | 2017-06-15 | 2019-02-26 | Invensas Corporation | Multi-chip modules formed using wafer-level processing of a reconstitute wafer |
US10840205B2 (en) | 2017-09-24 | 2020-11-17 | Invensas Bonding Technologies, Inc. | Chemical mechanical polishing for hybrid bonding |
US11195748B2 (en) | 2017-09-27 | 2021-12-07 | Invensas Corporation | Interconnect structures and methods for forming same |
US11031285B2 (en) | 2017-10-06 | 2021-06-08 | Invensas Bonding Technologies, Inc. | Diffusion barrier collar for interconnects |
US10658313B2 (en) | 2017-12-11 | 2020-05-19 | Invensas Bonding Technologies, Inc. | Selective recess |
US11011503B2 (en) | 2017-12-15 | 2021-05-18 | Invensas Bonding Technologies, Inc. | Direct-bonded optoelectronic interconnect for high-density integrated photonics |
US10923408B2 (en) | 2017-12-22 | 2021-02-16 | Invensas Bonding Technologies, Inc. | Cavity packages |
US11380597B2 (en) | 2017-12-22 | 2022-07-05 | Invensas Bonding Technologies, Inc. | Bonded structures |
US10727219B2 (en) | 2018-02-15 | 2020-07-28 | Invensas Bonding Technologies, Inc. | Techniques for processing devices |
US11169326B2 (en) | 2018-02-26 | 2021-11-09 | Invensas Bonding Technologies, Inc. | Integrated optical waveguides, direct-bonded waveguide interface joints, optical routing and interconnects |
US11256004B2 (en) | 2018-03-20 | 2022-02-22 | Invensas Bonding Technologies, Inc. | Direct-bonded lamination for improved image clarity in optical devices |
US11056348B2 (en) | 2018-04-05 | 2021-07-06 | Invensas Bonding Technologies, Inc. | Bonding surfaces for microelectronics |
US11244916B2 (en) | 2018-04-11 | 2022-02-08 | Invensas Bonding Technologies, Inc. | Low temperature bonded structures |
US10790262B2 (en) | 2018-04-11 | 2020-09-29 | Invensas Bonding Technologies, Inc. | Low temperature bonded structures |
US10964664B2 (en) | 2018-04-20 | 2021-03-30 | Invensas Bonding Technologies, Inc. | DBI to Si bonding for simplified handle wafer |
US11004757B2 (en) | 2018-05-14 | 2021-05-11 | Invensas Bonding Technologies, Inc. | Bonded structures |
US11276676B2 (en) | 2018-05-15 | 2022-03-15 | Invensas Bonding Technologies, Inc. | Stacked devices and methods of fabrication |
WO2019241367A1 (en) | 2018-06-12 | 2019-12-19 | Invensas Bonding Technologies, Inc. | Interlayer connection of stacked microelectronic components |
CN112585740A (zh) | 2018-06-13 | 2021-03-30 | 伊文萨思粘合技术公司 | 作为焊盘的tsv |
US11393779B2 (en) | 2018-06-13 | 2022-07-19 | Invensas Bonding Technologies, Inc. | Large metal pads over TSV |
US10910344B2 (en) | 2018-06-22 | 2021-02-02 | Xcelsis Corporation | Systems and methods for releveled bump planes for chiplets |
WO2020010056A1 (en) | 2018-07-03 | 2020-01-09 | Invensas Bonding Technologies, Inc. | Techniques for joining dissimilar materials in microelectronics |
US11462419B2 (en) | 2018-07-06 | 2022-10-04 | Invensas Bonding Technologies, Inc. | Microelectronic assemblies |
US11158606B2 (en) | 2018-07-06 | 2021-10-26 | Invensas Bonding Technologies, Inc. | Molded direct bonded and interconnected stack |
US11515291B2 (en) | 2018-08-28 | 2022-11-29 | Adeia Semiconductor Inc. | Integrated voltage regulator and passive components |
US20200075533A1 (en) | 2018-08-29 | 2020-03-05 | Invensas Bonding Technologies, Inc. | Bond enhancement in microelectronics by trapping contaminants and arresting cracks during direct-bonding processes |
US11011494B2 (en) | 2018-08-31 | 2021-05-18 | Invensas Bonding Technologies, Inc. | Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics |
US11158573B2 (en) | 2018-10-22 | 2021-10-26 | Invensas Bonding Technologies, Inc. | Interconnect structures |
US11244920B2 (en) | 2018-12-18 | 2022-02-08 | Invensas Bonding Technologies, Inc. | Method and structures for low temperature device bonding |
US11476213B2 (en) | 2019-01-14 | 2022-10-18 | Invensas Bonding Technologies, Inc. | Bonded structures without intervening adhesive |
US11901281B2 (en) | 2019-03-11 | 2024-02-13 | Adeia Semiconductor Bonding Technologies Inc. | Bonded structures with integrated passive component |
US10854578B2 (en) | 2019-03-29 | 2020-12-01 | Invensas Corporation | Diffused bitline replacement in stacked wafer memory |
US11610846B2 (en) | 2019-04-12 | 2023-03-21 | Adeia Semiconductor Bonding Technologies Inc. | Protective elements for bonded structures including an obstructive element |
US11205625B2 (en) | 2019-04-12 | 2021-12-21 | Invensas Bonding Technologies, Inc. | Wafer-level bonding of obstructive elements |
US11373963B2 (en) | 2019-04-12 | 2022-06-28 | Invensas Bonding Technologies, Inc. | Protective elements for bonded structures |
US11355404B2 (en) | 2019-04-22 | 2022-06-07 | Invensas Bonding Technologies, Inc. | Mitigating surface damage of probe pads in preparation for direct bonding of a substrate |
US11385278B2 (en) | 2019-05-23 | 2022-07-12 | Invensas Bonding Technologies, Inc. | Security circuitry for bonded structures |
US11296053B2 (en) | 2019-06-26 | 2022-04-05 | Invensas Bonding Technologies, Inc. | Direct bonded stack structures for increased reliability and improved yield in microelectronics |
US11862602B2 (en) | 2019-11-07 | 2024-01-02 | Adeia Semiconductor Technologies Llc | Scalable architecture for reduced cycles across SOC |
US11762200B2 (en) | 2019-12-17 | 2023-09-19 | Adeia Semiconductor Bonding Technologies Inc. | Bonded optical devices |
US11876076B2 (en) | 2019-12-20 | 2024-01-16 | Adeia Semiconductor Technologies Llc | Apparatus for non-volatile random access memory stacks |
KR20220120631A (ko) | 2019-12-23 | 2022-08-30 | 인벤사스 본딩 테크놀로지스 인코포레이티드 | 결합형 구조체를 위한 전기적 리던던시 |
US11721653B2 (en) | 2019-12-23 | 2023-08-08 | Adeia Semiconductor Bonding Technologies Inc. | Circuitry for electrical redundancy in bonded structures |
CN115943489A (zh) | 2020-03-19 | 2023-04-07 | 隔热半导体粘合技术公司 | 用于直接键合结构的尺寸补偿控制 |
US11742314B2 (en) | 2020-03-31 | 2023-08-29 | Adeia Semiconductor Bonding Technologies Inc. | Reliable hybrid bonded apparatus |
WO2021236361A1 (en) | 2020-05-19 | 2021-11-25 | Invensas Bonding Technologies, Inc. | Laterally unconfined structure |
US11631647B2 (en) | 2020-06-30 | 2023-04-18 | Adeia Semiconductor Bonding Technologies Inc. | Integrated device packages with integrated device die and dummy element |
JP7453874B2 (ja) * | 2020-07-30 | 2024-03-21 | 芝浦メカトロニクス株式会社 | 基板処理方法、および基板処理装置 |
CN111968944A (zh) * | 2020-08-24 | 2020-11-20 | 浙江集迈科微电子有限公司 | 一种射频模组超薄堆叠工艺 |
US11728273B2 (en) | 2020-09-04 | 2023-08-15 | Adeia Semiconductor Bonding Technologies Inc. | Bonded structure with interconnect structure |
US11764177B2 (en) | 2020-09-04 | 2023-09-19 | Adeia Semiconductor Bonding Technologies Inc. | Bonded structure with interconnect structure |
US11264357B1 (en) | 2020-10-20 | 2022-03-01 | Invensas Corporation | Mixed exposure for large die |
WO2022094579A1 (en) * | 2020-10-29 | 2022-05-05 | Invensas Bonding Technologies, Inc. | Direct bonding methods and structures |
WO2024089907A1 (ja) * | 2022-10-27 | 2024-05-02 | 東京エレクトロン株式会社 | 基板処理装置、及び基板処理方法 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR970072154A (ko) * | 1996-04-10 | 1997-11-07 | 윌리엄 비. 켐플러 | 부분 절단 후의 웨이퍼 세정 방법 |
KR19990085633A (ko) * | 1998-05-20 | 1999-12-15 | 윤종용 | 초음파를 이용한 웨이퍼세척방법 |
US20070123061A1 (en) * | 2005-11-25 | 2007-05-31 | Advanced Laser Separation International B.V. | Method of treating a substrate, method of processing a substrate using a laser beam, and arrangement |
KR20090037784A (ko) * | 2007-10-12 | 2009-04-16 | 하마마츠 포토닉스 가부시키가이샤 | 가공 대상물 절단 방법 |
KR20150005966A (ko) * | 2012-04-10 | 2015-01-15 | 어플라이드 머티어리얼스, 인코포레이티드 | 플라즈마 에칭을 갖는 하이브리드 멀티-스텝 레이저 스크라이빙 프로세스를 이용한 웨이퍼 다이싱 |
KR20160037998A (ko) * | 2013-07-31 | 2016-04-06 | 어드밴스드 테크놀러지 머티리얼즈, 인코포레이티드 | Cu/W 호환성을 갖는, 금속 하드 마스크 및 에칭-후 잔여물을 제거하기 위한 수성 제형 |
KR20160092900A (ko) * | 2015-01-28 | 2016-08-05 | 가부시끼가이샤 도시바 | 기판을 구비한 디바이스의 제조 방법 |
Family Cites Families (324)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0272642A (ja) | 1988-09-07 | 1990-03-12 | Nec Corp | 基板の接続構造および接続方法 |
JPH0344067A (ja) | 1989-07-11 | 1991-02-25 | Nec Corp | 半導体基板の積層方法 |
US5019673A (en) | 1990-08-22 | 1991-05-28 | Motorola, Inc. | Flip-chip package for integrated circuits |
JPH04337694A (ja) | 1991-05-15 | 1992-11-25 | Nec Yamagata Ltd | 電子部品保護用樹脂膜 |
CA2083072C (en) | 1991-11-21 | 1998-02-03 | Shinichi Hasegawa | Method for manufacturing polyimide multilayer wiring substrate |
US6008126A (en) | 1992-04-08 | 1999-12-28 | Elm Technology Corporation | Membrane dielectric isolation IC fabrication |
EP0651449B1 (en) | 1993-11-01 | 2002-02-13 | Matsushita Electric Industrial Co., Ltd. | Electronic component and method for producing the same |
KR960009074A (ko) | 1994-08-29 | 1996-03-22 | 모리시다 요이치 | 반도체 장치 및 그 제조방법 |
DE4433330C2 (de) | 1994-09-19 | 1997-01-30 | Fraunhofer Ges Forschung | Verfahren zur Herstellung von Halbleiterstrukturen mit vorteilhaften Hochfrequenzeigenschaften sowie eine Halbleiterwaferstruktur |
JP3979687B2 (ja) | 1995-10-26 | 2007-09-19 | アプライド マテリアルズ インコーポレイテッド | ハロゲンをドープした酸化珪素膜の膜安定性を改良する方法 |
KR100274333B1 (ko) | 1996-01-19 | 2001-01-15 | 모기 쥰이찌 | 도체층부착 이방성 도전시트 및 이를 사용한 배선기판 |
US5956605A (en) | 1996-09-20 | 1999-09-21 | Micron Technology, Inc. | Use of nitrides for flip-chip encapsulation |
US6221753B1 (en) | 1997-01-24 | 2001-04-24 | Micron Technology, Inc. | Flip chip technique for chip assembly |
JP4032454B2 (ja) | 1997-06-27 | 2008-01-16 | ソニー株式会社 | 三次元回路素子の製造方法 |
US6097096A (en) | 1997-07-11 | 2000-08-01 | Advanced Micro Devices | Metal attachment method and structure for attaching substrates at low temperatures |
JP2000100679A (ja) | 1998-09-22 | 2000-04-07 | Canon Inc | 薄片化による基板間微小領域固相接合法及び素子構造 |
JP3532788B2 (ja) | 1999-04-13 | 2004-05-31 | 唯知 須賀 | 半導体装置及びその製造方法 |
JP2001102479A (ja) | 1999-09-27 | 2001-04-13 | Toshiba Corp | 半導体集積回路装置およびその製造方法 |
US6984571B1 (en) | 1999-10-01 | 2006-01-10 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
US6500694B1 (en) | 2000-03-22 | 2002-12-31 | Ziptronix, Inc. | Three dimensional device integration method and integrated device |
US6902987B1 (en) | 2000-02-16 | 2005-06-07 | Ziptronix, Inc. | Method for low temperature bonding and bonded structure |
JP2001313350A (ja) | 2000-04-28 | 2001-11-09 | Sony Corp | チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法 |
JP4322402B2 (ja) | 2000-06-22 | 2009-09-02 | 大日本印刷株式会社 | プリント配線基板及びその製造方法 |
JP3440057B2 (ja) | 2000-07-05 | 2003-08-25 | 唯知 須賀 | 半導体装置およびその製造方法 |
US6423640B1 (en) | 2000-08-09 | 2002-07-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Headless CMP process for oxide planarization |
JP3420748B2 (ja) | 2000-12-14 | 2003-06-30 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
JP2002353416A (ja) | 2001-05-25 | 2002-12-06 | Sony Corp | 半導体記憶装置およびその製造方法 |
US6887769B2 (en) | 2002-02-06 | 2005-05-03 | Intel Corporation | Dielectric recess for wafer-to-wafer and die-to-die metal bonding and method of fabricating the same |
TWI309074B (en) * | 2002-02-07 | 2009-04-21 | Advanced Epitaxy Technology | Method of forming semiconductor device |
US6762076B2 (en) | 2002-02-20 | 2004-07-13 | Intel Corporation | Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices |
US7105980B2 (en) | 2002-07-03 | 2006-09-12 | Sawtek, Inc. | Saw filter device and method employing normal temperature bonding for producing desirable filter production and performance characteristics |
JP4083502B2 (ja) | 2002-08-19 | 2008-04-30 | 株式会社フジミインコーポレーテッド | 研磨方法及びそれに用いられる研磨用組成物 |
JP4579489B2 (ja) | 2002-09-02 | 2010-11-10 | 新光電気工業株式会社 | 半導体チップ製造方法及び半導体チップ |
US7023093B2 (en) | 2002-10-24 | 2006-04-04 | International Business Machines Corporation | Very low effective dielectric constant interconnect Structures and methods for fabricating the same |
JP2004193493A (ja) | 2002-12-13 | 2004-07-08 | Nec Machinery Corp | ダイピックアップ方法および装置 |
US7354798B2 (en) | 2002-12-20 | 2008-04-08 | International Business Machines Corporation | Three-dimensional device fabrication method |
TW586677U (en) | 2003-01-22 | 2004-05-01 | Via Tech Inc | Stack structure of chip package |
US6962835B2 (en) | 2003-02-07 | 2005-11-08 | Ziptronix, Inc. | Method for room temperature metal direct bonding |
TWI239629B (en) | 2003-03-17 | 2005-09-11 | Seiko Epson Corp | Method of manufacturing semiconductor device, semiconductor device, circuit substrate and electronic apparatus |
US6908027B2 (en) | 2003-03-31 | 2005-06-21 | Intel Corporation | Complete device layer transfer without edge exclusion via direct wafer bonding and constrained bond-strengthening process |
US7109092B2 (en) | 2003-05-19 | 2006-09-19 | Ziptronix, Inc. | Method of room temperature covalent bonding |
TWI275168B (en) | 2003-06-06 | 2007-03-01 | Sanyo Electric Co | Semiconductor device and method for making the same |
US6873049B2 (en) | 2003-07-31 | 2005-03-29 | The Boeing Company | Near hermetic power chip on board device and manufacturing method therefor |
US6867073B1 (en) | 2003-10-21 | 2005-03-15 | Ziptronix, Inc. | Single mask via method and device |
US7205233B2 (en) * | 2003-11-07 | 2007-04-17 | Applied Materials, Inc. | Method for forming CoWRe alloys by electroless deposition |
KR100538158B1 (ko) | 2004-01-09 | 2005-12-22 | 삼성전자주식회사 | 웨이퍼 레벨 적층 칩 접착 방법 |
US20050161808A1 (en) * | 2004-01-22 | 2005-07-28 | Anderson Douglas G. | Wafer, intermediate wafer assembly and associated method for fabricating a silicon on insulator wafer having an improved edge profile |
CN101714512B (zh) | 2004-08-20 | 2012-10-10 | 佐伊科比株式会社 | 具有三维层叠结构的半导体器件的制造方法 |
US20060057945A1 (en) | 2004-09-16 | 2006-03-16 | Chia-Lin Hsu | Chemical mechanical polishing process |
US20060076634A1 (en) | 2004-09-27 | 2006-04-13 | Lauren Palmateer | Method and system for packaging MEMS devices with incorporated getter |
US7262492B2 (en) | 2004-09-28 | 2007-08-28 | Intel Corporation | Semiconducting device that includes wirebonds |
FR2880184B1 (fr) * | 2004-12-28 | 2007-03-30 | Commissariat Energie Atomique | Procede de detourage d'une structure obtenue par assemblage de deux plaques |
GB0505680D0 (en) | 2005-03-22 | 2005-04-27 | Cambridge Display Tech Ltd | Apparatus and method for increased device lifetime in an organic electro-luminescent device |
JP4275096B2 (ja) * | 2005-04-14 | 2009-06-10 | パナソニック株式会社 | 半導体チップの製造方法 |
US7354862B2 (en) | 2005-04-18 | 2008-04-08 | Intel Corporation | Thin passivation layer on 3D devices |
JP4983049B2 (ja) | 2005-06-24 | 2012-07-25 | セイコーエプソン株式会社 | 半導体装置および電子機器 |
US7485968B2 (en) | 2005-08-11 | 2009-02-03 | Ziptronix, Inc. | 3D IC method and device |
US7193423B1 (en) | 2005-12-12 | 2007-03-20 | International Business Machines Corporation | Wafer-to-wafer alignments |
US7781309B2 (en) | 2005-12-22 | 2010-08-24 | Sumco Corporation | Method for manufacturing direct bonded SOI wafer and direct bonded SOI wafer manufactured by the method |
US20070158024A1 (en) | 2006-01-11 | 2007-07-12 | Symbol Technologies, Inc. | Methods and systems for removing multiple die(s) from a surface |
TWI299552B (en) | 2006-03-24 | 2008-08-01 | Advanced Semiconductor Eng | Package structure |
US7972683B2 (en) | 2006-03-28 | 2011-07-05 | Innovative Micro Technology | Wafer bonding material with embedded conductive particles |
US7750488B2 (en) | 2006-07-10 | 2010-07-06 | Tezzaron Semiconductor, Inc. | Method for bonding wafers to produce stacked integrated circuits |
KR100809696B1 (ko) | 2006-08-08 | 2008-03-06 | 삼성전자주식회사 | 사이즈가 상이한 복수의 반도체 칩이 적층된 멀티 칩패키지 및 그 제조방법 |
JP5011981B2 (ja) | 2006-11-30 | 2012-08-29 | 富士通株式会社 | デバイス素子製造方法およびダイシング方法 |
US8178964B2 (en) | 2007-03-30 | 2012-05-15 | Advanced Chip Engineering Technology, Inc. | Semiconductor device package with die receiving through-hole and dual build-up layers over both side-surfaces for WLP and method of the same |
US8178963B2 (en) | 2007-01-03 | 2012-05-15 | Advanced Chip Engineering Technology Inc. | Wafer level package with die receiving through-hole and method of the same |
US20080165521A1 (en) | 2007-01-09 | 2008-07-10 | Kerry Bernstein | Three-dimensional architecture for self-checking and self-repairing integrated circuits |
US7803693B2 (en) | 2007-02-15 | 2010-09-28 | John Trezza | Bowed wafer hybridization compensation |
JP2008258383A (ja) | 2007-04-04 | 2008-10-23 | Spansion Llc | 半導体装置及びその製造方法 |
DE102007020656B4 (de) | 2007-04-30 | 2009-05-07 | Infineon Technologies Ag | Werkstück mit Halbleiterchips, Halbleiterbauteil und Verfahren zur Herstellung eines Werkstücks mit Halbleiterchips |
US20090001599A1 (en) | 2007-06-28 | 2009-01-01 | Spansion Llc | Die attachment, die stacking, and wire embedding using film |
US20090029274A1 (en) * | 2007-07-25 | 2009-01-29 | 3M Innovative Properties Company | Method for removing contamination with fluorinated compositions |
JP2009135348A (ja) * | 2007-12-03 | 2009-06-18 | Panasonic Corp | 半導体チップと半導体装置およびそれらの製造方法 |
US7871902B2 (en) | 2008-02-13 | 2011-01-18 | Infineon Technologies Ag | Crack stop trenches |
JP5743553B2 (ja) | 2008-03-05 | 2015-07-01 | ザ ボード オブ トラスティーズ オブ ザ ユニヴァーシティー オブ イリノイ | 伸張可能及び折畳み可能な電子デバイス |
CN102015943A (zh) | 2008-03-07 | 2011-04-13 | 3M创新有限公司 | 具有图案化背衬的切割带和晶粒附连粘合剂 |
KR20090106822A (ko) | 2008-04-07 | 2009-10-12 | 삼성전자주식회사 | 웨이퍼 본딩 방법 및 그 방법에 의해 본딩된 웨이퍼 구조체 |
US8253230B2 (en) | 2008-05-15 | 2012-08-28 | Micron Technology, Inc. | Disabling electrical connections using pass-through 3D interconnects and associated systems and methods |
US8349635B1 (en) | 2008-05-20 | 2013-01-08 | Silicon Laboratories Inc. | Encapsulated MEMS device and method to form the same |
WO2010024678A1 (en) | 2008-09-01 | 2010-03-04 | Nederlandse Organisatie Voor Toegepast-Natuurwetenschappelijk Onderzoek Tno | Chip die clamping device and transfer method |
US9893004B2 (en) | 2011-07-27 | 2018-02-13 | Broadpak Corporation | Semiconductor interposer integration |
JP2010073964A (ja) * | 2008-09-19 | 2010-04-02 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
US7843052B1 (en) | 2008-11-13 | 2010-11-30 | Amkor Technology, Inc. | Semiconductor devices and fabrication methods thereof |
KR101736722B1 (ko) | 2008-11-19 | 2017-05-17 | 셈프리어스 아이엔씨. | 전단-보조 탄성 스탬프 전사에 의한 프린팅 반도체 소자 |
KR100945800B1 (ko) | 2008-12-09 | 2010-03-05 | 김영혜 | 이종 접합 웨이퍼 제조방법 |
US8476165B2 (en) | 2009-04-01 | 2013-07-02 | Tokyo Electron Limited | Method for thinning a bonding wafer |
JP2010245383A (ja) | 2009-04-08 | 2010-10-28 | Elpida Memory Inc | 半導体装置および半導体装置の製造方法 |
JP5304536B2 (ja) | 2009-08-24 | 2013-10-02 | ソニー株式会社 | 半導体装置 |
US8482132B2 (en) | 2009-10-08 | 2013-07-09 | International Business Machines Corporation | Pad bonding employing a self-aligned plated liner for adhesion enhancement |
US9202769B2 (en) | 2009-11-25 | 2015-12-01 | Stats Chippac, Ltd. | Semiconductor device and method of forming thermal lid for balancing warpage and thermal management |
EP2339614A1 (en) * | 2009-12-22 | 2011-06-29 | Imec | Method for stacking semiconductor chips |
FR2954585B1 (fr) | 2009-12-23 | 2012-03-02 | Soitec Silicon Insulator Technologies | Procede de realisation d'une heterostructure avec minimisation de contrainte |
US8138014B2 (en) | 2010-01-29 | 2012-03-20 | Stats Chippac, Ltd. | Method of forming thin profile WLCSP with vertical interconnect over package footprint |
JP2011171614A (ja) | 2010-02-22 | 2011-09-01 | Casio Computer Co Ltd | 半導体装置及び半導体装置の製造方法 |
JP5517800B2 (ja) | 2010-07-09 | 2014-06-11 | キヤノン株式会社 | 固体撮像装置用の部材および固体撮像装置の製造方法 |
US8481406B2 (en) | 2010-07-15 | 2013-07-09 | Soitec | Methods of forming bonded semiconductor structures |
US8415808B2 (en) | 2010-07-28 | 2013-04-09 | Sandisk Technologies Inc. | Semiconductor device with die stack arrangement including staggered die and efficient wire bonding |
US8361842B2 (en) | 2010-07-30 | 2013-01-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Embedded wafer-level bonding approaches |
US8288201B2 (en) | 2010-08-25 | 2012-10-16 | Stats Chippac, Ltd. | Semiconductor device and method of forming FO-WLCSP with discrete semiconductor components mounted under and over semiconductor die |
KR20120032254A (ko) | 2010-09-28 | 2012-04-05 | 삼성전자주식회사 | 반도체 적층 패키지 및 이의 제조 방법 |
FR2966283B1 (fr) | 2010-10-14 | 2012-11-30 | Soi Tec Silicon On Insulator Tech Sa | Procede pour realiser une structure de collage |
US8377798B2 (en) | 2010-11-10 | 2013-02-19 | Taiwan Semiconductor Manufacturing Co., Ltd | Method and structure for wafer to wafer bonding in semiconductor packaging |
US8476146B2 (en) | 2010-12-03 | 2013-07-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reducing wafer distortion through a low CTE layer |
US8735260B2 (en) * | 2010-12-13 | 2014-05-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method to prevent metal pad damage in wafer level package |
US8620164B2 (en) | 2011-01-20 | 2013-12-31 | Intel Corporation | Hybrid III-V silicon laser formed by direct bonding |
JP5659033B2 (ja) * | 2011-02-04 | 2015-01-28 | 株式会社東芝 | 半導体装置の製造方法 |
US8988299B2 (en) | 2011-02-17 | 2015-03-24 | International Business Machines Corporation | Integrated antenna for RFIC package applications |
US8623702B2 (en) | 2011-02-24 | 2014-01-07 | Stats Chippac, Ltd. | Semiconductor device and method of forming conductive THV and RDL on opposite sides of semiconductor die for RDL-to-RDL bonding |
EP2686878B1 (en) * | 2011-03-16 | 2016-05-18 | MEMC Electronic Materials, Inc. | Silicon on insulator structures having high resistivity regions in the handle wafer and methods for producing such structures |
US8501537B2 (en) | 2011-03-31 | 2013-08-06 | Soitec | Methods for bonding semiconductor structures involving annealing processes, and bonded semiconductor structures formed using such methods |
US8716105B2 (en) | 2011-03-31 | 2014-05-06 | Soitec | Methods for bonding semiconductor structures involving annealing processes, and bonded semiconductor structures and intermediate structures formed using such methods |
KR20120123919A (ko) | 2011-05-02 | 2012-11-12 | 삼성전자주식회사 | 칩 적층 반도체 패키지 제조 방법 및 이에 의해 제조된 칩 적층 반도체 패키지 |
KR20230130169A (ko) | 2011-05-24 | 2023-09-11 | 소니그룹주식회사 | 반도체 장치 |
JP5982748B2 (ja) | 2011-08-01 | 2016-08-31 | ソニー株式会社 | 半導体装置、半導体装置の製造方法、および電子機器 |
US8697493B2 (en) | 2011-07-18 | 2014-04-15 | Soitec | Bonding surfaces for direct bonding of semiconductor structures |
US8710648B2 (en) | 2011-08-09 | 2014-04-29 | Alpha & Omega Semiconductor, Inc. | Wafer level packaging structure with large contact area and preparation method thereof |
US8441131B2 (en) | 2011-09-12 | 2013-05-14 | Globalfoundries Inc. | Strain-compensating fill patterns for controlling semiconductor chip package interactions |
KR101906408B1 (ko) | 2011-10-04 | 2018-10-11 | 삼성전자주식회사 | 반도체 패키지 및 그 제조 방법 |
US9123830B2 (en) | 2011-11-11 | 2015-09-01 | Sumitomo Bakelite Co., Ltd. | Manufacturing method for semiconductor device |
TWI467736B (zh) | 2012-01-04 | 2015-01-01 | Univ Nat Chiao Tung | 立體積體電路裝置 |
US8698308B2 (en) | 2012-01-31 | 2014-04-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bump structural designs to minimize package defects |
JP5994274B2 (ja) | 2012-02-14 | 2016-09-21 | ソニー株式会社 | 半導体装置、半導体装置の製造方法、及び、電子機器 |
CN103377911B (zh) | 2012-04-16 | 2016-09-21 | 中国科学院微电子研究所 | 提高化学机械平坦化工艺均匀性的方法 |
US8809123B2 (en) | 2012-06-05 | 2014-08-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Three dimensional integrated circuit structures and hybrid bonding methods for semiconductor wafers |
US9142517B2 (en) | 2012-06-05 | 2015-09-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Hybrid bonding mechanisms for semiconductor wafers |
US8723309B2 (en) | 2012-06-14 | 2014-05-13 | Stats Chippac Ltd. | Integrated circuit packaging system with through silicon via and method of manufacture thereof |
US8759961B2 (en) | 2012-07-16 | 2014-06-24 | International Business Machines Corporation | Underfill material dispensing for stacked semiconductor chips |
US8963336B2 (en) | 2012-08-03 | 2015-02-24 | Samsung Electronics Co., Ltd. | Semiconductor packages, methods of manufacturing the same, and semiconductor package structures including the same |
US8735219B2 (en) | 2012-08-30 | 2014-05-27 | Ziptronix, Inc. | Heterogeneous annealing method and device |
US20140070405A1 (en) | 2012-09-13 | 2014-03-13 | Globalfoundries Inc. | Stacked semiconductor devices with a glass window wafer having an engineered coefficient of thermal expansion and methods of making same |
US9368404B2 (en) | 2012-09-28 | 2016-06-14 | Plasma-Therm Llc | Method for dicing a substrate with back metal |
DE102012224310A1 (de) | 2012-12-21 | 2014-06-26 | Tesa Se | Gettermaterial enthaltendes Klebeband |
US20140175655A1 (en) | 2012-12-22 | 2014-06-26 | Industrial Technology Research Institute | Chip bonding structure and manufacturing method thereof |
TWI518991B (zh) | 2013-02-08 | 2016-01-21 | Sj Antenna Design | Integrated antenna and integrated circuit components of the shielding module |
US8946784B2 (en) | 2013-02-18 | 2015-02-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and apparatus for image sensor packaging |
US9443796B2 (en) | 2013-03-15 | 2016-09-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Air trench in packages incorporating hybrid bonding |
US8802538B1 (en) | 2013-03-15 | 2014-08-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods for hybrid wafer bonding |
US9054063B2 (en) | 2013-04-05 | 2015-06-09 | Infineon Technologies Ag | High power single-die semiconductor package |
US9064937B2 (en) | 2013-05-30 | 2015-06-23 | International Business Machines Corporation | Substrate bonding with diffusion barrier structures |
FR3007403B1 (fr) | 2013-06-20 | 2016-08-05 | Commissariat Energie Atomique | Procede de realisation d'un dispositif microelectronique mecaniquement autonome |
KR102077153B1 (ko) | 2013-06-21 | 2020-02-14 | 삼성전자주식회사 | 관통전극을 갖는 반도체 패키지 및 그 제조방법 |
JP2015012244A (ja) * | 2013-07-01 | 2015-01-19 | 株式会社東芝 | 半導体発光素子 |
US9929050B2 (en) | 2013-07-16 | 2018-03-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms for forming three-dimensional integrated circuit (3DIC) stacking structure |
US9324698B2 (en) | 2013-08-13 | 2016-04-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-chip structure and method of forming same |
JP6212720B2 (ja) | 2013-09-20 | 2017-10-18 | パナソニックIpマネジメント株式会社 | 半導体装置及びその製造方法 |
US9723716B2 (en) | 2013-09-27 | 2017-08-01 | Infineon Technologies Ag | Contact pad structure, an electronic component, and a method for manufacturing a contact pad structure |
KR102143518B1 (ko) | 2013-10-16 | 2020-08-11 | 삼성전자 주식회사 | 칩 적층 반도체 패키지 및 그 제조 방법 |
US9257399B2 (en) | 2013-10-17 | 2016-02-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3D integrated circuit and methods of forming the same |
US9530730B2 (en) | 2013-11-08 | 2016-12-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Configurable routing for packaging applications |
JP6441025B2 (ja) * | 2013-11-13 | 2018-12-19 | 株式会社東芝 | 半導体チップの製造方法 |
US9570421B2 (en) | 2013-11-14 | 2017-02-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Stacking of multiple dies for forming three dimensional integrated circuit (3DIC) structure |
JP2015115446A (ja) | 2013-12-11 | 2015-06-22 | 株式会社東芝 | 半導体装置の製造方法 |
US9437572B2 (en) | 2013-12-18 | 2016-09-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Conductive pad structure for hybrid bonding and methods of forming same |
US9768038B2 (en) | 2013-12-23 | 2017-09-19 | STATS ChipPAC, Pte. Ltd. | Semiconductor device and method of making embedded wafer level chip scale packages |
US9653442B2 (en) | 2014-01-17 | 2017-05-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit package and methods of forming same |
US9343433B2 (en) | 2014-01-28 | 2016-05-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packages with stacked dies and methods of forming the same |
US9293437B2 (en) | 2014-02-20 | 2016-03-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Functional block stacked 3DIC and method of making same |
US20150255349A1 (en) | 2014-03-07 | 2015-09-10 | JAMES Matthew HOLDEN | Approaches for cleaning a wafer during hybrid laser scribing and plasma etching wafer dicing processes |
US9355997B2 (en) | 2014-03-12 | 2016-05-31 | Invensas Corporation | Integrated circuit assemblies with reinforcement frames, and methods of manufacture |
US20150262902A1 (en) | 2014-03-12 | 2015-09-17 | Invensas Corporation | Integrated circuits protected by substrates with cavities, and methods of manufacture |
US9418924B2 (en) | 2014-03-20 | 2016-08-16 | Invensas Corporation | Stacked die integrated circuit |
US9299736B2 (en) | 2014-03-28 | 2016-03-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Hybrid bonding with uniform pattern density |
US9230941B2 (en) | 2014-03-28 | 2016-01-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bonding structure for stacked semiconductor devices |
US9076860B1 (en) * | 2014-04-04 | 2015-07-07 | Applied Materials, Inc. | Residue removal from singulated die sidewall |
US8975163B1 (en) * | 2014-04-10 | 2015-03-10 | Applied Materials, Inc. | Laser-dominated laser scribing and plasma etch hybrid wafer dicing |
US9601463B2 (en) | 2014-04-17 | 2017-03-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fan-out stacked system in package (SIP) and the methods of making the same |
US9472458B2 (en) | 2014-06-04 | 2016-10-18 | Semiconductor Components Industries, Llc | Method of reducing residual contamination in singulated semiconductor die |
KR102275705B1 (ko) | 2014-07-11 | 2021-07-09 | 삼성전자주식회사 | 웨이퍼 대 웨이퍼 접합 구조 |
US9601437B2 (en) * | 2014-09-09 | 2017-03-21 | Nxp B.V. | Plasma etching and stealth dicing laser process |
US9536848B2 (en) | 2014-10-16 | 2017-01-03 | Globalfoundries Inc. | Bond pad structure for low temperature flip chip bonding |
US9394161B2 (en) | 2014-11-14 | 2016-07-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | MEMS and CMOS integration with low-temperature bonding |
US9673096B2 (en) * | 2014-11-14 | 2017-06-06 | Infineon Technologies Ag | Method for processing a semiconductor substrate and a method for processing a semiconductor wafer |
US9899442B2 (en) | 2014-12-11 | 2018-02-20 | Invensas Corporation | Image sensor device |
US9508660B2 (en) | 2015-02-10 | 2016-11-29 | Intel Corporation | Microelectronic die having chamfered corners |
DE102015103274A1 (de) | 2015-03-06 | 2016-09-08 | HARTING Electronics GmbH | Kabelabdichtung |
JP6738591B2 (ja) | 2015-03-13 | 2020-08-12 | 古河電気工業株式会社 | 半導体ウェハの処理方法、半導体チップおよび表面保護テープ |
US10068862B2 (en) | 2015-04-09 | 2018-09-04 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming a package in-fan out package |
KR101664411B1 (ko) | 2015-06-04 | 2016-10-14 | 주식회사 에스에프에이반도체 | 웨이퍼 레벨의 팬 아웃 패키지 제조방법 |
US9741620B2 (en) | 2015-06-24 | 2017-08-22 | Invensas Corporation | Structures and methods for reliable packages |
US9656852B2 (en) | 2015-07-06 | 2017-05-23 | Taiwan Semiconductor Manufacturing Company Ltd. | CMOS-MEMS device structure, bonding mesa structure and associated method |
US10886250B2 (en) | 2015-07-10 | 2021-01-05 | Invensas Corporation | Structures and methods for low temperature bonding using nanoparticles |
US10352991B2 (en) | 2015-07-21 | 2019-07-16 | Fermi Research Alliance, Llc | Edgeless large area ASIC |
US10075657B2 (en) | 2015-07-21 | 2018-09-11 | Fermi Research Alliance, Llc | Edgeless large area camera system |
US9728521B2 (en) | 2015-07-23 | 2017-08-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Hybrid bond using a copper alloy for yield improvement |
US9559081B1 (en) | 2015-08-21 | 2017-01-31 | Apple Inc. | Independent 3D stacking |
US9953941B2 (en) | 2015-08-25 | 2018-04-24 | Invensas Bonding Technologies, Inc. | Conductive barrier direct hybrid bonding |
US9754891B2 (en) | 2015-09-23 | 2017-09-05 | International Business Machines Corporation | Low-temperature diffusion doping of copper interconnects independent of seed layer composition |
WO2017052652A1 (en) | 2015-09-25 | 2017-03-30 | Intel Corporation | Combination of semiconductor die with another die by hybrid bonding |
US10032751B2 (en) | 2015-09-28 | 2018-07-24 | Invensas Corporation | Ultrathin layer for forming a capacitive interface between joined integrated circuit components |
US9666560B1 (en) | 2015-11-25 | 2017-05-30 | Invensas Corporation | Multi-chip microelectronic assembly with built-up fine-patterned circuit structure |
JP2017098452A (ja) * | 2015-11-26 | 2017-06-01 | 株式会社ディスコ | 洗浄方法 |
US9496239B1 (en) | 2015-12-11 | 2016-11-15 | International Business Machines Corporation | Nitride-enriched oxide-to-oxide 3D wafer bonding |
US9852988B2 (en) | 2015-12-18 | 2017-12-26 | Invensas Bonding Technologies, Inc. | Increased contact alignment tolerance for direct bonding |
US9881882B2 (en) | 2016-01-06 | 2018-01-30 | Mediatek Inc. | Semiconductor package with three-dimensional antenna |
US20170200659A1 (en) | 2016-01-08 | 2017-07-13 | International Business Machines Corporation | Porous underfill enabling rework |
US9923011B2 (en) * | 2016-01-12 | 2018-03-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device structure with stacked semiconductor dies |
US10446532B2 (en) | 2016-01-13 | 2019-10-15 | Invensas Bonding Technologies, Inc. | Systems and methods for efficient transfer of semiconductor elements |
US10636767B2 (en) | 2016-02-29 | 2020-04-28 | Invensas Corporation | Correction die for wafer/die stack |
US11373990B2 (en) * | 2016-02-29 | 2022-06-28 | Semtech Corporation | Semiconductor device and method of stacking semiconductor die for system-level ESD protection |
US10026716B2 (en) | 2016-04-15 | 2018-07-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3DIC formation with dies bonded to formed RDLs |
US10204893B2 (en) | 2016-05-19 | 2019-02-12 | Invensas Bonding Technologies, Inc. | Stacked dies and methods for forming bonded structures |
KR102505856B1 (ko) | 2016-06-09 | 2023-03-03 | 삼성전자 주식회사 | 웨이퍼 대 웨이퍼 접합 구조체 |
KR102521881B1 (ko) | 2016-06-15 | 2023-04-18 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
US9818729B1 (en) | 2016-06-16 | 2017-11-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package-on-package structure and method |
KR102570582B1 (ko) | 2016-06-30 | 2023-08-24 | 삼성전자 주식회사 | 반도체 패키지 및 그 제조 방법 |
US9941241B2 (en) | 2016-06-30 | 2018-04-10 | International Business Machines Corporation | Method for wafer-wafer bonding |
US9859254B1 (en) | 2016-06-30 | 2018-01-02 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and a manufacturing method thereof |
US9966360B2 (en) | 2016-07-05 | 2018-05-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor package and manufacturing method thereof |
US9892961B1 (en) | 2016-08-09 | 2018-02-13 | International Business Machines Corporation | Air gap spacer formation for nano-scale semiconductor devices |
US10672741B2 (en) | 2016-08-18 | 2020-06-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor packages with thermal-electrical-mechanical chips and methods of forming the same |
KR102649471B1 (ko) | 2016-09-05 | 2024-03-21 | 삼성전자주식회사 | 반도체 패키지 및 그의 제조 방법 |
US10446487B2 (en) | 2016-09-30 | 2019-10-15 | Invensas Bonding Technologies, Inc. | Interface structures and methods for forming same |
US10672663B2 (en) | 2016-10-07 | 2020-06-02 | Xcelsis Corporation | 3D chip sharing power circuit |
US10719762B2 (en) | 2017-08-03 | 2020-07-21 | Xcelsis Corporation | Three dimensional chip structure implementing machine trained network |
US10580735B2 (en) | 2016-10-07 | 2020-03-03 | Xcelsis Corporation | Stacked IC structure with system level wiring on multiple sides of the IC die |
US9722098B1 (en) | 2016-10-18 | 2017-08-01 | Ase Electronics (M) Sdn Bhd | Semiconductor device package and method of manufacturing the same |
US10304801B2 (en) | 2016-10-31 | 2019-05-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Redistribution layers in semiconductor packages and methods of forming same |
US20180130768A1 (en) | 2016-11-09 | 2018-05-10 | Unisem (M) Berhad | Substrate Based Fan-Out Wafer Level Packaging |
US10163750B2 (en) | 2016-12-05 | 2018-12-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package structure for heat dissipation |
US10453832B2 (en) | 2016-12-15 | 2019-10-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Seal ring structures and methods of forming same |
US10002844B1 (en) | 2016-12-21 | 2018-06-19 | Invensas Bonding Technologies, Inc. | Bonded structures |
US10707087B2 (en) | 2016-12-28 | 2020-07-07 | Invensas Bonding Technologies, Inc. | Processing stacked substrates |
US20180182665A1 (en) | 2016-12-28 | 2018-06-28 | Invensas Bonding Technologies, Inc. | Processed Substrate |
US20180190583A1 (en) | 2016-12-29 | 2018-07-05 | Invensas Bonding Technologies, Inc. | Bonded structures with integrated passive component |
KR20190092584A (ko) | 2016-12-29 | 2019-08-07 | 인벤사스 본딩 테크놀로지스 인코포레이티드 | 집적된 수동 컴포넌트를 구비한 접합된 구조체 |
US10276909B2 (en) | 2016-12-30 | 2019-04-30 | Invensas Bonding Technologies, Inc. | Structure comprising at least a first element bonded to a carrier having a closed metallic channel waveguide formed therein |
US10431614B2 (en) | 2017-02-01 | 2019-10-01 | Semiconductor Components Industries, Llc | Edge seals for semiconductor packages |
US9865567B1 (en) | 2017-02-02 | 2018-01-09 | Xilinx, Inc. | Heterogeneous integration of integrated circuit device and companion device |
JP7030825B2 (ja) | 2017-02-09 | 2022-03-07 | インヴェンサス ボンディング テクノロジーズ インコーポレイテッド | 接合構造物 |
WO2018169968A1 (en) | 2017-03-16 | 2018-09-20 | Invensas Corporation | Direct-bonded led arrays and applications |
US10515913B2 (en) | 2017-03-17 | 2019-12-24 | Invensas Bonding Technologies, Inc. | Multi-metal contact structure |
US10508030B2 (en) | 2017-03-21 | 2019-12-17 | Invensas Bonding Technologies, Inc. | Seal for microelectronic assembly |
JP6640780B2 (ja) | 2017-03-22 | 2020-02-05 | キオクシア株式会社 | 半導体装置の製造方法および半導体装置 |
WO2018183739A1 (en) | 2017-03-31 | 2018-10-04 | Invensas Bonding Technologies, Inc. | Interface structures and methods for forming same |
US10269756B2 (en) | 2017-04-21 | 2019-04-23 | Invensas Bonding Technologies, Inc. | Die processing |
US10580823B2 (en) | 2017-05-03 | 2020-03-03 | United Microelectronics Corp. | Wafer level packaging method |
US10879212B2 (en) | 2017-05-11 | 2020-12-29 | Invensas Bonding Technologies, Inc. | Processed stacked dies |
US10446441B2 (en) | 2017-06-05 | 2019-10-15 | Invensas Corporation | Flat metal features for microelectronics applications |
US10217720B2 (en) | 2017-06-15 | 2019-02-26 | Invensas Corporation | Multi-chip modules formed using wafer-level processing of a reconstitute wafer |
US10658335B2 (en) | 2017-06-16 | 2020-05-19 | Futurewei Technologies, Inc. | Heterogenous 3D chip stack for a mobile processor |
US10707145B2 (en) | 2017-09-08 | 2020-07-07 | Kemet Electronics Corporation | High density multi-component packages |
US10840205B2 (en) | 2017-09-24 | 2020-11-17 | Invensas Bonding Technologies, Inc. | Chemical mechanical polishing for hybrid bonding |
US11195748B2 (en) | 2017-09-27 | 2021-12-07 | Invensas Corporation | Interconnect structures and methods for forming same |
US10332899B2 (en) | 2017-09-29 | 2019-06-25 | Intel Corporation | 3D package having edge-aligned die stack with direct inter-die wire connections |
US11031285B2 (en) | 2017-10-06 | 2021-06-08 | Invensas Bonding Technologies, Inc. | Diffusion barrier collar for interconnects |
US11251157B2 (en) | 2017-11-01 | 2022-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Die stack structure with hybrid bonding structure and method of fabricating the same and package |
US10672820B2 (en) | 2017-11-23 | 2020-06-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Hybrid bonded structure |
US11011503B2 (en) | 2017-12-15 | 2021-05-18 | Invensas Bonding Technologies, Inc. | Direct-bonded optoelectronic interconnect for high-density integrated photonics |
US10923408B2 (en) | 2017-12-22 | 2021-02-16 | Invensas Bonding Technologies, Inc. | Cavity packages |
US11380597B2 (en) | 2017-12-22 | 2022-07-05 | Invensas Bonding Technologies, Inc. | Bonded structures |
US11127738B2 (en) | 2018-02-09 | 2021-09-21 | Xcelsis Corporation | Back biasing of FD-SOI circuit blocks |
US10727219B2 (en) | 2018-02-15 | 2020-07-28 | Invensas Bonding Technologies, Inc. | Techniques for processing devices |
US11169326B2 (en) | 2018-02-26 | 2021-11-09 | Invensas Bonding Technologies, Inc. | Integrated optical waveguides, direct-bonded waveguide interface joints, optical routing and interconnects |
US11256004B2 (en) | 2018-03-20 | 2022-02-22 | Invensas Bonding Technologies, Inc. | Direct-bonded lamination for improved image clarity in optical devices |
US10991804B2 (en) | 2018-03-29 | 2021-04-27 | Xcelsis Corporation | Transistor level interconnection methodologies utilizing 3D interconnects |
US11056348B2 (en) | 2018-04-05 | 2021-07-06 | Invensas Bonding Technologies, Inc. | Bonding surfaces for microelectronics |
US10790262B2 (en) | 2018-04-11 | 2020-09-29 | Invensas Bonding Technologies, Inc. | Low temperature bonded structures |
US10964664B2 (en) | 2018-04-20 | 2021-03-30 | Invensas Bonding Technologies, Inc. | DBI to Si bonding for simplified handle wafer |
US10937743B2 (en) | 2018-04-30 | 2021-03-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mixing organic materials into hybrid packages |
US11398258B2 (en) | 2018-04-30 | 2022-07-26 | Invensas Llc | Multi-die module with low power operation |
US10403577B1 (en) | 2018-05-03 | 2019-09-03 | Invensas Corporation | Dielets on flexible and stretchable packaging for microelectronics |
US11469138B2 (en) | 2018-05-04 | 2022-10-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Via for coupling attached component upper electrode to substrate |
US11004757B2 (en) | 2018-05-14 | 2021-05-11 | Invensas Bonding Technologies, Inc. | Bonded structures |
US11276676B2 (en) | 2018-05-15 | 2022-03-15 | Invensas Bonding Technologies, Inc. | Stacked devices and methods of fabrication |
US10510629B2 (en) | 2018-05-18 | 2019-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit package and method of forming same |
US10727204B2 (en) | 2018-05-29 | 2020-07-28 | Advances Micro Devices, Inc. | Die stacking for multi-tier 3D integration |
US10923413B2 (en) | 2018-05-30 | 2021-02-16 | Xcelsis Corporation | Hard IP blocks with physically bidirectional passageways |
WO2019241367A1 (en) | 2018-06-12 | 2019-12-19 | Invensas Bonding Technologies, Inc. | Interlayer connection of stacked microelectronic components |
CN112585740A (zh) | 2018-06-13 | 2021-03-30 | 伊文萨思粘合技术公司 | 作为焊盘的tsv |
US11393779B2 (en) | 2018-06-13 | 2022-07-19 | Invensas Bonding Technologies, Inc. | Large metal pads over TSV |
US10910344B2 (en) | 2018-06-22 | 2021-02-02 | Xcelsis Corporation | Systems and methods for releveled bump planes for chiplets |
US10333623B1 (en) | 2018-06-25 | 2019-06-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Optical transceiver |
WO2020010056A1 (en) | 2018-07-03 | 2020-01-09 | Invensas Bonding Technologies, Inc. | Techniques for joining dissimilar materials in microelectronics |
US11158606B2 (en) | 2018-07-06 | 2021-10-26 | Invensas Bonding Technologies, Inc. | Molded direct bonded and interconnected stack |
US11462419B2 (en) | 2018-07-06 | 2022-10-04 | Invensas Bonding Technologies, Inc. | Microelectronic assemblies |
US20200035641A1 (en) | 2018-07-26 | 2020-01-30 | Invensas Bonding Technologies, Inc. | Post cmp processing for hybrid bonding |
US11515291B2 (en) | 2018-08-28 | 2022-11-29 | Adeia Semiconductor Inc. | Integrated voltage regulator and passive components |
US20200075533A1 (en) | 2018-08-29 | 2020-03-05 | Invensas Bonding Technologies, Inc. | Bond enhancement in microelectronics by trapping contaminants and arresting cracks during direct-bonding processes |
US11011494B2 (en) | 2018-08-31 | 2021-05-18 | Invensas Bonding Technologies, Inc. | Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics |
US10868353B2 (en) | 2018-09-27 | 2020-12-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electronic device and manufacturing method thereof |
US11158573B2 (en) | 2018-10-22 | 2021-10-26 | Invensas Bonding Technologies, Inc. | Interconnect structures |
US11158607B2 (en) | 2018-11-29 | 2021-10-26 | Apple Inc. | Wafer reconstitution and die-stitching |
US11244920B2 (en) | 2018-12-18 | 2022-02-08 | Invensas Bonding Technologies, Inc. | Method and structures for low temperature device bonding |
US11476213B2 (en) | 2019-01-14 | 2022-10-18 | Invensas Bonding Technologies, Inc. | Bonded structures without intervening adhesive |
US11387202B2 (en) | 2019-03-01 | 2022-07-12 | Invensas Llc | Nanowire bonding interconnect for fine-pitch microelectronics |
US11901281B2 (en) | 2019-03-11 | 2024-02-13 | Adeia Semiconductor Bonding Technologies Inc. | Bonded structures with integrated passive component |
US10770430B1 (en) | 2019-03-22 | 2020-09-08 | Xilinx, Inc. | Package integration for memory devices |
US10854578B2 (en) | 2019-03-29 | 2020-12-01 | Invensas Corporation | Diffused bitline replacement in stacked wafer memory |
US11610846B2 (en) | 2019-04-12 | 2023-03-21 | Adeia Semiconductor Bonding Technologies Inc. | Protective elements for bonded structures including an obstructive element |
US11373963B2 (en) | 2019-04-12 | 2022-06-28 | Invensas Bonding Technologies, Inc. | Protective elements for bonded structures |
US11205625B2 (en) | 2019-04-12 | 2021-12-21 | Invensas Bonding Technologies, Inc. | Wafer-level bonding of obstructive elements |
US11355404B2 (en) | 2019-04-22 | 2022-06-07 | Invensas Bonding Technologies, Inc. | Mitigating surface damage of probe pads in preparation for direct bonding of a substrate |
US11385278B2 (en) | 2019-05-23 | 2022-07-12 | Invensas Bonding Technologies, Inc. | Security circuitry for bonded structures |
US20200395321A1 (en) | 2019-06-12 | 2020-12-17 | Invensas Bonding Technologies, Inc. | Sealed bonded structures and methods for forming the same |
US11296053B2 (en) | 2019-06-26 | 2022-04-05 | Invensas Bonding Technologies, Inc. | Direct bonded stack structures for increased reliability and improved yield in microelectronics |
US11094613B2 (en) | 2019-08-22 | 2021-08-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure and manufacturing method thereof |
US20210098412A1 (en) | 2019-09-26 | 2021-04-01 | Invensas Bonding Technologies, Inc. | Direct gang bonding methods and structures |
US20210118864A1 (en) | 2019-10-21 | 2021-04-22 | Invensas Corporation | Non-Volatile Dynamic Random Access Memory |
US11862602B2 (en) | 2019-11-07 | 2024-01-02 | Adeia Semiconductor Technologies Llc | Scalable architecture for reduced cycles across SOC |
US11762200B2 (en) | 2019-12-17 | 2023-09-19 | Adeia Semiconductor Bonding Technologies Inc. | Bonded optical devices |
US11876076B2 (en) | 2019-12-20 | 2024-01-16 | Adeia Semiconductor Technologies Llc | Apparatus for non-volatile random access memory stacks |
US11721653B2 (en) | 2019-12-23 | 2023-08-08 | Adeia Semiconductor Bonding Technologies Inc. | Circuitry for electrical redundancy in bonded structures |
KR20220120631A (ko) | 2019-12-23 | 2022-08-30 | 인벤사스 본딩 테크놀로지스 인코포레이티드 | 결합형 구조체를 위한 전기적 리던던시 |
US20210242152A1 (en) | 2020-02-05 | 2021-08-05 | Invensas Bonding Technologies, Inc. | Selective alteration of interconnect pads for direct bonding |
CN115943489A (zh) | 2020-03-19 | 2023-04-07 | 隔热半导体粘合技术公司 | 用于直接键合结构的尺寸补偿控制 |
US11742314B2 (en) | 2020-03-31 | 2023-08-29 | Adeia Semiconductor Bonding Technologies Inc. | Reliable hybrid bonded apparatus |
WO2021236361A1 (en) | 2020-05-19 | 2021-11-25 | Invensas Bonding Technologies, Inc. | Laterally unconfined structure |
US11631647B2 (en) | 2020-06-30 | 2023-04-18 | Adeia Semiconductor Bonding Technologies Inc. | Integrated device packages with integrated device die and dummy element |
US11764177B2 (en) | 2020-09-04 | 2023-09-19 | Adeia Semiconductor Bonding Technologies Inc. | Bonded structure with interconnect structure |
US11728273B2 (en) | 2020-09-04 | 2023-08-15 | Adeia Semiconductor Bonding Technologies Inc. | Bonded structure with interconnect structure |
US11264357B1 (en) | 2020-10-20 | 2022-03-01 | Invensas Corporation | Mixed exposure for large die |
WO2022094587A1 (en) | 2020-10-29 | 2022-05-05 | Invensas Bonding Technologies, Inc. | Direct bonding methods and structures |
WO2022094579A1 (en) | 2020-10-29 | 2022-05-05 | Invensas Bonding Technologies, Inc. | Direct bonding methods and structures |
JP2024501016A (ja) | 2020-12-28 | 2024-01-10 | アデイア セミコンダクター ボンディング テクノロジーズ インコーポレイテッド | 基板貫通ビアを有する構造体及びそれを形成する方法 |
US20220208650A1 (en) | 2020-12-28 | 2022-06-30 | Invensas Bonding Technologies, Inc. | Structures with through-substrate vias and methods for forming the same |
CN116848631A (zh) | 2020-12-30 | 2023-10-03 | 美商艾德亚半导体接合科技有限公司 | 具有导电特征的结构及其形成方法 |
TW202243197A (zh) | 2020-12-30 | 2022-11-01 | 美商英帆薩斯邦德科技有限公司 | 直接接合結構 |
EP4302325A1 (en) | 2021-03-03 | 2024-01-10 | Adeia Semiconductor Bonding Technologies Inc. | Contact structures for direct bonding |
JP2024515032A (ja) | 2021-03-31 | 2024-04-04 | アデイア セミコンダクター ボンディング テクノロジーズ インコーポレイテッド | 担体の直接接合及び剥離 |
KR20230164153A (ko) | 2021-03-31 | 2023-12-01 | 아데이아 세미컨덕터 본딩 테크놀로지스 인코포레이티드 | 캐리어의 직접 결합 및 분리 |
US20220320035A1 (en) | 2021-03-31 | 2022-10-06 | Invensas Bonding Technologies, Inc. | Direct bonding methods and structures |
EP4364194A1 (en) | 2021-06-30 | 2024-05-08 | Adeia Semiconductor Bonding Technologies Inc. | Element with routing structure in bonding layer |
CN117859202A (zh) | 2021-07-16 | 2024-04-09 | 美商艾德亚半导体接合科技有限公司 | 用于接合结构的光学阻塞保护元件 |
-
2018
- 2018-04-23 US US15/960,179 patent/US10879212B2/en active Active
- 2018-04-24 WO PCT/US2018/029094 patent/WO2018208500A1/en unknown
- 2018-04-24 CN CN201880028854.7A patent/CN110574151B/zh active Active
- 2018-04-24 KR KR1020197033591A patent/KR102320674B1/ko active IP Right Grant
- 2018-04-24 EP EP18799043.7A patent/EP3635775A4/en active Pending
- 2018-04-24 JP JP2019562412A patent/JP7129427B2/ja active Active
- 2018-04-24 CN CN202311589853.9A patent/CN117497456A/zh active Pending
- 2018-04-27 TW TW112122430A patent/TW202343668A/zh unknown
- 2018-04-27 TW TW107114594A patent/TWI749220B/zh active
- 2018-04-27 TW TW110144066A patent/TWI809576B/zh active
-
2020
- 2020-12-16 US US17/124,306 patent/US11652083B2/en active Active
-
2022
- 2022-08-22 JP JP2022131656A patent/JP2022163235A/ja active Pending
- 2022-12-29 US US18/148,369 patent/US20230282610A1/en active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR970072154A (ko) * | 1996-04-10 | 1997-11-07 | 윌리엄 비. 켐플러 | 부분 절단 후의 웨이퍼 세정 방법 |
KR19990085633A (ko) * | 1998-05-20 | 1999-12-15 | 윤종용 | 초음파를 이용한 웨이퍼세척방법 |
US20070123061A1 (en) * | 2005-11-25 | 2007-05-31 | Advanced Laser Separation International B.V. | Method of treating a substrate, method of processing a substrate using a laser beam, and arrangement |
KR20090037784A (ko) * | 2007-10-12 | 2009-04-16 | 하마마츠 포토닉스 가부시키가이샤 | 가공 대상물 절단 방법 |
KR20150005966A (ko) * | 2012-04-10 | 2015-01-15 | 어플라이드 머티어리얼스, 인코포레이티드 | 플라즈마 에칭을 갖는 하이브리드 멀티-스텝 레이저 스크라이빙 프로세스를 이용한 웨이퍼 다이싱 |
KR20160037998A (ko) * | 2013-07-31 | 2016-04-06 | 어드밴스드 테크놀러지 머티리얼즈, 인코포레이티드 | Cu/W 호환성을 갖는, 금속 하드 마스크 및 에칭-후 잔여물을 제거하기 위한 수성 제형 |
KR20160092900A (ko) * | 2015-01-28 | 2016-08-05 | 가부시끼가이샤 도시바 | 기판을 구비한 디바이스의 제조 방법 |
Also Published As
Publication number | Publication date |
---|---|
CN110574151A (zh) | 2019-12-13 |
TW201907505A (zh) | 2019-02-16 |
EP3635775A1 (en) | 2020-04-15 |
JP2022163235A (ja) | 2022-10-25 |
US20230282610A1 (en) | 2023-09-07 |
TWI749220B (zh) | 2021-12-11 |
US10879212B2 (en) | 2020-12-29 |
JP7129427B2 (ja) | 2022-09-01 |
EP3635775A4 (en) | 2021-05-26 |
US20210104487A1 (en) | 2021-04-08 |
KR102320674B1 (ko) | 2021-11-01 |
TWI809576B (zh) | 2023-07-21 |
CN110574151B (zh) | 2023-12-15 |
US11652083B2 (en) | 2023-05-16 |
JP2020520118A (ja) | 2020-07-02 |
TW202343668A (zh) | 2023-11-01 |
WO2018208500A1 (en) | 2018-11-15 |
US20180331066A1 (en) | 2018-11-15 |
CN117497456A (zh) | 2024-02-02 |
TW202209560A (zh) | 2022-03-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR102320674B1 (ko) | 처리된 적층 다이들 | |
TWI744443B (zh) | 堆疊基板的處理 | |
CN111742398B (zh) | 用于处理器件的技术 | |
KR20230095110A (ko) | 직접 접합 방법 및 구조체 | |
CN105514038B (zh) | 切割半导体晶片的方法 | |
US11688639B2 (en) | Semiconductor device and method | |
TW201601243A (zh) | 切割晶圓背側上具有焊料凸塊的晶圓 | |
US7846776B2 (en) | Methods for releasably attaching sacrificial support members to microfeature workpieces and microfeature devices formed using such methods | |
CN114628250A (zh) | 晶圆划片方法 | |
JP6062254B2 (ja) | ウエーハの加工方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
A302 | Request for accelerated examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant |