JP5817905B1 - 半導体片の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 92
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 203
- 238000005520 cutting process Methods 0.000 claims abstract description 71
- 238000005530 etching Methods 0.000 claims description 55
- 238000000034 method Methods 0.000 claims description 37
- 230000001681 protective effect Effects 0.000 claims description 19
- 230000001678 irradiating effect Effects 0.000 claims description 12
- 238000001312 dry etching Methods 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- 238000001514 detection method Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 7
- 239000012790 adhesive layer Substances 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 5
- 239000012495 reaction gas Substances 0.000 description 5
- 230000008021 deposition Effects 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 229910052594 sapphire Inorganic materials 0.000 description 3
- 239000010980 sapphire Substances 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000005407 grinding (machining) Methods 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 238000003754 machining Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000009616 inductively coupled plasma Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
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- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
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Abstract
【課題】カメラ等の検知手段で基板表面側のパターンを検知することなしに切削部材の位置決めができる半導体片の製造方法を提供する。【解決手段】半導体片の製造方法は、基板の表面から、当該基板の切断領域に沿う表面側の溝と、当該表面側の溝に沿って当該基板の裏面から切削する切削部材の位置決め用の印として、当該表面側の溝よりも深い深さのアライメント用溝(凹部)とを形成する工程と、前記基板の裏面から、アライメント用溝には達するが表面側の溝には達しないように基板をの厚みを薄くする工程と、基板の裏面に露出したアライメント用溝を位置決め用の印として、基板の裏面から切削部材の位置決めを行う工程と、位置決めされた切削部材で基板の裏面側から表面側の溝に向けて切削する工程とを備える。【選択図】図1
Description
本発明は、半導体片の製造方法に関する。
サファイア基板の表面側から第1の溝を第1のブレードで形成し、その後、裏面側から第1の溝よりも広く深い第2の溝を第2のブレードで形成することで、一枚の基板から取得できるチップ数を減らすことなく歩留まりを向上させることが可能なダイシング方法が提案されている(特許文献1)。また、ウエハ表面からウエハの途中までレーザーで溝を形成し、その後、ウエハ裏面からレーザーによる溝に達する位置までブレードで切削加工することで、ウエハに形成可能な半導体素子の数量を増加させる方法が提案されている(特許文献2)。
基板の表面に、基板の切断領域に沿って表面側の溝を形成する工程と、前記基板の裏面から前記表面側に向けて切削部材で裏面側の溝を切削する工程とを備える半導体片の製造方法が知られている。この製造方法において、基板の裏面側から切削部材の位置決めをする方法として、基板の表面側に表面パターン検知用のカメラを配置し、このカメラで表面パターンを認識しながら所望の位置に切削部材を位置決めをする方法が考えられる。また、基板の裏面側に赤外線カメラを配置し、赤外線を利用して裏面側から表面側のパターンを透過して認識することで位置決めする方法が考えられる。
しかしながら、一般的なダイシング装置等の切削装置においては、切削する面側にはパターン検知用の検知手段(カメラ等)が搭載されているものの、切削する面とは反対の面側のパターンを検知できる検知手段は搭載されていない。よって、このような条件において上記の製造方法を使用しようとすると、裏面側から、表面側の溝に対応した位置に切削部材を位置決めすることができなかった。
しかしながら、一般的なダイシング装置等の切削装置においては、切削する面側にはパターン検知用の検知手段(カメラ等)が搭載されているものの、切削する面とは反対の面側のパターンを検知できる検知手段は搭載されていない。よって、このような条件において上記の製造方法を使用しようとすると、裏面側から、表面側の溝に対応した位置に切削部材を位置決めすることができなかった。
そこで本発明では、上記の製造方法における切削部材の位置決め時において、カメラ等の検知手段で基板表面側のパターンを検知することなしに切削部材の位置決めができる半導体片の製造方法を提供することを目的とする。
請求項1は、基板の表面から、当該基板の切断領域に沿う表面側の溝と、当該表面側の溝に沿って当該基板の裏面から切削する切削部材の位置決め用の印として、当該表面側の溝よりも深い深さの凹部とを形成する工程と、前記基板の裏面から、前記凹部には達するが前記表面側の溝には達しないように前記基板の厚みを薄くする工程と、前記基板の裏面に露出した前記凹部を位置決め用の印として、前記基板の裏面から前記切削部材の位置決めを行う工程と、前記位置決めされた切削部材で前記基板の裏面側から前記表面側の溝に向けて切削する工程とを備え、前記表面側の溝及び前記凹部は、エッチング速度の差を利用して同一工程においてエッチングにより形成される、半導体片の製造方法。
請求項2は、基板の表面から、当該基板の切断領域に沿う表面側の溝と、当該表面側の溝に沿って当該基板の裏面から切削する切削部材の位置決め用の印として、当該表面側の溝よりも深い深さの凹部とを形成する工程と、前記基板の裏面から、前記凹部には達するが前記表面側の溝には達しないように前記基板の厚みを薄くする工程と、前記基板の裏面に露出した前記凹部を位置決め用の印として、前記基板の裏面から前記切削部材の位置決めを行う工程と、前記位置決めされた切削部材で前記基板の裏面側から前記表面側の溝に向けて切削する工程とを備え、前記表面側の溝及び前記凹部は、同一工程においてエッチングにより形成され、前記エッチング用の保護膜の開口幅は、前記表面側の溝を形成するための開口の幅よりも前記凹部を形成するための開口の幅の方が大きい、半導体片の製造方法。
請求項3は、前記表面側の溝及び前記凹部は、異方性ドライエッチングで形成される、請求項1または2に記載の半導体片の製造方法。
請求項4は、前記切削部材は、回転する切削部材を含み、当該回転する切削部材により、前記表面側の溝の幅よりも広い幅の裏面側の溝を前記表面側の溝に向けて形成する、請求項1ないし3いずれか1つに記載の半導体片の製造方法。
請求項5は、前記凹部は、前記基板の表面の外縁領域に複数形成され、前記切削部材は、前記複数の凹部の中から選択された凹部を用いて位置決めされる、請求項1ないし4いずれか1つに記載の半導体片の製造方法。
請求項6は、基板の表面から、当該基板の切断領域に沿う表面側の溝と、当該表面側の溝に沿って当該基板の裏面から照射するダイシング用のレーザーの位置決め用の印として、当該表面側の溝よりも深い深さの凹部とを形成する工程と、前記基板の裏面から、前記凹部には達するが前記表面側の溝には達しないように前記基板の厚みを薄くする工程と、前記基板の裏面に露出した前記凹部を位置決め用の印として、前記基板の裏面から前記レーザーを照射する照射部の位置決めを行う工程と、前記位置決めされた状態で前記基板の裏面側から前記表面側の溝に向けて前記レーザーを照射する工程とを備え、前記表面側の溝及び前記凹部は、エッチング速度の差を利用して同一工程においてエッチングにより形成される、半導体片の製造方法。
請求項7は、基板の表面から、当該基板の切断領域に沿う表面側の溝と、当該表面側の溝に沿って当該基板の裏面から照射するダイシング用のレーザーの位置決め用の印として、当該表面側の溝よりも深い深さの凹部とを形成する工程と、前記基板の裏面から、前記凹部には達するが前記表面側の溝には達しないように前記基板の厚みを薄くする工程と、前記基板の裏面に露出した前記凹部を位置決め用の印として、前記基板の裏面から前記レーザーを照射する照射部の位置決めを行う工程と、前記位置決めされた状態で前記基板の裏面側から前記表面側の溝に向けて前記レーザーを照射する工程とを備え、前記表面側の溝及び前記凹部は、同一工程においてエッチングにより形成され、前記エッチング用の保護膜の開口幅は、前記表面側の溝を形成するための開口の幅よりも前記凹部を形成するための開口の幅の方が大きい、半導体片の製造方法。
請求項2は、基板の表面から、当該基板の切断領域に沿う表面側の溝と、当該表面側の溝に沿って当該基板の裏面から切削する切削部材の位置決め用の印として、当該表面側の溝よりも深い深さの凹部とを形成する工程と、前記基板の裏面から、前記凹部には達するが前記表面側の溝には達しないように前記基板の厚みを薄くする工程と、前記基板の裏面に露出した前記凹部を位置決め用の印として、前記基板の裏面から前記切削部材の位置決めを行う工程と、前記位置決めされた切削部材で前記基板の裏面側から前記表面側の溝に向けて切削する工程とを備え、前記表面側の溝及び前記凹部は、同一工程においてエッチングにより形成され、前記エッチング用の保護膜の開口幅は、前記表面側の溝を形成するための開口の幅よりも前記凹部を形成するための開口の幅の方が大きい、半導体片の製造方法。
請求項3は、前記表面側の溝及び前記凹部は、異方性ドライエッチングで形成される、請求項1または2に記載の半導体片の製造方法。
請求項4は、前記切削部材は、回転する切削部材を含み、当該回転する切削部材により、前記表面側の溝の幅よりも広い幅の裏面側の溝を前記表面側の溝に向けて形成する、請求項1ないし3いずれか1つに記載の半導体片の製造方法。
請求項5は、前記凹部は、前記基板の表面の外縁領域に複数形成され、前記切削部材は、前記複数の凹部の中から選択された凹部を用いて位置決めされる、請求項1ないし4いずれか1つに記載の半導体片の製造方法。
請求項6は、基板の表面から、当該基板の切断領域に沿う表面側の溝と、当該表面側の溝に沿って当該基板の裏面から照射するダイシング用のレーザーの位置決め用の印として、当該表面側の溝よりも深い深さの凹部とを形成する工程と、前記基板の裏面から、前記凹部には達するが前記表面側の溝には達しないように前記基板の厚みを薄くする工程と、前記基板の裏面に露出した前記凹部を位置決め用の印として、前記基板の裏面から前記レーザーを照射する照射部の位置決めを行う工程と、前記位置決めされた状態で前記基板の裏面側から前記表面側の溝に向けて前記レーザーを照射する工程とを備え、前記表面側の溝及び前記凹部は、エッチング速度の差を利用して同一工程においてエッチングにより形成される、半導体片の製造方法。
請求項7は、基板の表面から、当該基板の切断領域に沿う表面側の溝と、当該表面側の溝に沿って当該基板の裏面から照射するダイシング用のレーザーの位置決め用の印として、当該表面側の溝よりも深い深さの凹部とを形成する工程と、前記基板の裏面から、前記凹部には達するが前記表面側の溝には達しないように前記基板の厚みを薄くする工程と、前記基板の裏面に露出した前記凹部を位置決め用の印として、前記基板の裏面から前記レーザーを照射する照射部の位置決めを行う工程と、前記位置決めされた状態で前記基板の裏面側から前記表面側の溝に向けて前記レーザーを照射する工程とを備え、前記表面側の溝及び前記凹部は、同一工程においてエッチングにより形成され、前記エッチング用の保護膜の開口幅は、前記表面側の溝を形成するための開口の幅よりも前記凹部を形成するための開口の幅の方が大きい、半導体片の製造方法。
請求項1によれば、基板の表面に、基板の切断領域に沿って表面側の溝を形成する工程と、前記基板の裏面から前記表面側に向けて切削部材で裏面側の溝を切削する工程とを備える半導体片の製造方法における切削部材の位置決め時において、検知手段で基板表面側のパターンを検知することなしに、裏面から切削する切削部材の位置決めができる。
請求項1、2によれば、表面側の溝と凹部とを別工程で形成するよりも製造工程が短縮できる。
請求項1によれば、表面側の溝と凹部とで深さを異ならせることができる。
請求項2によれば、同一工程で表面側の溝と凹部とを形成した場合であっても、深さを異ならせることができる。
請求項3によれば、表面側の溝及び凹部を等方性エッチングのみで形成する場合と比較し、表面側の溝を狭く形成できるとともに、基板の厚みを薄くする工程において厚みがばらついた場合であっても位置決め用の印として使用される凹部の大きさが変動しにくい。
請求項4によれば、表面側の溝の幅よりも裏面側の溝の幅が等しいか小さい場合と比較して、表面側の溝に裏面側の溝を容易に位置決めさせることができる。
請求項5によれば、切削部材の2次元的な位置決めを行うことができる。
請求項6、7によれば、基板の表面に、基板の切断領域に沿って表面側の溝を形成する工程と、前記基板の裏面から前記表面側に向けてレーザー照射する工程とを備える半導体片の製造方法におけるレーザー照射の位置決め時において、検知手段で基板表面側のパターンを検知することなしに、裏面から照射するレーザーの照射部の位置決めができる。
請求項1、2によれば、表面側の溝と凹部とを別工程で形成するよりも製造工程が短縮できる。
請求項1によれば、表面側の溝と凹部とで深さを異ならせることができる。
請求項2によれば、同一工程で表面側の溝と凹部とを形成した場合であっても、深さを異ならせることができる。
請求項3によれば、表面側の溝及び凹部を等方性エッチングのみで形成する場合と比較し、表面側の溝を狭く形成できるとともに、基板の厚みを薄くする工程において厚みがばらついた場合であっても位置決め用の印として使用される凹部の大きさが変動しにくい。
請求項4によれば、表面側の溝の幅よりも裏面側の溝の幅が等しいか小さい場合と比較して、表面側の溝に裏面側の溝を容易に位置決めさせることができる。
請求項5によれば、切削部材の2次元的な位置決めを行うことができる。
請求項6、7によれば、基板の表面に、基板の切断領域に沿って表面側の溝を形成する工程と、前記基板の裏面から前記表面側に向けてレーザー照射する工程とを備える半導体片の製造方法におけるレーザー照射の位置決め時において、検知手段で基板表面側のパターンを検知することなしに、裏面から照射するレーザーの照射部の位置決めができる。
本発明の半導体片の製造方法は、例えば、複数の半導体素子が形成された半導体ウエハなどの基板状の部材を分割(個片化)して、個々の半導体片(半導体チップ)を製造する方法に適用される。基板上に形成される半導体素子は、特に制限されるものではなく、発光素子、受光素子、能動素子、受動素子等を含むことができる。本発明の製造方法は、例えば、発光素子を含む半導体片を基板から取り出す方法に適用され、発光素子は、例えば、面発光型半導体レーザー、発光ダイオード、発光サイリスタであることができる。また、本発明の製造方法は、例えば、受光素子を含む半導体片を基板から取り出す方法に適用され、受光素子は、例えば、コンタクトイメージセンサ、ラインセンサであることができる。1つの半導体片は、単一の発光素子を含むものであってもよいし、複数の発光素子をアレイ状に配置されたものであってもよく、さらに1つの半導体片は、そのような1つまたは複数の発光素子を駆動する駆動回路を包含することもできる。また、基板は、例えば、シリコン、SiC、化合物半導体、サファイア等で構成される基板であることができるが、これらに限定されず、少なくとも半導体を含む基板(以下、総称して半導体基板という)であれば他の材料の基板であってもよい。例えば、コンタクトイメージセンサのような受光素子は、シリコン基板に形成され、例えば、面発光型半導体レーザーや発光ダイオード等の発光素子は、GaAs等のIII−V族化合物半導体基板に形成される。
以下の説明では、複数の受光素子が半導体基板上に形成され、当該半導体基板から個々の半導体片(半導体チップ)を取り出す方法について図面を参照して説明する。なお、図面のスケールや形状は、発明の特徴を分かり易くするために強調しており、必ずしも実際のデバイスのスケールや形状と同一ではないことに留意すべきである。
図1は、本発明の実施例に係る半導体片の製造工程の一例を示すフローである。同図に示すように、本実施例の半導体片の製造方法は、受光素子を形成する工程(S100)、レジストパターンを形成する工程(S102)、半導体基板の表面に微細溝とアライメント用溝を形成する工程(S104)、レジストパターンを剥離する工程(S106)、半導体基板の表面にダイシング用テープを貼付ける工程(S108)、機械加工等により基板裏面を研削しアライメント用溝を露出させる工程(S110)、露出されたアライメント用溝を印に用いてダイシングブレードを位置決めする工程(S112)、半導体基板の裏面からダイシングブレードによるダイシングをする工程(S114)、機械加工等により基板裏面を研削し半導体基板を薄化する工程(S116)、ダイシング用テープに紫外線(UV)を照射し、半導体基板の裏面にエキスパンド用テープを貼付ける工程(S118)、ダイシング用テープを剥離し、エキスパンド用テープに紫外線を照射する工程(S120)、半導体片(半導体チップ)をピッキングし、回路基板等にダイマウントする工程(S122)を含む。図2(A)ないし(C)、図3(D)ないし(G)、および図4(H)ないし(L)に示す半導体基板の断面図は、ステップS100ないしS122の各工程に対応している。
受光素子を形成する工程(S100)では、図2(A)に示すように、半導体基板Wの表面の素子形成領域に、複数の受光素子100が形成される。ここでは、一例として、半導体基板Wはシリコン基板から構成される。受光素子100は、例えば、フォトダイオード、フォトトランジスタ等を含み、受光素子100は、例えば、密着型のイメージセンサなどを構成する。なお、図面には、受光素子100として1つの領域が示されているが、1つの受光素子100は、個片化された1つの半導体片に含まれる素子を例示しており、1つの受光素子100の領域には、1つの受光素子のみならず、複数の受光素子やその他の回路素子が含まれ得ることに留意すべきである。また、基板Wのアライメント領域には、後述するように基板をダイシングする際にアライメントマークとして利用されるアライメント用溝が形成される。
図5は、受光素子の形成工程が完了したときの半導体基板Wの一例を示す平面図である。図面には、便宜上、中央部分の受光素子100のみが例示されている。半導体基板Wの表面には、複数の受光素子100が行列方向にアレイ状に形成されている。1つの受光素子100の平面的な領域は、概ね矩形状であり、各受光素子100は、一定間隔Sを有するスクライブライン等で規定される切断領域120によって格子状に離間されている。また、受光素子が形成された素子形成領域の外側は、アライメント領域として利用することができる。円形の一点鎖線Qは、便宜上、素子形成領域とアライメント領域との境界を表している。
受光素子の形成が完了すると、次に、半導体基板Wの表面にレジストパターンが形成される(S102)。図2(B)に示すように、レジストパターン130は、半導体基板Wの表面のスクライブライン等で規定される切断領域120が露出されるように加工される。レジストパターン130の加工は、フォトリソ工程によって行われる。
次に、半導体基板Wの表面に微細な溝とアライメント用溝が形成される(S104)。図2(C)に示すように、レジストパターン130をマスクに用い、半導体基板Wの素子形成領域には、一定の深さの微細な溝(以下、便宜上、微細溝または表面側の溝という)140が形成され、アライメント領域には、微細溝よりも深さの深いアライメント用溝AMが形成される。微細溝140は、切断領域120に沿うように格子状に形成される。アライメント用溝AMは、微細溝140よりも深さの深い凹部であり、基板上の任意の基準点に対して予め決められた位置に形成される。
微細溝140の表面側の幅Saは、レジストパターン130に形成された開口幅とほぼ等しく、微細溝140の幅Saは、例えば、数μmから十数μmである。また、その深さDaは、例えば、約10μmから100μm程度であり、少なくとも受光素子等の機能素子が形成される深さよりも深く形成される。一方、アライメント用溝AMの表面側の幅Sbは、レジストパターン130に形成された開口幅とほぼ等しく、幅Sbは、例えば、微細溝140の幅Saよりも大きく、十数μmである。また、アライメント用溝AMの基板表面からの深さDbは、微細溝140の基板表面からの深さDaよりも深くなるように形成される。アライメント用溝AMは、図5に示すように、例えば、素子形成領域の外側の外縁領域、すなわちアライメント領域に複数形成することができる。一例では、基板Wの中心を基準点として、基準点を通るX方向およびY方向に、それぞれ2つのアライメント用溝AM−1、AM−2、AM−3、AM−4が形成される。微細溝140およびアライメント用溝AMの製造方法の詳細については後述する。
微細溝140を一般的なダイシングブレードによって形成した場合には、切断領域120の間隔Sが、ダイシングブレード自体の溝幅及びチッピング量を考慮したマージン幅の合計として40ないし60μm程度と大きくなる。一方、微細溝140を半導体プロセスで形成した場合には、溝幅自体が狭いだけでなく切断のためのマージン幅もダイシングブレードを使用した場合のマージン幅より狭くすることが可能となり、言い換えれば、切断領域120の間隔Sを小さくすることができ、このため、受光素子をウエハ上に高密度に配置して半導体片の取得数を増加させることができる。なお、本実施例における「表面側」とは受光素子等の機能素子が形成される面側をいい、「裏面側」とは「表面側」とは反対の面側をいう。
次に、レジストパターンを剥離する(S106)。図3(D)に示すように、レジストパターン130を半導体基板の表面から剥離すると、表面には切断領域120に沿って形成された微細溝140が露出され、アライメント領域にはアライメント用溝AMが露出される。
次に、紫外線硬化型のダイシング用テープを貼り付ける(S108)。図3(E)に示すように、受光素子側の基板表面に粘着層を有するダイシング用テープ150が貼り付けられる。
次に、基板裏面を研削し、基板裏面側にアライメント用溝AMを露出させる(S110)。図3(F)に示すように、アライメント用溝AMに到達するが微細溝140には到達しない、基板の厚さDcとなる研削位置Cまで基板を薄化する。つまり、Da<Dc<Dbの関係である。基板の薄化は、例えば、バックグラインド(機械加工)により行われ、回転する砥石160を水平ないし垂直方向に移動することで基板を一定の厚さにすることができる。この基板の薄化は、CMP(Chemical Mechanical Polishing)により行うものであってもよい。基板Wが研削位置Cまで薄化されると、図3(G)に示すように、基板裏面側にアライメント用溝AMが露出される。
次に、露出されたアライメント用溝をアライメントマーク(印)として切削部材を微細溝140に位置決めする(S112)。この例では、切削部材としてダイシングブレードが用いられる。基板裏面側に配置されるダイシングブレードまたはダイシングブレード装置は、基板裏面側に露出されたアライメント用溝AMをアライメントマークに用いて位置決めされる。位置決めでは、基板裏面に露出されたアライメント用溝を検知する検知手段が用いられ、当該検知手段の検知結果を利用し、ダイシングブレードを、対応する微細溝に対して位置決めする。検知手段は、例えば、基板裏面側を撮像する撮像カメラであり、撮像カメラで撮像された基板裏面の画像からアライメント用溝AMのパターンおよびその位置を認識し、その認識結果からダイシングブレードを対応する微細溝に位置決めする。例えば、アライメント用溝AMが、図5に示すように基板WのX方向およびY方向にそれぞれ2つずつ形成されている場合には、撮像された画像から4つのアライメント用溝AM−1〜AM−4が認識され、次いで、アライメント用溝AM−1、AM−2を用いてX方向の位置決めが行われ、アライメント用溝AM−3、AM−4を用いてY方向の位置決めが行われる。こうして、ダイシングブレードが、切削する微細溝に対して位置決めされる。ダイシングブレードの2次元方向の位置決めが終了したら、次に、ダイシングブレードのZ方向の位置決めが行われる。Z方向は、基板Wの厚さ方向であり、Z方向の位置決めは、裏面側に形成される溝170の深さを決定する。
位置決めが終了すると、次に、基板裏面側からダイシングブレードにより微細溝140に沿ってハーフダイシングが行われる(S112)。位置決めされたダイシングブレードは、回転しながらX方向またはY方向に水平移動され、これにより、図4(H)に示すように、微細溝140に向かう裏面側の溝170が形成される。
図6は、ダイシングブレードにより形成される裏面側の溝を説明する概略断面図である。ダイシングブレード300は、微細溝140に沿って、回転しながら半導体基板Wを裏面から切削して、半導体基板W内に溝170を形成する。ダイシングブレード300は、例えば、円盤状の切削部材であり、ここには、先端部が一定の厚みをもつ例が示されているが、先端部が先細りするようなダイシングブレードであってもよい。ダイシングブレード300は、基板裏面に露出されたアライメント用溝AMを印として、半導体基板Wの外側で、基板裏面と平行な面内での位置合わせがされ、更に、半導体基板Wの裏面と垂直な方向に所定量だけ移動することで基板の厚み方向の位置合わせがなされる。位置合わせがなされた後、ダイシングブレード300を回転させた状態で、ダイシングブレード300または半導体基板Wの少なくとも一方を、半導体基板Wの裏面と平行なX方向またはY方向に移動させることで、半導体基板Wに溝170を形成する。
ダイシングブレード300により形成された溝170(カーフ幅Sc)は、ダイシングブレード300の厚みとほぼ等しい幅を有する。また、ダイシングブレード300によって形成される裏面側の溝170は、図6(A)に示すように、微細溝140に到達する深さを有するものであってもよいし、図6(B)に示すように、微細溝140に到達しないような深さであってもよい。つまり、後者の場合、微細溝140と裏面側の溝170との間に残存する部分310の距離が一定以下であれば、溝170と微細溝140との間が容易に割断される。ここで、微細溝140は、ダイシングブレードによる裏面側に溝170の幅Scよりも狭い幅Saで形成されているが、これは、微細溝140を裏面側の溝170よりも狭い幅で形成すれば、ダイシングブレードのみで半導体基板を切断する場合と比較し、一枚のウエハから取得できる半導体片の数が増やせるためである。なお、図2(C)に示す数μmから十数μm程度の微細溝140を半導体基板の表面から裏面に至るまで形成できれば、そもそもダイシングブレードを用いて裏面側の溝を形成する必要なないが、そのような深さの微細溝を形成することは容易でない。このため、ダイシングブレードによる裏面からのハーフダイシングを組み合わせている。
ダイシングブレード300によるハーフダイシングが行われたとき、切断された半導体片はダイシング用テープ150によって保持されている。ダイシング用テープ150は、テープ基材と、その上に積層された粘着層とを含み、粘着層は、紫外線硬化型樹脂から構成され、紫外線が照射される前までは、一定の粘度または粘性を有し、紫外線が照射されると硬化してその粘着性が失われる性質を有する。このため、粘着層は、微細溝140およびアライメント用溝AMを含む基板表面に接着し、ダイシング後に半導体片が離脱しないようにこれらを保持する。
次に、基板裏面を研削し、基板の厚さをさらに薄化する(S116)。この基板の薄化は、先のステップS110のときと同様にバックグラインド(機械加工)により実施される。図4(I)に示すように、基板裏面からバックグラインドすることで基板をさらに薄化し、基板を所望の厚さにする。但し、この薄化工程は、必須ではなく、例えば、先のステップS110において基板が所望の厚さに達していれば省略することができる。
次に、ダイシング用テープへ紫外線(UV)を照射し、また基板裏面に紫外線硬化型のエキスパンド用テープを貼り付ける(S118)。図4(J)に示すようにダイシング用テープ150に紫外線180が照射され、その粘着層が硬化される。その後、半導体基板Wの裏面にエキスパンド用テープ190が貼り付けられる。
次に、ダイシング用テープを剥離し、エキスパンド用テープに紫外線を照射する(S120)。図4(K)に示すように、ダイシング用テープ150が半導体基板の表面から剥離される。また、基板裏面のエキスパンド用テープ190に紫外線200が照射され、その粘着層が硬化される。エキスパンド用テープ190は、基材に伸縮性を有し、ダイシング後に個片化した半導体片のピックアップが容易になるようにテープを伸ばし、受光素子の間隔を拡張する。
次に、個片化された半導体片のピッキングおよびダイマウントを行う(S122)。図4(L)に示すように、エキスパンド用テープ190からピッキングされた半導体片210が、接着剤やはんだ等の導電性ペーストなどの固定部材220を介して回路基板230上に実装される。当該回路基板230は、電子装置、例えば、画像形成装置などに実装される。
次に、ステップS104(図2(C))で説明した、微細溝とアライメント用溝の製造方法について説明する。アライメント用溝AMは、上記したように、半導体基板を裏面から切削部材による切削を行うときのアライメントマークとして利用される。このため、アライメント用溝AMの平面形状は、アライメントマークとして利用できるものであれば、その平面形状は特に限定されない。図7は、アライメント用溝の平面形状の一例であり、図7(A)は十字形状、図7(B)はT字形状、図7(C)はL字形状を有する。これらの共通点として、各アライメント用溝は、X方向およびY方向に延びる部分E1、E2を有し、2つの延びる部分E1、E2の幅Sbが互いに等しい。
本実施例では、一例として、微細溝140とアライメント用溝AMとが同一工程により同時に形成される。図2(C)に示すように、レジストパターン130には、微細溝140をエッチングするための開口が形成され、この開口幅は、微細溝140の表面側の幅Saにほぼ等しい。さらにレジストパターン130には、アライメント用溝AMをエッチングするための開口が形成され、この開口幅は、アライメント用溝AMのX方向またはY方向に延びる部分E1(E2)の幅Sbにほぼ等しい。同一工程により同時に形成される微細溝140とアライメント用溝AMのエッチング深さを異ならせるため(Da<Db)、本例では、レジストパターンの開口幅に依存するエッチング速度の差を利用する。つまり、微細溝140の幅Saを形成するレジストパターン130の開口幅よりもアライメント用溝AMを形成するための開口幅が大きいとき、アライメント用溝AMのエッチング速度が微細溝140のエッチング速度よりも速くなり、その結果、微細溝140のエッチング深さDaよりもアライメント用溝AMのエッチング深さDbが深くなる。エッチング深さの差(Db−Da)は、裏面研削するときの研削位置Cを設定できる大きさであればよい。
図8は、微細溝とアライメント用溝を同一工程で同時に形成するときの製造方法の一例である。本製造方法は、リアクティブイオンエッチング(RIE)装置において、エッチング工程と保護膜堆積工程とを複数回繰り返すことで、異方性ドライエッチングにより、深さの深い溝、すなわちアスペクト比の大きな溝を形成することを可能にする。エッチング工程と保護膜堆積工程の切り換えは、RIE装置に供給される反応ガスを切り替えることによって行われる。
図8の各工程で形成される溝の概略断面図を図9に示し、これを参照しつつ製造方法を説明する。但し、図9に示す溝の形状等は、理解を容易にするために模式的に示されている。シリコン基板Wへの受光素子が形成された後、シリコン基板表面にフォトレジストが塗布され、その後、フォトリソ工程により基板表面にレジストパターンが形成される(S200)。図9(A)に示すように、シリコン基板Wの表面にレジストパターン400が形成される。フォトレジストは、例えば、粘性100cpiのi線レジストであり、約8μmの厚さに塗布される。例えばi線ステッパー、TMAH2.38%の現像液を用いて、フォトレジストに、微細溝140を形成するための開口410と、アライメント用溝AMを形成するための開口420とが形成される。開口410の開口幅は、微細溝140の幅Saにほぼ等しく、例えば5μmである。開口420の開口幅は、アライメント用溝AMの幅Sbにほぼ等しく、例えば、数十μmである。
次に、エッチングにより溝を形成する(S210)。本製造方法は、例えば、リアクティブイオンエッチング(RIE)装置として誘導結合プラズマ(ICP)を用いる。エッチングするときの条件は、例えば、次の通りである。パワー600W、バイアスパワー23W、反応ガス:SF6=170sccm、エッチング時間7秒である。このエッチングにより、図9(B)に示すように、開口410で露出されたシリコン表面に溝430が形成され、開口420で露出されたシリコン表面に溝440が形成される。エッチングは、反応ガスのプラズマにより生成されたラジカル、イオンにより、基板の水平方向と垂直方向のエッチング速度に一定の選択比を有する。また、開口410よりも開口420の開口幅が大きいため、開口420の方がエッチングされ易くなり、その結果、溝440のエッチングの深さが溝430のエッチング深さよりも幾分深くなる。
次に、溝内に保護膜を堆積する(S220)。保護膜を堆積するときの条件は、例えば、次の通りである。パワーおよびバイアスパワーは、エッチングのときと同じであるが、反応ガスが、SF6からC4F8に切り替えられる。例えば、C4F8=120sccmが供給され、保護膜の堆積時間は5秒である。この保護膜の堆積により、図9(C)に示すように、溝430および440内に保護膜430A、440Bが形成される。
次に、エッチングより溝が形成される(S230)。エッチングするときの条件は、ステップS210のときと同じである。反応ガスは、S4F8からSF6に切り替えられ、反応ガスのプラズマにより生成されたラジカル、イオンのうち、溝の側壁はラジカルのみでアタックされるが保護膜430A、440Bがあるためエッチングされない。一方、溝の底部は、図9(D)に示すように、バイアスパワーにより垂直入射したイオンにより保護膜430A、440Aが除去され、溝の底部450、460にシリコンが露出される。このため、溝の底部450、460で露出されたシリコンがエッチングされ、図10(E)に示すように、最初に形成された溝430の底部450から次の溝470が形成され、同様に最初に形成された溝440の底部460から次の溝480が形成される。
次に、溝内に保護膜が堆積される(S240)。この工程は、ステップS220のときと同じである。反応ガスは、SF6からS4F8に切り替えられる。図10(F)に示すように、溝内に保護膜470A、480Aが堆積される。このようなエッチングと保護膜との堆積とを所定回数繰り返すことで異方性ドライエッチングが実施され、深さの深い微細溝140およびアライメント用溝AMを同時に形成することができる。そして、開口410によって形成される溝の深さは、開口420によって形成される溝の深さよりも浅いため、アライメント用溝のエッチング深さDbが微細溝のエッチング深さDaよりも深くなる。
図11は、シリコン基板に、図7(C)に示すL字型形状のアライメント用溝を形成したときの開口幅とエッチング深さとの関係を示すグラフである。例えば、微細溝140の幅Saが5μm程度であるとき、アライメント用溝の幅Sbを70μmとすれば、微細溝140のエッチング深さDaが100μm程度であるとき、アライメント用溝AMのエッチング深さDbを約170μmにすることができる。エッチング深さの差(Db−Da)として約70μmを得ることで、この範囲内に、図3(F)に示す研削位置Cを設定することができる。
なお、上記したエッチングの条件、および保護膜堆積の条件は一例であり、微細溝140およびアライメント用溝AMの形状、サイズ、エッチング深さに応じて、それらの条件を適宜変更することができる。例えば、エッチングの工程と保護膜堆積工程の繰り返す回数を増加することで、よりアスペクト比の大きな微細溝およびアライメント用溝を形成することができる。また、微細溝140およびアライメント用溝AMの側壁は、基板表面からほぼ垂直に延びるように形成されてもよいし、あるいは、溝の幅が徐々に狭くなるように順方向に傾斜させるように形成されるようにしてもよく、側壁の傾斜は、エッチングおよび保護膜堆積の条件を適宜変更することにより得られる。
このように本実施例によれば、基板の表面側に微細溝とアライメント用溝とを形成し、基板裏面を薄化してアライメント用溝を基板裏面側に露出させるようにしたので、アライメント用溝を、基板裏面側の切削部材のアライメントマーク(位置決めマーク)として利用することが可能になり、切削部材としてのダイシングブレードを表面側の対応する微細溝に位置決めすることができる。また、本実施例によれば、基板表面側に微細溝の位置を検知するための検知カメラなどを配置させる必要がなくなるため、基板表面側の空間を利用する自由度が向上される。さらに基板裏面側から微細溝の位置を検知するための赤外線カメラなどが不要になる。
上記実施例では、基板裏面側からダイシングブレードにより基板を切断する例を示したが、基板の切断は、ダイシングブレード以外の切削部材を用いてもよい。例えば、切削部材は、レーザー照射により基板を切断するものであってもよく、この場合にも、アライメント用溝を印としてレーザーの照射位置を対応する微細溝に位置決めされる。レーザー照射による切断方法は、レーザー照射により基板を熱で溶断するものであってもよいし、基板内部を改質させることで割断するものであってもよい。
さらに上記実施例では、微細溝とアライメント用溝とを同一工程で製造する例を示したが、微細溝とアライメント用溝とが別々の製造工程で製造されるようにしてもよい。例えば、微細溝のエッチング工程と、アライメント用溝のエッチング工程とが別々に行われる。別工程で製造する場合には、アライメント用溝の幅Sbは、必ずしも微細溝の幅Saよりも大きい必要はなく小さくても良いが、アライメント用溝の深さDbは、微細溝の深さDaよりも深いことが必要である。
さらに上記実施例では、シリコンからなる半導体基板に微細溝とアライメント用溝を形成する例を示したが、例えば、GaAs、サファイア、SiC等の他の材料からなる半導体基板または絶縁基板であってもよい。また、異方性ドライエッチングするときの開口幅の差によりエッチング速度またはエッチング深さに差を生じさせる材料としてシリコンを例示したが、シリコン以外の材料であってもよい。
さらに上記実施例では、図7に示すようなアライメント用溝の平面形状を例示したが、これは一例であり、アライメント用溝の平面形状は、アライメント用マークとして利用できるものであれば、他の形状、例えば、多角形や円形状であってもよい。さらに上記実施例では、アライメント用溝を基板の外縁のアライメント領域に形成する例を示したが、アライメント用溝は、位置決め用のマークとして利用可能であるならば、必ずしも基板の外縁に形成されなくてもよく、基板の中央部分、あるいは素子形成領域内に形成されるものであってもよい。さらに上記実施例では、アライメント用マークをX方向およびY方向にそれぞれ2つずつ形成したが、ライメント用マークの数は任意であり、4つ以上であってもよい、4つ未満であってもよい。
以上、本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
100:受光素子
120:切断領域(スクライブライン)
130:レジストパターン
140:表面側の微細溝
150:ダイシング用テープ
160:砥石
170:裏面側の溝
190:エキスパンド用テープ
210:半導体チップ
220:固定部材
230:回路基板
300:ダイシングブレード
AM:アライメント用溝
Sa:微細溝の幅
Sb:アライメント用溝の幅
120:切断領域(スクライブライン)
130:レジストパターン
140:表面側の微細溝
150:ダイシング用テープ
160:砥石
170:裏面側の溝
190:エキスパンド用テープ
210:半導体チップ
220:固定部材
230:回路基板
300:ダイシングブレード
AM:アライメント用溝
Sa:微細溝の幅
Sb:アライメント用溝の幅
Claims (7)
- 基板の表面から、当該基板の切断領域に沿う表面側の溝と、当該表面側の溝に沿って当該基板の裏面から切削する切削部材の位置決め用の印として、当該表面側の溝よりも深い深さの凹部とを形成する工程と、
前記基板の裏面から、前記凹部には達するが前記表面側の溝には達しないように前記基板の厚みを薄くする工程と、
前記基板の裏面に露出した前記凹部を位置決め用の印として、前記基板の裏面から前記切削部材の位置決めを行う工程と、
前記位置決めされた切削部材で前記基板の裏面側から前記表面側の溝に向けて切削する工程とを備え、
前記表面側の溝及び前記凹部は、エッチング速度の差を利用して同一工程においてエッチングにより形成される、半導体片の製造方法。 - 基板の表面から、当該基板の切断領域に沿う表面側の溝と、当該表面側の溝に沿って当該基板の裏面から切削する切削部材の位置決め用の印として、当該表面側の溝よりも深い深さの凹部とを形成する工程と、
前記基板の裏面から、前記凹部には達するが前記表面側の溝には達しないように前記基板の厚みを薄くする工程と、
前記基板の裏面に露出した前記凹部を位置決め用の印として、前記基板の裏面から前記切削部材の位置決めを行う工程と、
前記位置決めされた切削部材で前記基板の裏面側から前記表面側の溝に向けて切削する工程とを備え、
前記表面側の溝及び前記凹部は、同一工程においてエッチングにより形成され、前記エッチング用の保護膜の開口幅は、前記表面側の溝を形成するための開口の幅よりも前記凹部を形成するための開口の幅の方が大きい、半導体片の製造方法。 - 前記表面側の溝及び前記凹部は、異方性ドライエッチングで形成される、請求項1または2に記載の半導体片の製造方法。
- 前記切削部材は、回転する切削部材を含み、当該回転する切削部材により、前記表面側の溝の幅よりも広い幅の裏面側の溝を前記表面側の溝に向けて形成する、請求項1ないし3いずれか1つに記載の半導体片の製造方法。
- 前記凹部は、前記基板の表面の外縁領域に複数形成され、前記切削部材は、前記複数の凹部の中から選択された凹部を用いて位置決めされる、請求項1ないし4いずれか1つに記載の半導体片の製造方法。
- 基板の表面から、当該基板の切断領域に沿う表面側の溝と、当該表面側の溝に沿って当該基板の裏面から照射するダイシング用のレーザーの位置決め用の印として、当該表面側の溝よりも深い深さの凹部とを形成する工程と、
前記基板の裏面から、前記凹部には達するが前記表面側の溝には達しないように前記基板の厚みを薄くする工程と、
前記基板の裏面に露出した前記凹部を位置決め用の印として、前記基板の裏面から前記レーザーを照射する照射部の位置決めを行う工程と、
前記位置決めされた状態で前記基板の裏面側から前記表面側の溝に向けて前記レーザーを照射する工程とを備え、
前記表面側の溝及び前記凹部は、エッチング速度の差を利用して同一工程においてエッチングにより形成される、半導体片の製造方法。 - 基板の表面から、当該基板の切断領域に沿う表面側の溝と、当該表面側の溝に沿って当該基板の裏面から照射するダイシング用のレーザーの位置決め用の印として、当該表面側の溝よりも深い深さの凹部とを形成する工程と、
前記基板の裏面から、前記凹部には達するが前記表面側の溝には達しないように前記基板の厚みを薄くする工程と、
前記基板の裏面に露出した前記凹部を位置決め用の印として、前記基板の裏面から前記レーザーを照射する照射部の位置決めを行う工程と、
前記位置決めされた状態で前記基板の裏面側から前記表面側の溝に向けて前記レーザーを照射する工程とを備え、
前記表面側の溝及び前記凹部は、同一工程においてエッチングにより形成され、前記エッチング用の保護膜の開口幅は、前記表面側の溝を形成するための開口の幅よりも前記凹部を形成するための開口の幅の方が大きい、半導体片の製造方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014253227A JP5817905B1 (ja) | 2014-12-15 | 2014-12-15 | 半導体片の製造方法 |
US14/875,769 US9865468B2 (en) | 2014-12-15 | 2015-10-06 | Method of positioning cutting member to semiconductor chip with grooves |
KR1020150154240A KR20160072770A (ko) | 2014-12-15 | 2015-11-04 | 반도체 칩의 제조 방법 및 절단 부재의 위치 결정 방법 |
TW104136680A TWI612569B (zh) | 2014-12-15 | 2015-11-06 | 用於製造半導體晶片之方法以及用於定位切割部件之方法 |
EP15193328.0A EP3035381A1 (en) | 2014-12-15 | 2015-11-06 | Method for manufacturing semiconductor chip and method for positioning cutting member |
CN201510756077.6A CN105702626B (zh) | 2014-12-15 | 2015-11-09 | 制造半导体芯片的方法以及定位切割部件的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014253227A JP5817905B1 (ja) | 2014-12-15 | 2014-12-15 | 半導体片の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP5817905B1 true JP5817905B1 (ja) | 2015-11-18 |
JP2016115803A JP2016115803A (ja) | 2016-06-23 |
Family
ID=54477891
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014253227A Active JP5817905B1 (ja) | 2014-12-15 | 2014-12-15 | 半導体片の製造方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US9865468B2 (ja) |
EP (1) | EP3035381A1 (ja) |
JP (1) | JP5817905B1 (ja) |
KR (1) | KR20160072770A (ja) |
CN (1) | CN105702626B (ja) |
TW (1) | TWI612569B (ja) |
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- 2015-11-06 EP EP15193328.0A patent/EP3035381A1/en not_active Withdrawn
- 2015-11-06 TW TW104136680A patent/TWI612569B/zh active
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Publication number | Publication date |
---|---|
TW201633384A (zh) | 2016-09-16 |
US9865468B2 (en) | 2018-01-09 |
EP3035381A1 (en) | 2016-06-22 |
TWI612569B (zh) | 2018-01-21 |
KR20160072770A (ko) | 2016-06-23 |
US20160172203A1 (en) | 2016-06-16 |
JP2016115803A (ja) | 2016-06-23 |
CN105702626A (zh) | 2016-06-22 |
CN105702626B (zh) | 2018-10-09 |
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Legal Events
Date | Code | Title | Description |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150901 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150914 |
|
R150 | Certificate of patent or registration of utility model |
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|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |