JP6425659B2 - ショットキーダイオード及びショットキーダイオードの製造方法 - Google Patents

ショットキーダイオード及びショットキーダイオードの製造方法 Download PDF

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Description

発明の詳細な説明
［技術分野］
本開示は、半導体デバイスに関し、より詳細には、ショットキー界面に沿って接合バリア要素の間に中央インプラントを使用することに関する。
［背景技術］
ショットキーダイオードは金属−半導体接合を利用しており、金属−半導体接合は、ショットキーバリアを提供し、金属層とドープ済半導体層との間に形成される。Ｎ型半導体層を有するショットキーダイオードの場合、金属層がアノードとして働き、Ｎ型半導体層がカソードとして働く。一般に、ショットキーダイオードは、順バイアス方向に電流を容易に通し、逆バイアス方向に電流を阻止することによって従来のｐ−ｎダイオードのように働く。金属−半導体接合において提供されるショットキーバリアは、ｐ−ｎダイオードに勝る２つの特有の利点を提供する。第１に、ショットキーバリアは、低いバリア高さに関連付けられ、低いバリア高さは、低い順方向電圧降下に相関する。したがって、デバイスをターンオンして、電流が順バイアス方向に流れることを可能にするために、より低い順方向電圧が必要とされる。第２に、ショットキーバリアは、一般に、同等のｐ−ｎダイオードに比べてキャパシタンスが少ない。より低いキャパシタンスは、ｐ−ｎダイオードに比べて高いスイッチング速度をもたらす。更に、ショットキーダイオードは、多数キャリアデバイスであり、スイッチング損失をもたらす少数キャリア挙動を示さない。
残念なことに、ショットキーダイオードは、従来、比較的低い逆バイアス定格電圧及び高い逆バイアス漏洩電流に悩まされてきた。近年、米国ノースカロライナ州ダーハム（Ｄｕｒｈａｍ）に所在するクリー インコーポレイテッドは、炭化ケイ素基板及び適合性のあるエピタキシャル層から形成されるショットキーダイオードのシリーズを市場に投入した。これらのデバイスは、逆バイアス定格電圧を上げ、逆バイアス漏洩電流を下げ、順方向バイアス電流処理を向上させることによって最新技術を有し、また最新技術を進歩させ続けている。しかしながら、ショットキーデバイス性能を更に改良すると共に、これらのデバイスのコストを低減する必要性がなお残っている。
［概要］
本開示は、ドリフト層及びショットキー層を有するショットキーダイオードに関する。ドリフト層は、第１の導電型のドーピング材料によって主にドープされ、活性領域と関連付けられる第１の表面を有する。ショットキー層は、ショットキー接合を形成するために第１の表面の活性領域上方に設けられる。複数の接合バリア要素は、ショットキー接合の下方でドリフト層に形成され、複数の中央インプラントも、ショットキー接合の下方でドリフト層に形成される。ある実施形態では、少なくとも１つの中央インプラントは、接合バリア要素のそれぞれの隣接する対の間に設けられる。
ショットキー層は、チタン、クロム、ポリシリコン、アルミニウム、又は任意の他の好適な材料等の低いバリア高さを有する材料から形成され得る。タンタル等の更に低いバリア高さを有する材料は、炭化ケイ素から形成されるドリフト層と共に非常にうまく働く。中央インプラント及び接合バリア要素は、概して、ドリフト層内に様々な深さまで延在する。一実施形態では、中央インプラントは、接合バリア要素のそれぞれの深さの約１／２以下である深さを有する。別の実施形態では、接合バリア要素は、複数の中央インプラントのそれぞれより少なくとも４倍深い。
ある実施形態では、ドリフト層の第１の表面は、活性領域内に形成される多数の接合バリア要素凹部を有し、それにより、複数の接合バリア要素のうち少なくとも特定の接合バリア要素は、複数の接合バリア要素凹部のうち対応する接合バリア要素凹部の周りでドリフト層内に延在するドープ領域である。ドープ領域は、第１の導電型と逆である第２の導電型のドーピング材料でドープされる。
更に、バッファ領域が、ドリフト層の上部に設けられてもよい。バッファ領域は、ドリフト層の残りの下側部分より高い濃度にて第１の導電型のドーピング材料でドープされ、中央インプラント及び接合バリア要素は共に、バッファ領域内に存在する。
当業者であれば、添付の図面に関連して以下の詳細な説明を読んだ後、本開示の範囲を理解し、本開示の更なる態様を認識するであろう。
本明細書に組み込まれ、本明細書の一部を構成する添付の図面は、本開示の幾つかの態様を示し、本説明と共に、本開示の原理を説明するのに役立つ。
本開示の第１の実施形態によるショットキーダイオードの断面図である。 本開示の一実施形態による、ショットキー層及びアノードコンタクトが無い状態のショットキーダイオードの活性領域の上面図である。 本開示の別の実施形態による、ショットキー層及びアノードコンタクトが無い状態のショットキーダイオードの活性領域の上面図である。 本開示の一実施形態によるショットキーダイオードの部分断面図である。 本開示の第２の実施形態によるショットキーダイオードの断面図である。 本開示の第３の実施形態によるショットキーダイオードの断面図である。 図７Ａ、図７Ｂ及び図７Ｃは、３つの異なる接合バリア要素構成のショットキー界面に沿った相対的な電界分布を示すグラフである。 本開示の第４の実施形態によるショットキーダイオードの断面図である。
［詳細な説明］
以下で述べる実施形態は、当業者が本開示を実施することを可能にするための必要な情報を示し、開示を実施するベストモードを示す。添付の図面に照らして以下の説明を読むと、当業者は、本開示の概念を理解し、本明細書で具体的に述べられないこれらの概念の応用を認識するであろう。これらの概念及び応用が、本開示及び添付の請求項の範囲内に包含されることが理解されるべきである。
層、領域、又は基板等の要素が、別の要素の「上（ｏｎ）」にあるか又は別の要素の「上に（ｏｎｔｏ）」延在するとして記載されている場合、その要素は、他の要素上に直接にあってもよく、あるいは他の要素上に直接に延在していてもよく、あるいは介在要素が存在していてもよいことが理解されるであろう。反対に、ある要素が、別の要素「上に直接に（ｄｉｒｅｃｔｌｙ ｏｎ）」あるか又は別の要素「上に直接に（ｄｉｒｅｃｔｌｙ ｏｎｔｏ）」延在すると記載されている場合、介在要素は存在しない。ある要素が、別の要素に「接続される（ｃｏｎｎｅｃｔｅｄ）」又は「結合される（ｃｏｕｐｌｅｄ）」として記載される場合、その要素は、他の要素に直接に接続または結合されていてもよく、あるいは、介在要素が存在していてもよいことも理解されるであろう。反対に、ある要素が、別の要素に「直接に接続される（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ）」又は「直接に結合される（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ）」と記載される場合、介在要素は存在しない。
「下方（ｂｅｌｏｗ）」又は「上方（ａｂｏｖｅ）」又は「上側（ｕｐｐｅｒ）」又は「下側（ｌｏｗｅｒ）」又は「水平（ｈｏｒｉｚｏｎｔａｌ）」又は「垂直（ｖｅｒｔｉｃａｌ）」等の相対的用語は、図面に示すように、ある要素、層、又は領域と別の要素、層、又は領域との関係を描写するために本明細書で使用され得る。これらの用語及び先に論じた用語は、図面に示される向きに加えて、デバイスの異なる向きを包含することが意図される。
本開示は、ドリフト層及びショットキー層を有するショットキーダイオードに関する。ドリフト層は、第１の導電型のドーピング材料によって主にドープされ、活性領域と関連付けられる第１の表面を有する。ショットキー層は、ショットキー接合を形成するために第１の表面の活性領域上方に設けられる。複数の接合バリア要素は、ショットキー接合の下方においてドリフト層に形成され、複数の中央インプラントも、ショットキー接合の下方においてドリフト層に形成される。ある実施形態では、少なくとも１つの中央インプラントは、接合バリア要素のそれぞれの隣接する対の間に設けられる。
ショットキー層は、チタン、クロム、ポリシリコン、及びアルミニウム等の低いバリア高さを有する材料から形成され得る。タンタル等の更に低いバリア高さを有する材料は、炭化ケイ素から形成されるドリフト層と共に非常にうまく働く。中央インプラント及び接合バリア要素は、概して、ドリフト層内に様々な深さまで延在する。一実施形態では、中央インプラントは、接合バリア要素のそれぞれの深さの約１／２以下である深さを有する。別の実施形態では、接合バリア要素は、複数の中央インプラントのそれぞれより少なくとも４倍深い。
ある実施形態では、ドリフト層の第１の表面は、活性領域に形成される多数の接合バリア要素凹部を有し、それにより、複数の接合バリア要素のうち少なくとも特定の接合バリア要素は、複数の接合バリア要素凹部のうち対応する接合バリア要素凹部の周りでドリフト層内へ延在するドープ領域である。ドープ領域は、第１の導電型と逆である第２の導電型のドーピング材料でドープされる。
更に、バッファ領域が、ドリフト層の上部に設けられてもよい。バッファ領域は、ドリフト層の残りの下側部分より高い濃度にて第１の導電型のドーピング材料でドープされ、中央インプラント及び接合バリア要素は共に、バッファ領域内に存在する。
例示的なショットキーダイオード１０が、図１に関連して提供される。特に、本明細書で説明する実施形態は、Ｎ型又はＰ型ドーピング材料でドープされているものとして種々の半導体層又は要素に言及する。Ｎ型又はＰ型ドーピング材料でドープされることは、その層又は要素がＮ型又はＰ型導電性をそれぞれ有することを示す。Ｎ型材料は、負に帯電した電子の多数平衡濃度（ｍａｊｏｒｉｔｙ ｅｑｕｉｌｉｂｒｉｕｍ ｃｏｎｃｅｎｔｒａｔｉｏｎ）を有し、Ｐ型材料は、正に帯電した正孔の多数平衡濃度を有する。種々の層又は要素についてのドーピング濃度は、軽くドープされる、通常にドープされる、又は重くドープされるものとして定義され得る。これらの用語は、１つの層又は要素についてのドーピング濃度を別の層又は要素についてのドーピング濃度に関連付けることを意図した相対的な用語である。
更に、以下の説明は、Ｎ型基板及びドリフト層がショットキーダイオードで使用されることに的を絞るが、本明細書で提供される概念は、Ｐ型基板及びドリフト層を有するショットキーダイオードに同様に適用可能である。したがって、開示される実施形態における各層又は要素についてのドーピング電荷は、Ｐ型基板及びドリフト層を有するショットキーダイオードを形成するために反転され得る。更に、本明細書で説明する層のうちの任意の層は、利用可能な任意の技法を使用して１以上のエピタキシャル層から形成されてもよく、説明されていない付加的な層が、本開示の概念から必ずしも逸脱することなく、本明細書で説明する層の間に追加されてもよい。
例示されるように、ショットキーダイオード１０は、基板１２上に形成され、エッジターミネーション領域１６の内側に存在する活性領域１４を有する。エッジターミネーション領域１６は、活性領域１４を完全に又は実質的に包囲していてもよいが、そうすることは必ずしも必要ではない。基板１２の底面に沿って、カソードコンタクト１８が形成され、活性領域１４とエッジターミネーション領域１６の両方の下方に延在していてもよい。カソードオーミック層２０が、基板１２とカソードコンタクト１８との間の低インピーダンス結合を容易にするために、基板１２とカソードコンタクト１８との間に設けられてもよい。ドリフト層２２は、基板１２の上面に沿って延在する。ドリフト層２２、カソードコンタクト１８、カソードオーミック層２０は、活性領域１４とエッジターミネーション領域１６の両方に沿って延在していてもよい。
活性領域１４内で、ショットキー層２４は、ドリフト層２２の上表面の上方に存在し、アノードコンタクト２６は、ショットキー層２４の上方に存在する。ショットキー層２４及びアノードコンタクト２６の一方からの材料が他方に拡散することを防止するために、バリア層２８がショットキー層２４とアノードコンタクト２６との間に設けられてもよい。特に、活性領域１４は、ショットキーダイオード１０のショットキー層２４がドリフト層２２上方に存在する領域に実質的に対応する。例証だけのために、基板１２及びドリフト層２２が炭化ケイ素（ＳｉＣ）であると仮定する。これらの層及び他の層の他の材料については以下で更に説明される。
例示される実施形態では、基板１２はＮ型材料で重くドープされ、ドリフト層２２はＮ型材料で比較的軽くドープされる。ドリフト層２２は、実質的に均一にドープされてもよく、あるいは、段階的な方式でドープされてもよい。例えば、ドリフト層２２のドーピング濃度は、基板１２の近くで相対的により重くドープされ、ショットキー層２４に近接するドリフト層２２の上表面の近くではより軽くドープされるように遷移していてもよく、また、その逆も然りである。種々の例示的な実施形態についてのドーピング詳細は、以下で更に提供される。
ショットキー層２４の下で、複数の接合バリア（ＪＢ）要素３０が、ドリフト層２２の上表面に沿って設けられる。更に、中央インプラント３２と呼ばれる特有の要素もまた、ドリフト層２２の上表面に沿って設けられる。例示されるように、中央インプラント３２は、隣接するＪＢ要素３０の各対の間に設けられる。通常、中央インプラント３２の断面は、図１に示すように、ＪＢ要素３０の断面より実質的に小さい。Ｐ型材料でドリフト層２２内の選択領域を重くドープすることにより、ＪＢ要素３０及び中央インプラント３２の両方を形成する。したがって、ＪＢ要素３０及び中央インプラント３２は各々、ドリフト層２２の上表面からドリフト層２２に入り込むように延在する。ＪＢ要素３０及び中央インプラント３２は、一緒になって、ＪＢアレイを形成する。
ＪＢ要素３０及び中央インプラント３２は、図２及び図３に示すように、種々の形状をとることができ、異なる構成でレイアウトされ得る。図２に示すように、ＪＢ要素３０及び中央インプラント３２は各々、実質的に活性領域１４を横切って延在する単一の長い長尺状をなす縞状部であり、ＪＢアレイは、交互に配置される複数のＪＢ要素３０及び中央インプラント３２である。図３では、ＪＢ要素３０及び中央インプラント３２は各々、短い長尺状をなす破線状部であり、ＪＢアレイは、活性領域１４を横切って延在するように直線的に整列される複数の破線の平行列を有する。オーミック要素３０Ａは、活性領域１４内でドリフト層２２の上表面に沿って設けられてもよい。オーミック要素３０Ａは、電流及び電圧サージを処理する活性領域１４の能力を高めることを助ける。オーミック要素３０Ａは、ＪＢ要素３０との良好なオーミック接触を作るために使用される金属要素である。オーミック要素３０Ａは、既存のフォトリフトオフ技法又は金属ウェットエッチング技法によって形成されてもよい。
以下で更に述べるように、長尺状をなす縞状部及び破線状部は、実質的に同じドーピング濃度を有していてもよく、あるいは実質的に異なるドーピング濃度を有していてもよい。ＪＢ要素３０及び中央インプラントから形成されるＪＢアレイについてのＪＢ要素３０及び中央インプラントの他の形状及び構成は、本明細書で提供される開示を読んだ後に、当業者によって認識されるであろう。
続けて図１を参照すると、エッジターミネーション領域１６は、ドリフト層２２の一部分に形成され、完全に又は少なくとも実質的に活性領域１４を包囲する。ガードリング型ターミネーションが例として提供されている。ベベル、ジャンクションターミネーションエクステンション（ＪＴＥ）等の他のターミネーション技術を、ガードリングターミネーションに対する代替として使用してもよい。凹状ウェル３４は、ドリフト層２２の表面の下方に存在するドリフト層２２の一部をＰ型材料で軽くドープすることによって形成される。したがって、凹状ウェル３４は、ドリフト層２２内の軽くドープされたＰ型領域である。凹状ウェル３４は、最も外側のＪＢ要素３０まで延在するか又は部分的にその内部に延在していてもよいが、必ずしもそのように構成する必要はない。ドリフト層２２の表面に沿って、かつ、凹状ウェル３４内で、複数の同心ガードリング３６が形成される。ガードリング３６は、凹状ウェル３４の対応する部分をＰ型ドーピング材料で重くドープすることによって形成される。選択される実施形態では、ガードリングは、互いから離間されて、ドリフト層２２の上表面から凹状ウェル３４内へ延在する。
凹状ウェル３４内に存在するガードリング３６に加えて、メサガードリング（図示せず）が、活性領域１４の外縁の周りに設けられてもよい。メサガードリングも、活性領域１４の周りのドリフト層２２の一部を重くドープすることによって形成され、それにより、メサガードリングは、活性領域１４の外縁の周りに形成され、ドリフト層２２内へと延在する。凹状ウェル３４、ガードリング３６、及びメサガードリングは、任意の形状とすることができ、また、例示される実施形態では矩形である、活性領域１４の外縁の形状にほぼ対応する。これらの３つの要素の各々は、活性領域１４の周りに連続的な又は破断した（すなわち、破線、点線等）環状体を提供し得る。
一実施形態では、図４は、活性領域１４の一部の拡大図を提供し、ショットキーダイオード１０の動作中に働く種々のｐ−ｎ接合を識別することを助けるために使用される。この実施形態の場合、ＪＢ要素３０及び中央インプラント３２が（図２に示すように）長尺状をなす縞状部であると仮定する。ＪＢ要素３０及び中央インプラント３２の存在によって、活性領域１４の周りに少なくとも２つの型の接合が存在する。第１の接合型はショットキー接合Ｊ１と称され、ショットキー層２４と、ＪＢ要素３０及び中央インプラント３２を持たないドリフト層２２の上表面の部分との間の任意の金属−半導体（ｍ−ｓ）接合である。換言すれば、ショットキー接合Ｊ１は、ショットキー層２４と、ＪＢ要素３０及び中央インプラント３２間にあるドリフト層の上表面の部分との間の接合である。第２の接合型はＪＢ接合Ｊ２と称され、ドリフト層と、ドリフト層２２内に形成されるＪＢ要素３０又は中央インプラント３２との間の任意のｐ−ｎ接合である。
ショットキーダイオード１０が順バイアスされると、ショットキー接合Ｊ１は、ＪＢ接合Ｊ２がターンオンする前にターンオンする。比較的低い順方向電圧で、ショットキーダイオード１０内の電流輸送は、ショットキー接合Ｊ１を横切って注入される多数キャリア（電子）によって支配される。したがって、ショットキーダイオード１０は、従来のショットキーダイオードのように作用する。この構成では、少数キャリア注入がほとんど又は全く存在しないため、少数電荷が全く存在しない。結果として、ショットキーダイオード１０は、通常動作電圧で高速のスイッチング速度が得られる。
ショットキーダイオード１０が逆バイアスされると、ＪＢ接合Ｊ２に隣接して形成される空乏領域は、拡張して、ショットキーダイオード１０を通る逆電流を阻止する。結果として、拡張した空乏領域は、ショットキー接合Ｊ１を保護すると共に、ショットキーダイオード１０内の逆漏洩電流を制限するように機能する。ＪＢ要素３０及び中央インプラント３２によって、ショットキーダイオード１０はＰＩＮダイオードのように挙動する。
ほとんどの任意のショットキーダイオード設計では、１）低い順バイアス電圧降下に対応する低い順バイアス抵抗、２）低い逆バイアス漏洩電流、及び３）費用効果の高い設計についての基本的要求が存在する。コストに関して、ショットキーダイオードがその上で作製されるダイのサイズは、全体のコストに対する重要な一因である。したがって、ショットキーダイオードがその上で作製されるダイのサイズを減少させながら、ショットキーダイオードの性能を維持又は向上させることに対する一定の働きかけが存在する。
ショットキーダイオードについて順バイアス定格電流を少なくとも維持しながらダイサイズを減少させるために、順バイアス抵抗を減少させなければならない。順バイアス抵抗を減少させる一方法は、ドリフト層２２に関するドーピングを増大させることである。残念なことに、ドリフト層２２においてドーピングを増大させることは、逆バイアス漏洩電流を増加させるという悪影響を及ぼす。そのため、順バイアス抵抗及び電圧降下に悪影響を及ぼすことなく、逆バイアス漏洩電流を減少させる要求が存在する。
逆バイアス漏洩電流を減少させるために、一般にドリフト層２２とショットキー層２４との間の界面であるショットキー界面の電界が減少させられるべきである。ショットキー界面の電界は、逆バイアス漏洩電流にほぼ比例する。先に示したＪＢアレイのＪＢ要素３０間における中央インプラント３２の使用が、中央インプラント３２を使用しないＪＢアレイに比べてショットキー界面の電界を著しく減少させることが発見された。したがって、ドリフト層２２は、より高くドープされて、図１に示すように、中央インプラント３２がＪＢアレイにおいて使用されるときに、逆バイアス漏洩電流に対する影響がほとんど無いか又は全く無い状態で、順バイアス抵抗を減少させ得る。図５及び６に関連して以下で述べるように、ショットキー界面の電界をなお更に減少させるために、追加のステップが行われてもよい。
図５を参照すると、ショットキーダイオード１０のドリフト層２２及びショットキー層２４は、代替の実施形態に従って例示される。例示されるように、各ＪＢ要素３０は、ドリフト層２２の上表面にエッチングされるＪＢ要素凹部３０Ｒを含む。ドリフト層２２に凹部をエッチングすることによって、それぞれのＪＢ要素３０が、ドリフト層２２に入り込んでより深く形成され得る。これは、特に、ＪＢ要素３０を形成するために使用される選択的ドーピングの前にＪＢ要素凹部３０Ｒが形成され得るＳｉＣデバイスについて特に有益である。ＪＢ要素凹部３０Ｒは、ドリフト層２２に入り込むより深いドーピングを可能にする。特定のＪＢ要素凹部３０Ｒの幅について述べると、幅は、幅、長さ、及び深さを有する凹部のより狭い横寸法を指す。一実施形態では、任意の凹部の深さは少なくとも０．８ミクロンであり、任意の凹部の幅は少なくとも０．８ミクロンである。別の実施形態では、凹部の深さは少なくとも２ミクロンであり、任意の凹部の幅は少なくとも２ミクロンである。中央インプラント３２と共にＪＢ要素３０内にＪＢ要素凹部３０Ｒを使用することは、単にＪＢ要素３０及び中央インプラント３２を使用することに比べて、ショットキー界面における電界のより大きな減少を提供すると考えられる。
図６に示す実施形態は、ショットキー界面における電界の更に大きな減少を提供することを証明した。具体的には、深ＪＢ要素３０’と称される、深く注入されたＪＢ要素を有するショットキーダイオード１０が示されている。深ＪＢ要素３０’は、示すように、ＪＢ要素凹部３０Ｒを含み得る。中央インプラント３２は、深ＪＢ要素３０’の間に設けられ得る。
特に、ドリフト層２２は、ドリフト層２２の上部に沿って形成されるバッファ領域３８を含んでいることが図示されている。バッファ領域３８は、ドリフト層２２の残りの部分、すなわち下側部分より重くドープされ得る。深ＪＢ要素３０’及び中央インプラント３２は、バッファ領域３８に形成される。この実施形態では、深ＪＢ要素３０’は、バッファ領域３８を実質的に貫通して、かつ、バッファ領域３８の底部まで又は少なくとも底部の近くに延在する。
図７Ａ、図７Ｂ、及び図７Ｃは、３つの異なるＪＢアレイ構成について、ショットキー界面４２に沿った相対的な電界分布をプロットしたグラフである。図７Ａは、ＪＢ要素３０のみを含むＪＢアレイについてショットキー界面４２に沿った相対的な電界をプロットしている。ＪＢ要素３０間に中央インプラント３２は全く設けられない。例示される２つのＪＢ要素３０のそれぞれの上表面に沿って、電界は比較的低い。しかしながら、電界は、２つのＪＢ要素３０間の中間点で比較的高いレベルまで急速に上昇する。
図７Ｂは、図１に提供されるように、ＪＢ要素３０及び散在性中央インプラント３２を含むＪＢアレイについて、ショットキー界面４２に沿った相対的な電界をプロットしている。例示される２つのＪＢ要素３０及びＪＢ要素３０間に設けられる中央インプラント３２のそれぞれの上表面に沿って、電界は比較的低い。しかしながら、電界は、中央インプラント３２と２つのＪＢ要素３０のそれぞれとの間の２つの中間点で比較的低いレベルまで上昇する。
図７Ｃは、図６に提供されるように、深ＪＢ要素３０’及び散在性中央インプラント３２を含むＪＢアレイについて、ショットキー界面４２に沿った相対的な電界をプロットしている。２つの深ＪＢ要素３０’及び深ＪＢ要素３０’間に設けられる中央インプラント３２のそれぞれの上表面に沿って、電界は比較的低い。電界は、中央インプラント３２と深ＪＢ要素３０’のそれぞれとの間の２つの中間点で非常に低いレベルまで上昇するのみである。これらのプロットは、ＪＢアレイにおいてＪＢ要素３０（深ＪＢ要素３０’を含む）と共に中央インプラント３２を使用するときの重要な利点、及び、ＪＢ要素凹部３０Ｒを有する深ＪＢ要素３０’を使用するときの更なる利益を明瞭に示す。
上記実施形態はショットキーダイオード１０を対象とするが、企図される構造及び設計の全ては、他の半導体デバイスに同様に適用可能である。企図される構造及び設計から利益を受け得る例示的なデバイスは、全ての型の電界効果トランジスタ（ＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、及びゲートターンオフサイリスタ（ＧＴＯ）を含む。
ショットキーダイオード１０の順方向と逆方向の両方の電流及び電圧特性に影響を及ぼす別の特性は、ショットキー接合Ｊ１（図４）に関連するバリア高さであり、ショットキー接合Ｊ１は、ここでも、金属ショットキー層２４と半導体ドリフト層２２との間の金属−半導体接合である。ショットキー層２４等の金属層が、ドリフト層２２等の半導体層に非常に近接しているとき、２つの層間に固有の電位バリアが生じる。ショットキー接合Ｊ１に関連するバリア高さは固有の電位バリアに対応する。外部電圧の印加が存在しない場合、この固有の電位バリアは、ほとんどの電荷キャリア（電子又は正孔）が、１つの層から別の層へ移動することを妨げる。外部電圧が印加されると、半導体層の観点からの固有の電位バリアは、効果的に増減することになる。特に、金属層の観点からの電位バリアは、外部電圧が印加されたときに変化しない。
Ｎ型ドリフト層２２を有するショットキーダイオード１０が順バイアスされると、ショットキー層２４における正電圧の印加は、固有の電位バリアを効果的に減少させ、電子が半導体から金属−半導体接合を横切るように流れる。固有の電位バリアの大きさ、したがって、バリア高さは、固有の電位バリアに打ち勝って、電子を半導体層から金属層に流れさせるのに必要な電圧量に関係がある。実際には、電位バリアは、ショットキーダイオードが順バイアスされると減少する。ショットキーダイオード１０が逆バイアスされると、電位バリアは、著しく増加し、電子の流れを阻止するように機能する。
ショットキー層２４を形成するために使用される材料は、ショットキー接合Ｊ１に関連するバリア高さを主に決定する。多くの用途では、低いバリア高さが好ましい。より低いバリア高さは、以下のうちの１つを可能にする。第１に、より小さな活性領域１４を有するより低いバリア高さのデバイスは、より大きな活性領域１４及びより高いバリア高さを有するデバイスと同じ順方向ターンオン並びに動作電流及び定格電圧を有するように開発されることが可能である。換言すれば、より小さな活性領域１４を有するより低いバリア高さのデバイスは、所与の電流において、より高いバリア高さ及びより大きな活性領域１４を有するデバイスと同じ順方向電圧に耐えることができる。代替的に、より低いバリア高さのデバイスとより高いバリア高さのデバイスが共に同じサイズの活性領域１４を有するときに、より低いバリア高さのデバイスは、より高いバリア高さのデバイスと同じか又は同様の電流を処理しながら、より低い順方向ターンオン及び動作電圧を有し得る。より低いバリア高さはまた、デバイスの順バイアス時オン抵抗を下げ、それが、デバイスをより効率的にし、デバイスにとって破壊的となり得る熱の生成を少なくすることを助ける。
ＳｉＣドリフト層２２を使用するショットキー用途において低いバリア高さに関連する例示的な金属（合金を含む）は、限定はしないが、タンタル（Ｔａ）、ポリシリコン、チタン（Ｔｉ）、クロム（Ｃｒ）、及びアルミニウム（Ａｌ）を含み、タンタルは、その群の中で最も低いバリア高さに関連する。金属は、低いバリア高さのケーブル金属として定義される。バリア高さは、ショットキー層２４に使用される金属、ドリフト層２２に使用される材料、及びおそらく、ドリフト層２２におけるドーピングの程度の関数であるが、ある実施形態によって達成され得る例示的なバリア高さは、１．２電子ボルト（ｅＶ）未満、１．１ｅＶ未満、１．０ｅＶ未満、０．９ｅＶ未満、及び約０．８ｅＶである。
選択された実施形態では、基板１２は、Ｎドープされた単結晶４Ｈ ＳｉＣ材料から形成される。基板１２は、２Ｈ、４Ｈ、６Ｈ、３Ｃ等といった様々な結晶ポリタイプを有し得る。基板１２はまた、窒化ガリウム（ＧａＮ）、ヒ化ガリウム（ＧａＡｓ）、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、ＳｉＧｅ、等といった他の材料系から形成されてもよい。ＮドープされたＳｉＣ基板１２の抵抗率は、一実施形態では、約１０ｍΩ・ｃｍと３０ｍΩ・ｃｍとの間である。初期基板１２は、約２００ミクロンと５００ミクロンとの間の厚さを有し得る。基板の上方にエピタキシャル構造が形成されると、基板１２の裏面は、カソードコンタクト１８を形成する前に薄化され得る。
ドリフト層２２は、基板１２上方で成長させられて、その位置でドープされることができ、ドリフト層２２は、Ｎ型ドーピング材料で成長させられるときにドープされる。特に、１つ又は複数のバッファ層（図示せず）が、ドリフト層２２を形成する前に基板１２上に形成されてもよい。バッファ層は、核形成層として使用されてもよく、Ｎ型ドーピング材料で比較的重くドープされてもよい。バッファ層は、ある実施形態では、０．５ミクロン〜５ミクロンの範囲とすることができる。
ドリフト層２２は、ドリフト層２２の全て又は一部にわたって比較的均一にドープされてもよく、あるいは、ドリフト層２２の全て又は一部にわたって段階的なドーピングを用いてもよい。均一にドープされるドリフト層２２の場合、ドーピング濃度は、一実施形態では、約２×１０１５ｃｍ−３と２×１０１６ｃｍ−３との間とし得る。バッファ領域３８（図５）が設けられる場合、ドリフト層２２の上側部分をドリフト層２２の１つ又は複数の底部分より高いレベルでドープすることによって、バッファ領域が形成される。異なる性能基準は、一般に異なるドーピングレベル及び厚さを必要とし得るが、以下の表１は、異なる逆バイアス時降伏電圧における５０アンペア順バイアス定格電流を有するショットキーダイオード１０の場合の、全体のドリフト層２２及びドリフト層２２の上部分に存在するバッファ領域３８についての例示的なドーピングレベル及び厚さを提供する。
凹状ウェル３４は、ドリフト層２２の選択部分にＰ型材料を軽く注入することによって形成され得る。同様に、ＪＢ要素３０（又は深ＪＢ要素３０’）、中央インプラント３２、及びガードリング３６は、ドリフト層２２の上表面の対応する部分にＰ型材料を注入することによって形成され得る。ＪＢ要素３０、中央インプラント３２、及びガードリング３６は、比較的重くドープされ、同じイオン注入プロセスを使用して同時に形成されてもよい。ＪＢ要素凹部３０Ｒは、対応するＪＢ要素３０（又は深ＪＢ要素３０’）についてより深くかつより均一なドーピング濃度を達成することを補助するために、注入前に形成され得る。一実施形態では、ＪＢ要素３０、中央インプラント３２、及びガードリング３６は全て、実質的に同じ濃度でドープされる。通常、ＪＢ要素３０、中央インプラント３２、及びガードリング３６は全て、約１×１０１８ｃｍ−３以上の濃度でドープされる。他の実施形態では、これらの要素は、例えばＪＢアレイが異なる形状又はサイズを含むとき、あるいは異なるＪＢ要素３０が異なる深さを有する場合、同一の又は異なるイオン注入プロセスを使用して異なる濃度でドープされ得る。
ＪＢ要素３０、中央インプラント３２、及びガードリング３６の深さ、ならびに近接するＪＢ要素３０、中央インプラント３２、及びガードリング３６の間の間隔は、所望のデバイス特性に基づいて変更してもよい。一実施形態では、中央インプラント３２の深さは、一般に、約０．２ミクロンと約０．６ミクロンとの間の範囲とし得る。中央インプラント３２の幅は、一般に、約０．９ミクロンと約１．６ミクロンとの間の範囲とし得る。ＪＢ要素３０の深さは、一般に、約０．５ミクロンと約５．０ミクロンとの間の範囲とし得る。ＪＢ要素３０の幅は、一般に、約１．５ミクロンと約２．０ミクロンとの間の範囲とし得る。各中央インプラント３２は、約１．５ミクロンと約２．５ミクロンとの間の距離だけ、隣接するＪＢ要素３０から離間され得る。ある実施形態では、中央インプラント３２の深さは、ＪＢ要素３０（深ＪＢ要素３０’を含む）の深さの約１／２以下である。ある実施形態では、ＪＢ要素３０の深さは、中央インプラント３２の深さの約３倍、４倍、５倍、またはそれ以上である。
ＪＢ要素凹部３０Ｒを使用する図５及び図６に示すような実施形態の場合、ＪＢ要素３０は、通常、ドリフト層２２により深く入り込んでより容易に形成される。ＳｉＣから形成されるドリフト層２２の場合、それぞれの凹部は、約０．５ミクロンと約２ミクロンとの間の深さ及び約０．８ミクロンと約２ミクロンとの間の幅を有し得る。
作製中、熱酸化物層（図示せず）が、ドリフト層２２の上表面の上方に形成されてもよい。ＳｉＣドリフト層２２の場合、酸化物は二酸化ケイ素（ＳｉＯ２）である。熱酸化物層は、ドリフト層２２及びドリフト層２２内に形成される種々の要素の保護又は性能を補助するパッシベーション層として作用し得る。活性領域１４に関連する熱酸化物層の一部は、その後、ショットキー層２４が形成されるショットキー凹部を形成するために除去される。
ショットキー凹部が形成されると、ショットキー層２４は、ショットキー凹部によって露出されたドリフト層２２の部分の上方に形成される。ショットキー層２４の厚さは、所望のデバイス特性及びショットキー層２４を形成するために使用される金属に基づいて変更されるが、一般に、約１００オングストロームと約４５００オングストロームとの間となる。参照される６５０Ｖデバイスの場合、タンタル（Ｔａ）で形成されるショットキー層２４は、約５００オングストロームと約１５００オングストロームとの間とすることができ、ポリシリコンで形成されるショットキー層２４は約１０００オングストロームと約５０００オングストロームとの間とすることができ、チタン（Ｔｉ）で形成されるショットキー層２４は約５００オングストロームと約２５００オングストロームとの間とすることができる。先に述べたように、タンタル（Ｔａ）は、特に、ショットキー接合を形成するためにＳｉＣと組み合わせて使用されるときに、低いバリア高さに関連する。タンタルはまた、ＳｉＣに対して非常に安定している。ショットキー層２４及び形成されるアノードコンタクト２６について使用される金属に応じて、１つ又は複数のバリア層２８が、ショットキー層２４上方に形成され得る。バリア層２８は、チタンタングステン合金（ＴｉＷ）、チタンニッケル合金（ＴｉＮ）、タンタル（Ｔａ）、及び任意の他の好適な材料で形成されてもよく、選択される実施形態では、厚さを約１００オングストロームと約１０００オングストロームとの間とすることができる。バリア層２８は、ショットキー層２４を形成するために使用される金属と形成されるアノードコンタクト２６との間での拡散を防止することを助ける。特に、バリア層２８は、ショットキー層２４がタンタル（Ｔａ）であり、形成されるアノードコンタクト２６がアルミニウム（Ａｌ）から形成される特定の実施形態では、使用されない。バリア層２８は、一般に、ショットキー層２４がチタン（Ｔｉ）であり、形成されるアノードコンタクト２６がアルミニウム（Ａｌ）から形成される実施形態で有益である。
アノードコンタクト２６は、ショットキー層２４の上方に、又はもし存在する場合、バリア層２８の上方に形成される。アノードコンタクト２６は、一般に、相対的に厚く、金属から形成され、ショットキーダイオード１０のアノード用のボンドパッドとして働く。アノードコンタクト２６は、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）等から形成され得る。
先に述べたように、作製の終わりに、基板１２は、研削プロセス、エッチングプロセス、又は同様のプロセスを用いて基板１２の底部分を除去することによって、実質的に薄化され得る。６５０Ｖ参照ショットキーダイオード１０の場合、基板１２は、第１の実施形態では、約５０ミクロンと約２００ミクロンとの間の厚さまで薄化され得る。基板１２を薄化すること、又は、その他の方法で薄い基板１２を使用することは、ショットキーダイオード１０のアノードとカソードとの間の全体的な電気抵抗及び熱抵抗を減少させ、デバイスが過熱することなくより高い電流密度を処理することを可能にする。
カソードオーミック層２０は、ニッケル（Ｎｉ）、ニッケルシリサイド（ＮｉＳｉ）、及びニッケルアルミナイド（ＮｉＡｌ）等のオーミック金属を有する薄化基板１２の底部に形成される。カソードオーミック層２０が形成されてアニールされると、カソードコンタクト１８がカソードオーミック層２０上方に形成されて、ショットキーダイオード１０用のはんだ又は同様の界面を提供する。
本明細書で開示される概念によって、非常に高性能のショットキーダイオード１０が、種々の動作パラメータを必要とする種々の用途のために設計され得る。ＤＣ順バイアス電流に関連する電流密度は、ある実施形態では５００アンペア／ｃｍ２を超え得る。種々の実施形態では、漏洩電流密度は、約１２５℃、１５０℃、及び１７５℃を超える温度において、並びに１５０℃から２００℃の範囲全体にわたって、約５ミリアンペア未満に維持された。
当業者であれば、先に論じられた概念が、本明細書で具体的に開示される設計と異なる設計で実施され得ることを認識するであろう。例えば、図８を参照すると、ショットキーダイオード１０は、活性領域に対して凹状をなすエッジターミネーション領域１６を使用してもよい。例えば、活性領域１４のドリフト層２２の上面は、エッジターミネーション領域１６のドリフト層２２の上面より高い。例示される実施形態では、バッファ領域３８の実質的に全てが、ターミネーション領域１６内に存在するドリフト層２２の部分の上表面の上方に延在する。当業者であれば、本開示の実施形態に対する更なる改良及び改変を認識するであろう。全てのこうした改良及び改変は、本明細書で開示される概念及び添付の請求項の範囲に包含されるとみなされる。

Claims (25)

  1. ショットキーダイオードであって、
    第１の導電型のドーピング材料によって主にドープされ、かつ、活性領域と関連付けられる第１の表面を有する、ドリフト層と、
    ショットキー接合を形成するための前記第１の表面の前記活性領域上方のショットキー層と、
    前記ショットキー接合の下方で前記ドリフト層に形成される複数の接合バリア要素と、
    前記複数の接合バリア要素の深さよりも浅い深さにて、前記ショットキー接合の下方で前記ドリフト層に形成される複数の中央インプラントと、
    前記ドリフト層の上部分にあるバッファ領域であって、該バッファ領域は、前記ドリフト層の残りの下側部分より高い濃度にて前記第１の導電型のドーピング材料でドープされ、前記複数の中央インプラント及び前記複数の接合バリア要素が前記バッファ領域内に存在する、バッファ領域と、
    前記バッファ領域内に配置される凹状ウェルであって、少なくとも１つのガードリングを有し、前記複数の接合バリア要素の深さよりも浅い深さでバッファ領域内を延びる、凹状ウェルと
    を備える、ショットキーダイオード。
  2. 前記複数の中央インプラントのうち少なくとも１つは、前記複数の接合バリア要素の隣接する対の間に、かつ、該隣接する対から離間して設けられる、請求項１に記載のショットキーダイオード。
  3. 前記複数の中央インプラントのそれぞれは、前記複数の接合バリア要素のそれぞれの深さの１／２以下である深さを有する、請求項１又は２に記載のショットキーダイオード。
  4. 前記複数の接合バリア要素のそれぞれは、前記複数の中央インプラントのそれぞれより少なくとも４倍深い、請求項１〜３のいずれか一項に記載のショットキーダイオード。
  5. 前記複数の接合バリア要素のそれぞれ及び前記複数の中央インプラントのそれぞれは、第２の導電型のドーピング材料によって同じドーピング濃度でドープされる、請求項１〜４のいずれか一項に記載のショットキーダイオード。
  6. 前記複数の接合バリア要素のそれぞれ及び前記複数の中央インプラントのそれぞれは、少なくとも１×１０１８ｃｍ−３の濃度でドープされる、請求項１〜５のいずれか一項に記載のショットキーダイオード。
  7. 前記ドリフト層の前記第１の表面は、前記活性領域に複数の接合バリア要素凹部を備え、それにより、前記複数の接合バリア要素のうち少なくとも特定の接合バリア要素は、前記複数の接合バリア要素凹部のうち対応する接合バリア要素凹部の周りで前記ドリフト層内へと延在するドープ領域であり、前記ドープ領域は、前記第１の導電型と逆である第２の導電型のドーピング材料でドープされる、請求項１〜６のいずれか一項に記載のショットキーダイオード。
  8. 前記複数の接合バリア要素が前記バッファ領域内に存在する、請求項１〜７のいずれか一項に記載のショットキーダイオード。
  9. 前記ショットキー接合は、０．９電子ボルト未満のバリア高さを有する、請求項１〜８のいずれか一項に記載のショットキーダイオード。
  10. 前記ショットキー層はタンタルを含む、請求項１〜９のいずれか一項に記載のショットキーダイオード。
  11. 前記ドリフト層は炭化ケイ素を含む、請求項１〜１０のいずれか一項に記載のショットキーダイオード。
  12. 前記ショットキー層は実質的にタンタルからなる、請求項１〜１１のいずれか一項に記載のショットキーダイオード。
  13. 前記ショットキー層は、チタン、クロム、ポリシリコン、及びアルミニウムからなる群のうちの少なくとも１つを含む、請求項１〜９のいずれか一項に記載のショットキーダイオード。
  14. 前記ドリフト層は、薄化された薄化基板上方に形成され、カソードコンタクトは、前記薄化基板の底表面上方に形成される、請求項１〜１３のいずれか一項に記載のショットキーダイオード。
  15. 前記活性領域は、エッジターミネーション領域によって実質的に包囲され、前記エッジターミネーション領域は、前記ドリフト層内に形成されたエッジターミネーション構造を備える、請求項１〜１４のいずれか一項に記載のショットキーダイオード。
  16. 前記エッジターミネーション領域用の前記ドリフト層の部分は、前記活性領域の前記第１の表面に対して凹状をなす、請求項１５に記載のショットキーダイオード。
  17. 前記ドリフト層の前記第１の表面は、前記活性領域に複数の接合バリア要素凹部を備え、それにより、前記複数の接合バリア要素のうち少なくとも特定の接合バリア要素は、前記複数の接合バリア要素凹部のうち対応する接合バリア要素凹部の周りで前記ドリフト層内へ延在するドープ領域であり、前記ドープ領域は、前記第１の導電型と逆である第２の導電型のドーピング材料でドープされる、請求項１〜１６のいずれか一項に記載のショットキーダイオード。
  18. ショットキーダイオードであって、
    第１の導電型のドーピング材料によって主にドープされ、かつ、活性領域と関連付けられる第１の表面を有する、ドリフト層と、
    ショットキー接合を形成するために前記第１の表面の前記活性領域の上方に設けられたショットキー層と、
    前記ショットキー接合の下方で前記ドリフト層に形成される複数の接合バリア要素と、
    前記複数の接合バリア要素の深さよりも浅い深さにて、前記ショットキー接合の下方で前記ドリフト層に形成される複数の中央インプラントであって、
    前記複数の中央インプラントのうち少なくとも１つは、前記複数の接合バリア要素の隣接する対の間に、かつ、該隣接する対から離間して設けられ、
    前記ドリフト層の前記第１の表面は、前記活性領域内に複数の接合バリア要素凹部を備え、それにより、前記複数の接合バリア要素のうち少なくとも特定の接合バリア要素は、前記複数の接合バリア要素凹部のうち対応する接合バリア要素凹部の周りで前記ドリフト層内へと延在するドープ領域であり、前記ドープ領域は、前記第１の導電型と逆である第２の導電型のドーピング材料でドープされる、複数の中央インプラントと、
    前記ドリフト層の上部分にあるバッファ領域であって、該バッファ領域は、前記ドリフト層の残りの下側部分より高い濃度にて前記第１の導電型のドーピング材料でドープされ、前記複数の中央インプラント及び前記複数の接合バリア要素が前記バッファ領域内に存在する、バッファ領域と、
    前記バッファ領域内に配置される凹状ウェルであって、少なくとも１つのガードリングを有し、前記複数の接合バリア要素の深さよりも浅い深さでバッファ領域内を延びる、凹状ウェルと
    を備えるショットキーダイオード。
  19. 前記ショットキー接合は、０．９電子ボルト未満のバリア高さを有する、請求項１８に記載のショットキーダイオード。
  20. 前記ショットキー層はタンタルを含む、請求項１８又は１９に記載のショットキーダイオード。
  21. 前記ドリフト層は炭化ケイ素を含む、請求項１８〜２０のいずれか一項に記載のショットキーダイオード。
  22. 前記ショットキー層は実質的にタンタルからなる、請求項１８〜２１のいずれか一項に記載のショットキーダイオード。
  23. 前記ショットキー層は、チタン、クロム、ポリシリコン、及びアルミニウムからなる群のうちの少なくとも１つを含む、請求項１８〜１９のいずれか一項に記載のショットキーダイオード。
  24. 漏洩電流密度は、約１２５℃を超える温度では約０．００５アンペア／ｃｍ２未満である、請求項１８〜２３のいずれか一項に記載のショットキーダイオード。
  25. 漏洩電流密度は、約１５０℃を超える温度では約０．００５アンペア／ｃｍ２未満である、請求項１８〜２４のいずれか一項に記載のショットキーダイオード。
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JP (1) JP6425659B2 (ja)
KR (1) KR101764038B1 (ja)
WO (1) WO2014085159A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11437525B2 (en) 2020-07-01 2022-09-06 Hunan Sanan Semiconductor Co., Ltd. Silicon carbide power diode device and fabrication method thereof
US11967651B2 (en) 2020-07-01 2024-04-23 Xiamen Sanan Integrated Circuit Co., Ltd. Silicon carbide power diode device and fabrication method thereof

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8680587B2 (en) * 2011-09-11 2014-03-25 Cree, Inc. Schottky diode
JP2013232564A (ja) * 2012-04-27 2013-11-14 National Institute Of Advanced Industrial & Technology 半導体装置および半導体装置の製造方法
US9991399B2 (en) * 2012-10-04 2018-06-05 Cree, Inc. Passivation structure for semiconductor devices
KR20140089639A (ko) * 2013-01-03 2014-07-16 삼성전자주식회사 가변 저항 메모리 장치 및 그 형성 방법
JP2014236171A (ja) 2013-06-05 2014-12-15 ローム株式会社 半導体装置およびその製造方法
JP2015032627A (ja) * 2013-07-31 2015-02-16 株式会社東芝 半導体装置
US9722017B2 (en) * 2014-01-28 2017-08-01 Mitsubishi Electric Corporation Silicon carbide semiconductor device
JP6347999B2 (ja) * 2014-06-25 2018-06-27 シナプティクス・ジャパン合同会社 ジャンクションバリアショットキーダイオード及びその製造方法
KR102329192B1 (ko) * 2015-04-29 2021-11-18 한국전기연구원 순방향 특성이 향상된 실리콘 카바이드 쇼트키 다이오드 및 그 제조방법
WO2016185526A1 (ja) * 2015-05-15 2016-11-24 株式会社日立製作所 パワー半導体素子およびそれを用いるパワー半導体モジュール
US9960247B2 (en) * 2016-01-19 2018-05-01 Ruigang Li Schottky barrier structure for silicon carbide (SiC) power devices
WO2017135940A1 (en) * 2016-02-03 2017-08-10 Microsemi Corporation Sic transient voltage suppressor
CN107293601B (zh) * 2016-04-12 2021-10-22 朱江 一种肖特基半导体装置及其制备方法
CN105826399A (zh) * 2016-05-25 2016-08-03 上海安微电子有限公司 一种多混合结构的软快恢复二极管及其制备方法
KR102430498B1 (ko) 2016-06-28 2022-08-09 삼성전자주식회사 쇼트키 다이오드를 갖는 전자 소자
JP6673174B2 (ja) * 2016-12-12 2020-03-25 株式会社デンソー 炭化珪素半導体装置およびその製造方法
US10411108B2 (en) * 2017-03-29 2019-09-10 QROMIS, Inc. Vertical gallium nitride Schottky diode
CN109473482A (zh) * 2017-09-08 2019-03-15 创能动力科技有限公司 肖特基器件及其制造方法
JP6929254B2 (ja) * 2018-08-23 2021-09-01 三菱電機株式会社 電力用半導体装置
CN110459592A (zh) * 2019-07-11 2019-11-15 瑞能半导体科技股份有限公司 半导体器件及其制造方法
US11866928B2 (en) * 2019-09-03 2024-01-09 Dannie Lew Deans EAZY supporting holding and clamping system
CN116613187A (zh) * 2020-07-01 2023-08-18 湖南三安半导体有限责任公司 一种碳化硅功率二极管器件及其制备方法
CN112186029A (zh) * 2020-10-20 2021-01-05 杭州中瑞宏芯半导体有限公司 一种高浪涌电流型SiC二极管及其制造方法
US11677023B2 (en) * 2021-05-04 2023-06-13 Infineon Technologies Austria Ag Semiconductor device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3420698B2 (ja) 1998-03-24 2003-06-30 株式会社東芝 半導体装置及びその製造方法
JP3616258B2 (ja) 1998-08-28 2005-02-02 株式会社ルネサステクノロジ ショットキーダイオードおよびそれを用いた電力変換器
JP3943749B2 (ja) * 1999-02-26 2007-07-11 株式会社日立製作所 ショットキーバリアダイオード
JP4872158B2 (ja) * 2001-03-05 2012-02-08 住友電気工業株式会社 ショットキーダイオード、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、および製造方法
JP3708057B2 (ja) * 2001-07-17 2005-10-19 株式会社東芝 高耐圧半導体装置
JP4123913B2 (ja) * 2001-11-26 2008-07-23 富士電機デバイステクノロジー株式会社 半導体装置の製造方法
JP2005191227A (ja) 2003-12-25 2005-07-14 Sanyo Electric Co Ltd 半導体装置
US7199442B2 (en) * 2004-07-15 2007-04-03 Fairchild Semiconductor Corporation Schottky diode structure to reduce capacitance and switching losses and method of making same
JP4764003B2 (ja) * 2004-12-28 2011-08-31 日本インター株式会社 半導体装置
JP4814533B2 (ja) * 2005-02-25 2011-11-16 ローム株式会社 半導体装置およびその製造方法
JP4921880B2 (ja) * 2006-07-28 2012-04-25 株式会社東芝 高耐圧半導体装置
JP5175872B2 (ja) * 2010-01-21 2013-04-03 株式会社東芝 半導体整流装置
US20130140584A1 (en) * 2010-06-02 2013-06-06 Norifumi Kameshiro Semiconductor device
JPWO2011161906A1 (ja) * 2010-06-21 2013-08-19 三菱電機株式会社 炭化珪素半導体素子の製造方法と製造装置
JP2012174895A (ja) * 2011-02-22 2012-09-10 Shindengen Electric Mfg Co Ltd 高耐圧半導体装置
US9318623B2 (en) * 2011-04-05 2016-04-19 Cree, Inc. Recessed termination structures and methods of fabricating electronic devices including recessed termination structures
JP5926893B2 (ja) * 2011-04-26 2016-05-25 株式会社 日立パワーデバイス 炭化珪素ダイオード
WO2012157679A1 (ja) * 2011-05-18 2012-11-22 ローム株式会社 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11437525B2 (en) 2020-07-01 2022-09-06 Hunan Sanan Semiconductor Co., Ltd. Silicon carbide power diode device and fabrication method thereof
US11967651B2 (en) 2020-07-01 2024-04-23 Xiamen Sanan Integrated Circuit Co., Ltd. Silicon carbide power diode device and fabrication method thereof

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