JP2015032627A - 半導体装置 - Google Patents

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semiconductor
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剛志 大田
Tsuyoshi Ota
剛志 大田
陽一 堀
Yoichi Hori
陽一 堀
野田　隆夫
Takao Noda
隆夫 野田
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Abstract

【課題】耐性を向上させる。
【解決手段】実施形態の半導体装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に位置し、前記第１電極に接触し、前記第１電極から前記第２電極に向かう第１方向に対して交差する第２方向に配列された第１導電型の複数の第１半導体領域と、前記第１電極と前記第２電極との間に位置し、前記第１電極に接触し、前記複数の第１半導体領域を囲み、前記複数の第１半導体領域の不純物濃度よりも不純物濃度が高い第１導電型の第２半導体領域と、前記第１電極と、前記第２電極、前記複数の第１半導体領域、および前記第２半導体領域と、の間に設けられ、前記第１電極にショットキー接続された第２導電型の第１半導体層と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
ｎ型半導体層と金属とを接触させたショットキーバリアダイオード（ＳＢＤ）は、モノポーラ素子であるために、通電状態でアノード・カソード間に電子電流が流れる。このようなＳＢＤの耐圧を高く設定する方法の１つに、ｎ型半導体層の抵抗率を高く設定する方法がある。しかし、ｎ型半導体層の抵抗率を高く設定すると、順方向電圧（Ｖｆ）が高くなってしまう。また、サージ順電流が流れた場合、大電流域での順方向電圧は大きくなり、素子内で熱が発生し、この熱によって素子破壊に至る可能性がある。
特開２０１２−１２４２６８号公報
本発明が解決しようとする課題は、大電流の通電が可能で、耐性の高い半導体装置を提供することである。
実施形態の半導体装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に位置し、前記第１電極に接触し、前記第１電極から前記第２電極に向かう第１方向に対して交差する第２方向に配列された第１導電型の複数の第１半導体領域と、前記第１電極と前記第２電極との間に位置し、前記第１電極に接触し、前記複数の第１半導体領域を囲み、前記複数の第１半導体領域の不純物濃度よりも不純物濃度が高い第１導電型の第２半導体領域と、前記第１電極と、前記第２電極、前記複数の第１半導体領域、および前記第２半導体領域と、の間に設けられ、前記第１電極にショットキー接続された第２導電型の第１半導体層と、を備える。
図１（ａ）は、第１実施形態に係る半導体装置を表す模式的平面図であり、図１（ｂ）は、第１実施形態に係る半導体装置を表す模式的断面図である。 図２（ａ）および図２（ｂ）は、第１実施形態に係る半導体装置の動作を表す模式的断面図である。 図３（ａ）および図３（ｂ）は、第１実施形態に係る半導体装置の動作を表す模式的断面図である。 図４（ａ）は、第２実施形態に係る半導体装置を表す模式的断面図であり、図４（ｂ）は、第２実施形態に係る半導体装置の動作を表す模式的断面図である。 図５（ａ）は、第２実施形態に係る半導体装置の動作を表す模式的断面図であり、図５（ｂ）は、第２実施形態に係る半導体装置の動作を表す模式的断面図である。 図６（ａ）は、第３実施形態に係る半導体装置を表す模式的断面図であり、図６（ｂ）は、第３実施形態に係る半導体装置の動作を表す模式的断面図であり、図６（ｃ）は、第３実施形態に係る半導体装置の動作を表す模式的断面図である。 図７（ａ）は、第４実施形態に係る半導体装置の第１例を表す模式的断面図であり、図７（ｂ）は、第４実施形態に係る半導体装置の第２例を表す模式的断面図である。
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。また、実施形態では、ｐ＋型、ｐ型等の不純物が導入された半導体の導電型を第１導電型、ｎ＋型、ｎ型等の不純物が導入された半導体の導電型を第２導電型としている。ｐ＋型はｐ型よりも濃度が高いことを意味する。ｎ＋型はｎ型よりも濃度が高いことを意味する。
（第１実施形態）
図１（ａ）は、第１実施形態に係る半導体装置を表す模式的平面図であり、図１（ｂ）は、第１実施形態に係る半導体装置を表す模式的断面図である。なお、図１（ａ）ではアノード電極１１、絶縁層５０、及びボンディングワイヤ９０を省略している。
図１（ａ）には、図１（ｂ）のＢ−Ｂ’線に沿った位置での切断面が表されている。図１（ｂ）には、図１（ａ）のＡ−Ａ’線に沿った位置での切断面が表されている。
図１（ａ）および図１（ｂ）に表す半導体装置１は、ショットキーバリアダイオード（ＳＢＤ）を有する。半導体装置１は、アノード電極１１（第１電極）と、カソード電極１０（第２電極）と、複数のｐ型半導体領域３１（第１半導体領域）と、ｐ＋型半導体領域３２（第２半導体領域）と、ｎ型半導体層２１（第１半導体層）と、ｎ＋型半導体層２０と、を備える。また、図１（ｂ）には、アノード電極１１に接合されたボンディングワイヤ９０が表示されている。以下に、これらの部位の詳細について説明する。
実施形態では、アノード電極１１からカソード電極１０に向かう方向をＺ方向（第１方向）としている。また、Ｚ方向に交差する方向をＸ方向、Ｘ方向とＺ方向に交差する方向をＹ方向（第２方向）としている。
Ｙ方向に複数設けられたｐ型半導体領域３１は、低濃度のｐ型層である。ｐ型半導体領域３１は、アノード電極１１とカソード電極１０との間に位置し、アノード電極１１に接触している。ｐ型半導体領域３１は、Ｘ方向においてストライプ状に延びている。
ｐ型半導体領域３１のそれぞれは、Ｘ方向およびＹ方向の二次元平面において島状に配列されたものでもよい。また、島状に配列された場合の各島の平面形状は、多角形でもよく、円であってもよい。
ｐ＋型半導体領域３２は、高濃度のｐ＋型層である。ｐ＋型半導体領域３２は、アノード電極１１とカソード電極１０との間に位置し、アノード電極１１に接触している。ｐ＋型半導体領域３２の不純物濃度は、複数のｐ型半導体領域３１の不純物濃度よりも高い。ｐ＋型半導体領域３２は、アノード電極１１に、例えば、オーミック接触している。
図１（ａ）に表すｐ＋型半導体領域３２は、ｐ型半導体領域３１を取り囲むように設けられている。ｐ＋型半導体領域３２とカソード電極１０との間の距離は、複数のｐ型半導体領域３１とカソード電極１０との間の距離よりも短い。図１（ａ）では、環状のｐ＋型半導体領域３２が例示されているが、ｐ＋型半導体領域３２の構造は、その所々が途切れた構造であってもよい。
ｎ型半導体層２１は、低濃度のｎ型層である。ｎ型半導体層２１は、アノード電極１１と、カソード電極１０、複数のｐ型半導体領域３１、およびｐ＋型半導体領域３２と、の間に設けられている。ｎ型半導体層２１は、アノード電極１１にショットキー接続している。半導体装置１においては、オフ時においてアノード電極１１とｎ型半導体層２１との間にショットキーバリアが形成される。また、ｎ型半導体層２１は、複数のｐ型半導体領域３１のそれぞれに接触している。これにより、半導体装置１は、ｎ型半導体層２１とｐ型半導体領域３１とによって形成されたｐｎ接合部を有している。
ｎ＋型半導体層２０は、高濃度のｎ＋型層である。ｎ＋型半導体層２０は、ｎ型半導体層２１とカソード電極１０との間に設けられている。ｎ＋型半導体層２０は、カソード電極１０にオーミック接触している。
アノード電極１１と、ｎ型半導体層２１およびｐ＋型半導体領域３２と、の間には、絶縁層５０が設けられている。絶縁層５０は、例えば、酸化シリコン（ＳｉＯ２）を含む。
ｐ型半導体領域３１、ｐ＋型半導体領域３２、ｎ型半導体層２１、およびｎ＋型半導体層２０のそれぞれの材料は、例えば、シリコン結晶（Ｓｉ）を含む。そして、それぞれのシリコン結晶には、不純物元素が導入されている。この場合、ｐ＋型、ｐ型等の導電型（第１導電型）の不純物元素としては、例えば、ホウ素（Ｂ）、Ｇａ（ガリウム）、Ａｌ（アルミニウム）等が適用される。ｎ＋型、ｎ型等の導電型（第２導電型）の不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）、Ｎ（窒素）等が適用される。
また、半導体の材料は、シリコンに限らず、ｐ型半導体領域３１、ｐ＋型半導体領域３２、ｎ型半導体層２１、およびｎ＋型半導体層２０のそれぞれは、例えば、炭化シリコン結晶（ＳｉＣ）を含んでもよい。
半導体の材料がシリコンの場合、ｐ＋型層およびｎ＋型層に含まれる不純物元素の濃度は、３×１０１７（atoms・ｃｍ−３）以上である。ｐ型層およびｎ型層に含まれる不純物濃度は、例えば、３×１０１７（atoms・ｃｍ−３）以下である。
ｐ＋型層、ｎ＋型層、ｐ型層、およびｎ型層の不純物濃度は、素子の耐圧設計により任意の不純物濃度に設定できる。
実施形態において、「不純物元素の濃度（不純物濃度）」とは、半導体材料の導電性に寄与する、不純物元素の実効的な濃度をいう。例えば、半導体材料にドナーとなる不純物元素とアクセプタとなる不純物元素とが含有されている場合には、活性化した不純物元素のうち、ドナーとアクセプタとの相殺分を除いた濃度を不純物濃度とする。
カソード電極１０の材料およびアノード電極１１の材料は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）等の群から選ばれる少なくとも１つを含む。
半導体装置１の動作について説明する。
実施形態では、アノード電極１１とｎ型半導体層２１との間のショットキー接合に基づくエネルギー障壁をショットキー障壁と呼ぶ。また、ｐ＋型半導体領域３２とｎ型半導体層２１との間のｐｎ接合に基づくエネルギー障壁をｐｎエネルギー障壁と呼ぶ。
半導体装置１においては、ｐｎエネルギー障壁はショットキー障壁と同じ高さか、あるいはｐｎエネルギー障壁がショットキー障壁よりも高く設定されている。以下の説明では、一例として、ｐｎエネルギー障壁がショットキー障壁よりも高く設定されている場合について説明する。
図２（ａ）および図２（ｂ）は、第１実施形態に係る半導体装置の動作を表す模式的断面図である。
図２（ａ）に表すように、カソード電極１０の電位よりもアノード電極１１の電位が高くなるようにカソード・アノード間に電圧（Ｖ１）を印加する。つまり、カソード・アノード間に順バイアスを印加する。この場合、アノード電極１１とｎ型半導体層２１との間のショットキー障壁が低くなって、カソード電極１０からｎ＋型半導体層２０に注入された電子ｅ１がｎ型半導体層２１を経由してアノード電極１１に流れる。
この段階では、ｐ＋型半導体領域３２とｎ型半導体層２１との間には電流が流れない。半導体装置１では、カソード・アノード間に電圧（Ｖ１）が印加されても、ｐ＋型半導体領域３２とｎ型半導体層２１との間のｐｎ接合間には電流が流れないように、ｐ＋型半導体領域３２の不純物濃度とｎ型半導体層２１の不純物濃度とが調整されている。
続いて、図２（ｂ）に表すように、カソード電極１０の電位よりもアノード電極１１の電位が高くなるように、カソード・アノード間にさらに高い電圧（Ｖ２）を印加する。すなわち、（Ｖ２の絶対値）＞（Ｖ１の絶対値）である。
この場合は、アノード電極１１とｎ型半導体層２１との間のショットキー障壁はさらに低くなる。これにより、カソード電極１０からｎ＋型半導体層２０に注入された電子ｅ１は、ｎ型半導体層２１を経由してアノード電極１１に流れる。
一方、カソード・アノード間に電圧（Ｖ２）が印加された場合には、ｐ＋型半導体領域３２とｎ型半導体層２１との間のｐｎエネルギー障壁も低くなる。これにより、高濃度のｐ＋型半導体領域３２からｎ型半導体層２１にキャリア（正孔ｈ）が注入される。
このキャリアがｎ型半導体層２１に注入されると、キャリアが注入されたｎ型半導体層２１の部分においては、電子にとってｎ型半導体層２１の抵抗が低くなる伝導度変調が起きる。従って、キャリアが注入されたｎ型半導体層２１の部分は、電子にとっては低抵抗な層であり、電子がより流れ易い状態になっている。この部分に流れる電子を、図では、電子ｅ２で表している。つまり、図２（ｂ）の状態では、図２（ａ）の状態に比べて、カソード電極１０からｎ＋型半導体層２０に注入できる電子の数が増加している。換言すれば、図２（ｂ）の状態では、図２（ａ）の状態に比べて、カソード・アノード電極間に流れる電流が増加している。
このように、半導体装置１によれば、順バイアス印加時に伝導度変調を利用してカソード・アノード電極間に大電流を流すことができる。なお、ｐｎエネルギー障壁とショットキー障壁とが同じ高さであっても、電圧（Ｖ２）の印加によって図２（ｂ）に表す状態が得られる。
図３（ａ）および図３（ｂ）は、第１実施形態に係る半導体装置の動作を表す模式的断面図である。図３（ａ）は、図３（ｂ）のｐ型半導体領域３１付近を拡大させた拡大図である。
図３（ａ）および図３（ｂ）に表すように、カソード電極１０の電位よりもアノード電極１１の電位が低くなるようにカソード・アノード間に電圧（−Ｖ３）を印加する。つまり、カソード・アノード間に逆バイアスを印加する。
カソード・アノード間に逆バイアスが印加されると、カソード電極１０とｎ型半導体層２１との接合界面からｎ型半導体層２１に空乏層が延びる。さらに、ｐ型半導体領域３１とｎ型半導体層２１との間のｐｎ接合部からも、ｐ型半導体領域３１およびｎ型半導体層２１のそれぞれに空乏層が延びる。また、アノード電極１１とｎ型半導体層２１との接合部からｎ型半導体層２１に空乏層が延びる。図３（ａ）には、ｐｎ接合部からｎ型半導体層２１の側に延びる空乏層の様子を矢印Ｄｎ−１で表している。また、アノード電極１１とｎ型半導体層２１との接合部からｎ型半導体層２１の側に延びる空乏層の様子を矢印Ｄｎ−２で表している。
半導体装置１では、複数のｐ型半導体領域３１がＹ方向に並んでいる。このため、逆バイアス印加時には、隣り合うｐｎ接合部から延びる空乏層同士が繋がる所謂ピンチオフが起きる。また、この繋がった空乏層には、アノード電極１１とｎ型半導体層２１との接合部からｎ型半導体層２１の側に延びた空乏層も繋がる。さらに、複数のｐ型半導体領域３１のそれぞれの底部からもｎ型半導体層２１の側に空乏層が延びる。
従って、隣り合うｐ型半導体領域３１間におけるｎ型半導体層２１のほか、複数のｐ型半導体領域３１のそれぞれの下側に位置するｎ型半導体層２１にまで空乏層が拡がる。図３（ｂ）では、空乏層端の位置がライン２１ｄで表されている。空乏層端は、複数のｐ型半導体領域３１のそれぞれの下側に位置している。なお、ライン２１ｄの位置は一例であり、アノード電極１１の材料を調整したり、ｎ型半導体層２１およびｐ型半導体領域３１のそれぞれの不純物濃度を調整したりすることによって、その位置を変えることができる。
複数のｐ型半導体領域３１を設けない場合でも、カソード電極１０とｎ型半導体層２１との接合界面からｎ型半導体層２１に空乏層は延びる。しかし、ｐｎ接合部から延びる空乏層が形成されず、空乏層は、図３（ｂ）に表すほど拡がらない。つまり、複数のｐ型半導体領域３１を設けない場合では、空乏層端は、図３（ｂ）のライン２１ｄの位置よりも、アノード電極１１の側に位置することになる。
このような場合、逆バイアス印加時には、所謂逆リーク電流を充分に抑制できなくなる場合がある。これは、逆バイアス印加時の空乏層の延びが足りず、空乏層内におけるｎ型半導体層２１の電界勾配が急峻になるためである。
これに対し、半導体装置１では、隣り合うｐ型半導体領域３１間のｎ型半導体層２１と、複数のｐ型半導体領域３１のそれぞれの下側に位置するｎ型半導体層２１と、に空乏層が形成される。つまり、逆バイアス印加時には、空乏層内におけるｎ型半導体層２１の電界勾配がより緩やかになる。その結果、逆リーク電流を抑制することができる。
なお、複数のｐ型半導体領域３１のピッチを極小にして、複数のｐ型半導体領域３１の占有率を上げ過ぎると、隣り合うｐ型半導体領域３１間の距離が極短になる。このような場合、隣り合うｐ型半導体領域３１間におけるｎ型半導体層２１の抵抗が上昇する。その結果、順方向電圧（Ｖｆ）の極端な増大を招く。半導体装置１では、順方向電圧（Ｖｆ）の極端な増大が起きない程度に、複数のｐ型半導体領域３１のピッチを調整している。
また、半導体装置１では、Ｙ方向において、ｐ＋型半導体領域３２の幅がｐ型半導体領域３１の幅よりも広くなっている。ｐ＋型半導体領域３２の幅をｐ型半導体領域３１の幅よりも狭くすると、ｐ＋型半導体領域３２の断面形状が細い突起状になる。このような場合、逆バイアス印加時にｐ＋型半導体領域３２に電界が選択的に集中する。これは、アバランシェ電流の要因になる。半導体装置１では、ｐ＋型半導体領域３２の幅をｐ型半導体領域３１の幅よりも広く設定し、このアバランシェ電流を抑制している。このように、第１実施形態では耐圧の高い半導体装置１が提供されている。
（第２実施形態）
図４（ａ）は、第２実施形態に係る半導体装置を表す模式的断面図であり、図４（ｂ）は、第２実施形態に係る半導体装置の動作を表す模式的断面図である。
図４（ａ）に表す半導体装置２は、ショットキーバリアダイオード（ＳＢＤ）を有する。半導体装置２は、アノード電極１１と、カソード電極１０と、複数のｐ型半導体領域３１と、複数のｐ＋型半導体領域３３（第３半導体領域）と、ｎ型半導体層２１と、ｎ＋型半導体層２０と、を備える。
図４（ａ）では、ｐ＋型半導体領域３２が表示されているが、ｐ＋型半導体領域３２については半導体装置２から取り除いてもよい。ｐ＋型半導体領域３２を設けた場合は、ｐ＋型半導体領域３２は、複数のｐ型半導体領域３１および複数のｐ＋型半導体領域３３を囲むように設けられている。また、ｐ＋型半導体領域３３に含まれる不純物濃度は、半導体装置１のｐ＋型半導体領域３２に含まれる不純物濃度と同じであるとする。
複数のｐ＋型半導体領域３３は、アノード電極１１とカソード電極１０との間に位置している。複数のｐ＋型半導体領域３３は、ｎ型半導体層２１とアノード電極１１との間に設けられている。複数のｐ＋型半導体領域３３は、ｐ＋型半導体領域３２の内側に設けられている。複数のｐ＋型半導体領域３３はＹ方向に配列されている。複数のｐ＋型半導体領域３３のそれぞれは、アノード電極１１に接触している。複数のｐ＋型半導体領域３３の不純物濃度は、複数のｐ型半導体領域３１の不純物濃度よりも高い。
Ｙ方向において、隣り合うｐ型半導体領域３１がアノード電極１１に接触する部分間の距離Ｄ１は、複数のｐ＋型半導体領域３３のピッチＰ３より短い。また、Ｙ方向において、複数のｐ＋型半導体領域３３のピッチＰ３は、隣り合うｐ＋型半導体領域３３の間に位置する複数のｐ型半導体領域３１のピッチＰ１よりも長い。また、Ｙ方向において、ｐ＋型半導体領域３３の幅は、ｐ型半導体領域３１の幅よりも広くなっている。
このような構造によれば、順バイアス印加時では、図４（ｂ）に表すように、複数のｐ＋型半導体領域３３のそれぞれからｎ型半導体層２１にキャリア（正孔ｈ）が注入される。つまり、複数のｐ＋型半導体領域３３のそれぞれ近傍のｎ型半導体層２１において伝導度変調が起きる。従って、図４（ｂ）の状態では、図２（ｂ）の状態に比べて、カソード電極１０からｎ＋型半導体層２０に注入できる電子ｅ１の数がさらに増加する。つまり、順バイアス印加時では、カソード・アノード電極間に流れる電流がより増加する。
また、複数のｐ＋型半導体領域３３のそれぞれ近傍のｎ型半導体層２１で伝導度変調が起きるため、順バイアス印加時での順方向電圧（Ｖｆ）をより低く設定できる。さらに、カソード・アノード電極間に流れる電流がより増加しても、順方向電圧（Ｖｆ）を低く設定できるので、カソード・アノード電極間での発熱が抑えられる。
また、半導体装置２は、複数のｐ型半導体領域３１とｎ型半導体層２１とによって形成されたｐｎ接合部を有している。従って、逆バイアス印加時には、隣り合うｐ型半導体領域３１の間におけるｎ型半導体層２１のほか、複数のｐ型半導体領域３１のそれぞれの下側に位置するｎ型半導体層２１にまで空乏層が拡がる。その結果、逆リーク電流が確実に抑えられる。
また、半導体装置２では、順方向電圧（Ｖｆ）の極端な増大が起きない程度に、複数のｐ型半導体領域３１のピッチおよび複数のｐ＋型半導体領域３３のピッチを調整している。
また、半導体装置２では、Ｙ方向において、ｐ＋型半導体領域３３の幅がｐ型半導体領域３１の幅よりも広くなっている。ｐ＋型半導体領域３３の幅をｐ型半導体領域３１の幅よりも狭くすると、ｐ＋型半導体領域３３の断面形状が細い突起状になる。このような場合、逆バイアス印加時にｐ＋型半導体領域３３に電界が選択的に集中する。これは、アバランシェ電流の要因になる。
半導体装置２では、ｐ＋型半導体領域３３の幅をｐ型半導体領域３１の幅よりも広く設定し、このアバランシェ電流を抑制している。また、アバランシェ電流が発生しても、半導体装置２では、アバランシェ電流（例えば、正孔電流）を複数のｐ＋型半導体領域３３のそれぞれを経由してアノード電極１１に排出することができる。つまり、半導体装置２の耐圧は、半導体装置１の耐圧に比べてさらに高くなっている。
図５（ａ）は、第２実施形態に係る半導体装置の動作を表す模式的断面図であり、図５（ｂ）は、第２実施形態に係る半導体装置の動作を表す模式的断面図である。
図５（ａ）に表すように、アノード電極１１には、複数のボンディングワイヤ９０を接続してもよい。アノード電極１１に１つのボンディングワイヤ９０を接続した場合は、半導体装置２のオン時に、１つのボンディングワイヤ９０に電流が集中して、例えば、ボンディングワイヤ９０がアノード電極１１から剥がれたり、ボンディングワイヤ９０が断線したりする可能性がある。
これに対し、図５（ａ）に表す方法によれば、カソード・アノード電極間に流れる電流がそれぞれのボンディングワイヤ９０に分散される。従って、１つのボンディングワイヤ９０への電流集中が抑制され、上述した剥離、断線が防止される。
また、図５（ｂ）に表すように、アノード電極１１には、半田等の導電性接着層９１を介して、板状の導電層９２を接続してもよい。このような方法によれば、カソード・アノード電極間に流れる電流が導電層９２の内部に均一に分散される。従って、上述した剥離、断線がさらに防止される。
（第３実施形態）
図６（ａ）は、第３実施形態に係る半導体装置を表す模式的断面図であり、図６（ｂ）は、第３実施形態に係る半導体装置の動作を表す模式的断面図であり、図６（ｃ）は、第３実施形態に係る半導体装置の動作を表す模式的断面図である。
図６（ａ）に表す半導体装置３は、ショットキーバリアダイオード（ＳＢＤ）を有する。半導体装置３は、アノード電極１１と、カソード電極１０と、ｐ＋型半導体領域３２と、複数のｐ＋型半導体領域３３と、ｐ型半導体領域３１と、ｐ型半導体領域３５と、ｎ型半導体層２１と、ｎ＋型半導体層２０と、を備える。
半導体装置３において、ｐ型半導体領域３１は、複数のｐ＋型半導体領域３３のそれぞれとｎ型半導体層２１との間に設けられている。換言すれば、半導体装置３では、図１（ｂ）に表されたｐ型半導体領域３１の中に、ｐ＋半導体領域３３が設けられている。Ｐ＋半導体領域３３は、アノード電極１１に接し、アノード電極１１に接する部分以外がｐ型半導体領域３１によって取り囲まれている。ここで、複数のｐ＋型半導体領域３３のＹ方向における幅は、図１（ｂ）に表されたｐ型半導体領域３１のＹ方向における幅と同じであるとする。ｐ＋型半導体領域３３の不純物濃度は、ｐ型半導体領域３１の不純物濃度よりも高い。また、ｐ型半導体領域３５は、ｐ＋型半導体領域３２とｎ型半導体層２１との間に設けられている。ｐ型半導体領域３５の不純物濃度は、ｐ＋型半導体領域３２の不純物濃度よりも低い。ｐ＋型半導体領域３２とｐ型半導体領域３５は、適宜取り除いてもよい。
半導体装置３では、Ｙ方向において、隣り合うｐ型半導体領域３１がアノード電極１１に接触する部分間の距離Ｄ１は、複数のｐ＋型半導体領域３３のピッチＰ３より短い。また、Ｙ方向においては、複数のｐ型半導体領域３１のピッチＰ１は、複数のｐ＋型半導体領域３３のピッチＰ３と同じである。
このような構造によれば、順バイアス印加時では、図６（ｂ）に表すように、複数のｐ＋型半導体領域３３のそれぞれからｎ型半導体層２１にキャリア（正孔ｈ）が注入される。つまり、複数のｐ＋型半導体領域３３のそれぞれ近傍のｎ型半導体層２１において伝導度変調が起きる。従って、図６（ｂ）の状態では、図２（ｂ）の状態に比べて、カソード電極１０からｎ＋型半導体層２０に注入できる電子ｅ１の数がさらに増加する。つまり、順バイアス印加時では、カソード・アノード電極間に流れる電流がより増加する。
また、複数のｐ＋型半導体領域３３のそれぞれ近傍のｎ型半導体層２１で伝導度変調が起きるため、順バイアス印加時での順方向電圧（Ｖｆ）をより低く設定できる。さらに、カソード・アノード電極間に流れる電流がより増加しても、順方向電圧（Ｖｆ）を低く設定できるので、カソード・アノード電極間での発熱が抑えられる。
また、半導体装置３は、複数のｐ型半導体領域３１とｎ型半導体層２１とによって形成されたｐｎ接合部を有している。従って、図６（ｃ）に表すように、逆バイアス印加時には、隣り合うｐ型半導体領域３１の間におけるｎ型半導体層２１のほか、複数のｐ型半導体領域３１のそれぞれの下側に位置するｎ型半導体層２１にまで空乏層が拡がる。図６（ｃ）では、空乏層端の位置がライン２１ｄで表されている。その結果、逆リーク電流が確実に抑えられる。
また、半導体装置３では、順方向電圧（Ｖｆ）の極端な増大が起きない程度に、複数のｐ型半導体領域３１のピッチおよび複数のｐ＋型半導体領域３３のピッチを調整している。
また、半導体装置３では、ｐ＋型半導体領域３３とｎ型半導体層２１との間にｐ型半導体領域３１を設けるとともに、ｐ＋型半導体領域３２とｎ型半導体層２１との間にｐ型半導体領域３５を設けている。つまり、Ｙ方向においてアノード電極１１に接するｐ型層の幅を広く設定している。これにより、逆バイアス印加時には、ｐ型層へ電界集中が緩和されて、アバランシェ電流が起き難くなる。
また、アバランシェ電流が発生しても、半導体装置３では、アバランシェ電流（例えば、正孔電流）を複数のｐ＋型半導体領域３３のそれぞれを経由してアノード電極１１に排出することができる。つまり、半導体装置３の耐圧は、半導体装置１の耐圧に比べてさらに高くなっている。
半導体装置３の半導体材が炭化シリコン（ＳｉＣ）を含む場合、高濃度のｐ＋型半導体領域３２、３３には、不純物注入により生じた欠陥が形成されている可能性がある。このような欠陥が高濃度のｐ＋型半導体領域に発生している場合、逆バイアス印加時にはｐ＋型半導体領域３２、３３からアノード電極１１へのリークが発生する可能性がある。
半導体装置３では、高濃度のｐ＋型半導体領域３２、３３とｎ型半導体層２１との間に低濃度のｐ型半導体領域３１、３５を設けている。このため、逆バイアス印加時には低濃度のｐ型半導体領域３１、３５とｎ型半導体層２１との間で空乏層が形成されて、リーク電流が確実に抑制される。
（第４実施形態）
図７（ａ）は、第４実施形態に係る半導体装置の第１例を表す模式的断面図であり、図７（ｂ）は、第４実施形態に係る半導体装置の第２例を表す模式的断面図である。
図７（ａ）に表す半導体装置４Ａにおいては、ｐ型半導体領域３４（第４半導体領域）が複数のｐ＋型半導体領域３３のそれぞれとｎ型半導体層２１との間に設けられている。また、ｐ型半導体領域３５（第５半導体領域）がｐ＋型半導体領域３２とｎ型半導体層２１との間に設けられている。ｐ＋型半導体領域３２とｐ型半導体領域３５とは、適宜取り除いてもよい。
また、半導体装置４Ａにおいては、Ｙ方向において、隣り合うｐ型半導体領域３４の間にｐ型半導体領域３１が設けられている。このような構造によれば、逆バイアス印加時には、空乏層がｐ型半導体領域３１とｎ型半導体層２１とのｐｎ接合部からも拡がる。その結果、半導体装置４Ａでは、半導体装置３に比べて逆リーク電流がさらに抑えられる。
また、図７（ｂ）に表す半導体装置４Ｂは、半導体装置１の基本構造に加え、ｐ＋型半導体領域３２とｎ型半導体層２１との間に設けられたｐ型半導体領域３５をさらに備える。このため、逆バイアス印加時には低濃度のｐ型半導体領域３５とｎ型半導体層２１との間で空乏層が形成されて、リーク電流が確実に抑制される。
実施形態では、ｐ型を第２導電型、ｎ型を第１導電型としてもよい。
また、実施形態では、「部位Ａは部位Ｂの上に設けられている」と表現された場合の「の上に」とは、部位Ａが部位Ｂに接触して、部位Ａが部位Ｂの上に設けられている場合と、部位Ａが部位Ｂに接触せず、部位Ａが部位Ｂの上方に設けられている場合との意味で用いられる場合がある。また、「部位Ａは部位Ｂの上に設けられている」は、部位Ａと部位Ｂとを反転させて部位Ａが部位Ｂの下に位置した場合や、部位Ａと部位Ｂとが横に並んだ場合にも適用される場合がある。これは、実施形態に係る半導体装置を回転しても、回転前後において半導体装置の構造は変わらないからである。
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２、３、４Ａ、４Ｂ 半導体装置、 １０ カソード電極（第２電極）、 １１ アノード電極（第１電極）、 ２０ ｎ＋型半導体層、 ２１ ｎ型半導体層（第１半導体層）、 ２１ｄ ライン、 ３１ ｐ型半導体領域（第１半導体領域）、 ３２ ｐ＋型半導体領域（第２半導体領域）、 ３３ ｐ＋型半導体領域（第３半導体領域）、 ３４ ｐ型半導体領域（第４半導体領域）、 ３５ ｐ型半導体領域（第５半導体領域）、 ５０ 絶縁層、 ９０ ボンディングワイヤ、 ９１ 導電性接着層、 ９２ 導電層

Claims (12)

  1. 第１電極と、
    第２電極と、
    前記第１電極と前記第２電極との間に位置し、前記第１電極に接触し、前記第１電極から前記第２電極に向かう第１方向に対して交差する第２方向に配列された第１導電型の複数の第１半導体領域と、
    前記第１電極と前記第２電極との間に位置し、前記第１電極に接触し、前記複数の第１半導体領域を囲み、前記複数の第１半導体領域の不純物濃度よりも不純物濃度が高い第１導電型の第２半導体領域と、
    前記第１電極と、前記第２電極、前記複数の第１半導体領域、および前記第２半導体領域と、の間に設けられ、前記第１電極にショットキー接続された第２導電型の第１半導体層と、
    前記第１半導体層と前記第１電極との間であって、前記第２半導体領域の内側に設けられた複数の第３半導体領域と、
    備え、
    前記複数の第３半導体領域は、前記第２方向に配列され、
    前記複数の第３半導体領域の不純物濃度は、前記複数の第１半導体領域の不純物濃度よりも高く、
    前記第２方向において、前記複数の第３半導体領域のピッチは、前記複数の第１半導体領域のピッチよりも長い半導体装置。
  2. 第１電極と、
    第２電極と、
    前記第１電極と前記第２電極との間に位置し、前記第１電極に接触し、前記第１電極から前記第２電極に向かう第１方向に対して交差する第２方向に配列された第１導電型の複数の第１半導体領域と、
    前記第１電極と前記第２電極との間に位置し、前記第１電極に接触し、前記複数の第１半導体領域を囲み、前記複数の第１半導体領域の不純物濃度よりも不純物濃度が高い第１導電型の第２半導体領域と、
    前記第１電極と、前記第２電極、前記複数の第１半導体領域、および前記第２半導体領域と、の間に設けられ、前記第１電極にショットキー接続された第２導電型の第１半導体層と、
    を備えた半導体装置。
  3. 前記第１電極に接し、前記第２半導体領域に囲まれた第１導電型の複数の第３半導体領域をさらに備え、
    前記複数の第３半導体領域は、前記第２方向に配列され、
    前記複数の第３半導体領域の不純物濃度は、前記複数の第１半導体領域の不純物濃度よりも高く、
    前記第２方向において、前記複数の第３半導体領域のピッチは、前記複数の第１半導体領域のピッチよりも長い請求項２に記載の半導体装置。
  4. 前記複数の第３半導体領域のそれぞれと前記第１半導体層との間に、第１導電型の第４半導体領域がさらに設けられ、
    前記第４半導体領域の不純物濃度は、前記複数の第３半導体領域の不純物濃度よりも低い請求項３に記載の半導体装置。
  5. 前記第１電極に接し、前記第１電極に接する部分以外が前記複数の第１半導体領域のそれぞれによって囲まれた第１導電型の第３半導体領域と、
    前記第２半導体領域と前記第１半導体層との間に設けられた第１導電型の第５半導体領域と、をさらに備え、
    前記第３半導体領域の不純物濃度は、前記複数の第１半導体領域の不純物濃度よりも高く、
    前記第５半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも低い請求項１〜３のいずれか１つに記載の半導体装置。
  6. 第１電極と、
    第２電極と、
    前記第１電極と前記第２電極との間に位置し、前記第１電極に接触し、前記第１電極から前記第２電極に向かう第１方向に対して交差する第２方向に配列された第１導電型の複数の第１半導体領域と、
    前記第１電極と前記第２電極との間に位置し、前記第１電極に接触し、前記第２方向に配列され、前記複数の第１半導体領域の不純物濃度よりも不純物濃度が高い第１導電型の複数の第３半導体領域と、
    前記第１電極と、前記第２電極、前記複数の第１半導体領域、および前記複数の第３半導体領域と、の間に設けられ、前記第１電極にショットキー接続された第２導電型の第１半導体層と、
    を備え、
    前記第２方向において、隣り合う前記第１半導体領域が前記第１電極に接触する部分間の距離は、前記複数の第３半導体領域のピッチより短い半導体装置。
  7. 前記第２方向において、前記複数の第３半導体領域のピッチは、隣り合う第３半導体領域の間に配置された前記複数の前記第１半導体領域のピッチよりも長い請求項６に記載の半導体装置。
  8. 前記複数の第１半導体領域の不純物濃度よりも不純物濃度が高い第１導電型の第２半導体領域をさらに備え、
    前記第２半導体領域は、前記第１電極と前記第２電極との間に位置し、前記第１電極に接触し、前記複数の第１半導体領域および前記複数の第３半導体領域を囲んでいる請求項６または７に記載の半導体装置。
  9. 前記複数の第３半導体領域のそれぞれと前記第１半導体層との間に設けられた第１導電型の第４半導体領域をさらに備え、
    前記第４半導体領域の不純物濃度は、前記複数の第３半導体領域の不純物濃度よりも低い請求項６〜８のいずれか１つに記載の半導体装置。
  10. 前記第２半導体領域と前記第１半導体層との間に設けられた第１導電型の第５半導体領域と、をさらに備え、
    前記第５半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度よりも低い請求項８または９に記載の半導体装置。
  11. 第１電極と、
    第２電極と、
    前記第１電極と前記第２電極との間に位置し、前記第１電極に接触し、前記第１電極から前記第２電極に向かう第１方向に対して交差する第２方向に配列された第１導電型の複数の第１半導体領域と、
    前記第１電極に接し、前記第１電極に接する部分以外が前記複数の第１半導体領域のそれぞれによって囲まれ、前記複数の第１半導体領域の不純物濃度よりも不純物濃度が高い第１導電型の第３半導体領域と、
    前記第１電極と、前記第２電極、前記複数の第１半導体領域、および前記複数の第３半導体領域と、の間に設けられ、前記第１電極にショットキー接続された第２導電型の第１半導体層と、
    を備え、
    前記第２方向において、隣り合う前記第１半導体領域が前記第１電極に接触する部分間の距離は、前記複数の第３半導体領域のピッチより短い半導体装置。
  12. 前記第２方向において、前記複数の前記第１半導体領域のピッチは、前記複数の第３半導体領域のピッチと同じであり、
    前記複数の前記第１半導体領域のそれぞれは、前記複数の第３半導体領域のそれぞれと前記第１半導体層との間に設けられている請求項１１に記載の半導体装置。
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