JP3420698B2 - 半導体装置及びその製造方法 - Google Patents
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Description
タルから成るショットキー接合デバイスで構成される半
導体装置及びその製造方法に関し、特に、順方向電圧降
下を抑えることにより電力損失を少なくし、さらに、逆
方向電流の低減を図ることができる半導体装置及びその
製造方法に関する。
生じて整流作用を示すことが一般的に知られている。こ
の性質を利用したものがショットキーバリアダイオード
であるが、このダイオードに流れる電流には半導体の多
数キャリアのみが関与するので、応答速度はきわめて速
い。従って、高速スイッチングや高周波動作に適したダ
イオードである。
ードの基本断面構造図であり、N−型半導体101上に
バリアメタル層102を接合させたショットキーバリア
ダイオードの基本構造である。
方向リーク電流の低減を図る構造として、例えば図7
(b)及び図7(c)に示すようなものがある。
トキーバリアダイオードの断面構造図であり、N−型半
導体101の表面からアクセプタを拡散し、P+型領域
103を形成した例である。
略)上に成長させたN−エピタキシャルSi層101に
所定間隔を空けて複数のP+拡散層103がストライプ
状に形成されている。さらに、N−エピタキシャルSi
層101上にはショットキーバリア電極102(アノー
ド側)が、N+Si基板下にはオーミック電極(カソー
ド側)がそれぞれ設けられている。
ョットキーバリア電極102とN−エピタキシャルSi
層101との接触部に生じるショットキーバリアによ
り、ショットキーバリア電極102とオーミック電極7
の間に順方向電圧を印加した場合には、エネルギーレベ
ルの高いN−エピタキシャルSi層101内の電子がシ
ョットキーバリア電極102の方に注入され順方向電流
が流れるが、逆方向電圧を印加した場合にはショットキ
ーバリアによってショットキーバリア電極102からN
−エピタキシャルSi層101へ電子が移動することが
阻止され、印加電圧によらず逆方向電流は一定の微少量
となる。このように、このダイオードは整流作用を持っ
ているのである。
方法について説明する。
層101を成長した後、Si酸化膜を約100nm形成
する。続いて、フォトリソグラフィ技術によりSi酸化
膜に約1μmの幅を有するストライプ状の開口部を形成
した後、約200nmの深さに不純物分布がピークとな
るよう不純物をイオン注入する。そして、熱処理により
N−エピタキシャルSi層101に深さ2μmのP+拡
散層103を形成した後、Si酸化膜を除去し、N+S
i基板上にショットキーバリア電極102を、N+Si
基板下にオーミック電極を形成する。
イオードを作成した場合に、イオン注入する不純物の種
類によらずSiに対する不純物の拡散は、通常、深さ方
向の約0.8倍の速度で横方向に進む為、P+拡散層1
03の形成の際に不純物を深さ2μmまで拡散させた時
には横方向には1.6μmずつ左右に拡散することとな
り、結果として、横方向の拡散幅は3.2μmとなる。
すなわち、開口幅の1μmを合わせると横方向の拡散幅
は全体で4.2μmと、理想値の1μmの4.2倍も拡
散が進んでしまい、P+拡散層103の横幅が大きくな
り過ぎるという問題があった。
すような構造のショットキーバリアダイオードが提案さ
れている。
トキーバリアダイオードの断面構造図であり、N−型半
導体101表面にトレンチ110を形成後、アクセプタ
を含んだポリシリコンを埋めてその周辺にP+型領域1
11を形成したものである。この構造によれば、P+拡
散層の横幅を狭くすることができる。
と、逆方向電圧を印加した時のN−エピタキシャルSi
層101側に伸びる空乏層は図7(a)構造よりもピン
チオフ状態に近くなり、図8に示す如く図7(a)構造
と比較して逆方向リーク電流低減の効果が得られる。
性を示すグラフである。
Iである。図中のQ1は図7(a)構造のダイオードの
特性曲線であり、Q2は図7(b),(c)構造のダイ
オード(第1及び第2の従来例)の特性曲線である。
加していった場合に、図7(a)構造よりも図7
(b),(c)構造の方が電流Iが抑制しており、逆方
向リーク電流が低減している。
すショットキーバリアダイオードとして、例えば特開平
3−105975号公報に開示されるものがあった。
トキーバリアダイオードの断面構造図である。
ョットキー接合部に、空乏層がピンチオフする間隔、深
さでP+型領域204を形成して逆方向リーク電流を低
減させている。すなわち、P+型領域204相互間の間
隔をW、P+型領域204の深さをD、N−半導体層2
02とP+型領域204との間に形成されるPN接合の
拡散電位によってN−半導体層202側に拡がる空乏層
の幅をWoとした場合に、2Wo<W≦3Dの関係を満
たすようにP+型領域204を形成する。なお、図中の
201はオーミック電極、202はN+半導体基板,2
05はショットキーバリア電極である。
1及び第2の従来例を含む上記従来公報のショットキー
バリアダイオード(図9)では、同一チップ面積内にお
けるショットキー接合面積が減少する為、順方向電圧損
失が増加する。これを抑えるには接合面積を横方向に伸
張させる方法が考えられるが、これではチップサイズが
大きくなって価格が割高なものになってしまうし、ニー
ズが高まっている小型外囲器への搭載が困難となってく
る。
するためになされたもので、その目的は、チップサイズ
を抑えつつ順方向損失と逆方向損失の低減を実現する半
導体装置及びその製造方法を提供することである。
に、第1の発明の特徴は、第1導電型の半導体層と、該
半導体層を挟む電極とを有し、前記半導体層の所定の複
数の領域に凹部を形成し、前記複数の凹部の内部に第2
導電型の埋め込み層と該埋め込み層の周辺に第2導電型
の第1拡散層とを夫々形成した半導体装置において、前
記各第2導電型の第1拡散層相互間のショットキー接合
部を凹形状にするトレンチ部を設けたことにある。
たショットキー接合部を凹形状とすることによりショッ
トキー接合面積が増加する。その結果、順方向損失が低
減する。
いて、前記トレンチ部の底端部周辺における前記第1導
電型の半導体層に第2導電型の第2拡散層を設けたこと
にある。
され、逆方向損失が低減する。
導電型の半導体層を形成する第1工程と、前記第1導電
型の半導体層の所定の複数領域を除去して複数の第1の
凹部を形成する第2工程と、前記第1導電型の半導体層
よりも不純物拡散速度の大きい埋め込み層を前記各第1
の凹部に形成した後、不純物拡散を行うことにより各第
1の凹部周辺に第2導電型の半導体層をそれぞれ形成す
る第3工程と、前記各第2導電型の半導体層相互間の前
記第1導電型の半導体層領域に第2の凹部を形成する第
4工程と、前記第1導電型の半導体層表面に前記第2の
凹部を埋め込む形でバリヤメタルを形成する第5工程と
を実行することにある。
いて、前記各第2の凹部の底端部に不純物を拡散する第
6工程を、前記第4工程と前記第5工程との間に実行す
ることにある。
及びその製造方法の実施形態について説明する。
ットキーバリアダイオードの断面図である。
1上にN−エピタキシャルSi層12をエピタキシャル
成長させ、さらに、N−エピタキシャルSi層12上に
バリアメタル22(アノード側)を形成した構造となっ
ている。
オーミック電極23(カソード側)が形成されている。
さらに、N−エピタキシャルSi層12には、複数の凹
部15が設けられており、その周辺にはP+拡散層17
が形成され、また、その凹部15の内部にはポリSiが
埋め込まれている。
半導体領域にトレンチ部19が形成され、その上にバリ
アメタル層22が設けられている。そして、トレンチ部
19の低端部の周辺には,トレンチ部19の底端部から
N−エピタキシャルSi層12へ張り出すようにP+拡
散領域21が形成されている。
17の相互間のN−型半導体領域をトレンチ構造にする
ことによって凹状とすることにより、ショットキー接合
面積を増加させ、後述する図5に示す如く順方向電圧降
下を低減することが可能となる。
角に形成されており、逆バイアス状態において電界の集
中を招く恐れがある。これを回避するため、P+型領域
21を形成して電界強度を緩和する構造としている。
尚、該トレンチ部19の深さは、各P+型領域17より
も浅くして(例えば1/2)、逆方向リーク電流を増加
させない様な構造となっている。
ショットキー接合部のN−型エピタキシャルSi層12
に、空乏層がピンチオフする間隔と深さで配置されたP
+型領域17を有するショットキーバリアダイオードに
おいて、P+型領域17の相互間のショットキー接合部
を凹状(トレンチ部19)に形成して接合面積を増すよ
うにしたので、順方向損失を低減させることができる。
型領域21を形成して逆バイアス時の電界強度を緩和す
るとともに、トレンチ部19の深さを各P+型領域17
よりも浅く形成したので、逆方向リーク電流を低減させ
ることができる。
方法について、図2、図3及び図4を参照しつつ説明す
る。
基板11上にN−エピタキシャルSi層12を成長させ
る。
キシャルSi層12上に形成した酸化膜13をフォトリ
ソグラフィ技術によりパターニングし、さらに、この醜
化膜13をマスクとしてN−エピタキシャルSi層12
をドライエッチングし、トレンチ部14を形成する。な
お、ここでは、トレンチ部14の深さを4μm、幅を1
μm、また、トレンチ部14底部からN+Si基板上面
間での距離を4μm、各トレンチ部14の間隔を5μm
とする。
キシャルSi層12に形成されたトレンチ部14が完全
に埋め込まれるようにポリSi層15をCVD(Che
mical Vapor Deposition)法等
により堆積する。
14に埋め込まれたポリSi層15とN ̄エピタキシャ
ルSi層12の表面が一致し平坦化されるまで、ポリS
i層15をドライエッチングし、さらに、イオン注入技
術により、ホウ素(B)などのP型不純物16をポリS
i埋込み層15の表面近傍に打ち込む。この時、酸化膜
13はイオン打ち込みのマスクとなるので、不純物16
はポリSi埋込み層15のみに打ち込まれることにな
る。
埋込み層15の表面近傍に打ち込まれたP型不純物16
を、熱処理によりポリSi埋込み層15内に拡散させ、
P+拡散層17を形成する。この時、ポリSiはSiと
比べて、その不純物拡散速度が大きいので、打ち込まれ
たP型不純物16の大半は、まず、ポリSi埋込み層1
5内を拡散し、その後、トレンチ部14周辺のN−エピ
タキシャルSi層12に拡散し、P+拡散層17を形成
することになる。
13を除去して新たにウエハ上に酸化膜18を形成し、
さらに図4(g)に示すようにフォトグラフィ技術によ
り各P+拡散領域17相互間にそれぞれ凹部(トレンチ
溝)19を形成する。そして、酸化膜18をマスクにし
てP型不純物20を注入し、各凹部19の底部にP+拡
散領域21を形成する。
まれるようにバリアメタル22を形成すると共に、ウエ
ハの底面にオーミック電極23を蒸着すれば、図1に示
した構造のショットキーダイオードが得られる。
と本実施形態の図1構造とを比較した順方向電圧降下特
性を示すグラフである。
Vである。図中のP1は本実施形態の特性曲線であり、
P2は従来例の特性曲線である。同図から明らかなよう
に、順方向に電圧を増加していった場合に、従来例より
も本実施形態の方が順方向電流Iが増加しており、順方
向電圧降下が低減している。
ットキーバリアダイオードの断面図である。
形態において、P+型領域17相互間のN−型半導体領
域に形成するトレンチ部31を複数形成し、さらにその
各トレンチ部31の底端部周辺のN−エピタキシャルS
i層12にP+型領域32をそれぞれ形成したものであ
る。
一層増すことができ、順方向電圧降下を大幅に低減する
ことが可能となる。
22として半導体基板の多数キャリアに対しバリアを形
成する材料、例えば、Al、Mo、Au、Ti、Vなど
が使用されるが、図1に示すような1層構造であって
も、あるいは種類の異なる材料からなる2種類以上の構
造であっても良い。ここで、2種類以上の構造の場合、
異なるバリアハイトの材科を使用しているので、1層の
構造と比べて所望の特性、特に、順方向特性を得易い効
果を有する。
によれば、各第2導電型の第1拡散層相互間のショット
キー接合部を凹形状にするトレンチ部を設けたので、平
坦形状であったショットキー接合部を凹形状とすること
によりショットキー接合面積が増加する。これにより順
方向損失を低減することが可能となる。
いて、前記トレンチ部の底端部周辺における第1導電型
の半導体層に第2導電型の第2拡散層を設けたので、電
界強度が低減され、逆方向損失を低減することが可能と
なる。従って、順方向損失と逆方向損失双方の低減が可
能となり、従来技術以上の低損失な半導体装置が実現可
能となる。
び第2の発明の半導体装置を簡易且つ的確に製造するこ
とが可能になる。
アダイオードの断面図である。
の図1構造とを比較した順方向電圧降下特性を示すグラ
フである。
アダイオードの断面図である。
造図である。
ある。
ダイオードの断面構造図である。
Claims (4)
- 【請求項1】 第1導電型の半導体層と、該半導体層を
挟む電極とを有し、前記半導体層の所定の複数の領域に
凹部を形成し、前記複数の凹部の内部に第2導電型の埋
め込み層と該埋め込み層の周辺に第2導電型の第1拡散
層とを夫々形成した半導体装置において、 前記各第2導電型の第1拡散層相互間のショットキー接
合部を凹形状にするトレンチ部を設けたことを特徴とす
る半導体装置。 - 【請求項2】 前記トレンチ部の底端部周辺における前
記第1導電型の半導体層に、第2導電型の第2拡散層を
設けたことを特徴とする請求項1記載の半導体装置。 - 【請求項3】 半導体基板上に第1導電型の半導体層を
形成する第1工程と、 前記第1導電型の半導体層の所定の複数領域を除去して
複数の第1の凹部を形成する第2工程と、 前記第1導電型の半導体層よりも不純物拡散速度の大き
い埋め込み層を前記各第1の凹部に形成した後、不純物
拡散を行うことにより各第1の凹部周辺に第2導電型の
半導体層をそれぞれ形成する第3工程と、前記各第2導電型の半導体層 相互間の前記第1導電型の
半導体層領域に第2の凹部を形成する第4工程と、 前記第1導電型の半導体層表面に前記第2の凹部を埋め
込む形でバリヤメタルを形成する第5工程とを実行する
ことを特徴とする半導体装置の製造方法。 - 【請求項4】 前記各第2の凹部の底端部に不純物を拡
散する第6工程を、前記第4工程と前記第5工程との間
に実行することを特徴とする請求項3記載の半導体装置
の製造方法。
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