JP3420698B2 - 半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体とバリアメ
タルから成るショットキー接合デバイスで構成される半
導体装置及びその製造方法に関し、特に、順方向電圧降
下を抑えることにより電力損失を少なくし、さらに、逆
方向電流の低減を図ることができる半導体装置及びその
製造方法に関する。

【０００２】

【従来の技術】金属と半導体を接触させると電位障壁が
生じて整流作用を示すことが一般的に知られている。こ
の性質を利用したものがショットキーバリアダイオード
であるが、このダイオードに流れる電流には半導体の多
数キャリアのみが関与するので、応答速度はきわめて速
い。従って、高速スイッチングや高周波動作に適したダ
イオードである。

【０００３】図７（ａ）は、ショットキーバリアダイオ
ードの基本断面構造図であり、Ｎ−型半導体１０１上に
バリアメタル層１０２を接合させたショットキーバリア
ダイオードの基本構造である。

【０００４】かかるショットキーバリアダイオードの逆
方向リーク電流の低減を図る構造として、例えば図７
（ｂ）及び図７（ｃ）に示すようなものがある。

【０００５】図７（ｂ）は、第１の従来例であるショッ
トキーバリアダイオードの断面構造図であり、Ｎ−型半
導体１０１の表面からアクセプタを拡散し、Ｐ＋型領域
１０３を形成した例である。

【０００６】このダイオードは、Ｎ＋Ｓｉ基板（図示省
略）上に成長させたＮ−エピタキシャルＳｉ層１０１に
所定間隔を空けて複数のＰ＋拡散層１０３がストライプ
状に形成されている。さらに、Ｎ−エピタキシャルＳｉ
層１０１上にはショットキーバリア電極１０２（アノー
ド側）が、Ｎ＋Ｓｉ基板下にはオーミック電極（カソー
ド側）がそれぞれ設けられている。

【０００７】このような構造であるダイオードでは、シ
ョットキーバリア電極１０２とＮ−エピタキシャルＳｉ
層１０１との接触部に生じるショットキーバリアによ
り、ショットキーバリア電極１０２とオーミック電極７
の間に順方向電圧を印加した場合には、エネルギーレベ
ルの高いＮ−エピタキシャルＳｉ層１０１内の電子がシ
ョットキーバリア電極１０２の方に注入され順方向電流
が流れるが、逆方向電圧を印加した場合にはショットキ
ーバリアによってショットキーバリア電極１０２からＮ
−エピタキシャルＳｉ層１０１へ電子が移動することが
阻止され、印加電圧によらず逆方向電流は一定の微少量
となる。このように、このダイオードは整流作用を持っ
ているのである。

【０００８】次に、図７（ｂ）に示すダイオードの製造
方法について説明する。

【０００９】Ｎ＋Ｓｉ基板上にＮ−エピタキシャルＳｉ
層１０１を成長した後、Ｓｉ酸化膜を約１００ｎｍ形成
する。続いて、フォトリソグラフィ技術によりＳｉ酸化
膜に約１μｍの幅を有するストライプ状の開口部を形成
した後、約２００ｎｍの深さに不純物分布がピークとな
るよう不純物をイオン注入する。そして、熱処理により
Ｎ−エピタキシャルＳｉ層１０１に深さ２μｍのＰ＋拡
散層１０３を形成した後、Ｓｉ酸化膜を除去し、Ｎ＋Ｓ
ｉ基板上にショットキーバリア電極１０２を、Ｎ＋Ｓｉ
基板下にオーミック電極を形成する。

【００１０】しかしながら、上述した製造方法によりダ
イオードを作成した場合に、イオン注入する不純物の種
類によらずＳｉに対する不純物の拡散は、通常、深さ方
向の約０．８倍の速度で横方向に進む為、Ｐ＋拡散層１
０３の形成の際に不純物を深さ２μｍまで拡散させた時
には横方向には１．６μｍずつ左右に拡散することとな
り、結果として、横方向の拡散幅は３．２μｍとなる。
すなわち、開口幅の１μｍを合わせると横方向の拡散幅
は全体で４．２μｍと、理想値の１μｍの４．２倍も拡
散が進んでしまい、Ｐ＋拡散層１０３の横幅が大きくな
り過ぎるという問題があった。

【００１１】かかる問題の解決のため、図７（ｃ）に示
すような構造のショットキーバリアダイオードが提案さ
れている。

【００１２】図７（ｃ）は、第２の従来例であるショッ
トキーバリアダイオードの断面構造図であり、Ｎ−型半
導体１０１表面にトレンチ１１０を形成後、アクセプタ
を含んだポリシリコンを埋めてその周辺にＰ＋型領域１
１１を形成したものである。この構造によれば、Ｐ＋拡
散層の横幅を狭くすることができる。

【００１３】これら図７（ｂ）及び（ｃ）構造による
と、逆方向電圧を印加した時のＮ−エピタキシャルＳｉ
層１０１側に伸びる空乏層は図７（ａ）構造よりもピン
チオフ状態に近くなり、図８に示す如く図７（ａ）構造
と比較して逆方向リーク電流低減の効果が得られる。

【００１４】図８は、上記従来例の逆方向リーク電流特
性を示すグラフである。

【００１５】横軸が逆方向電圧Ｖで、縦軸がリーク電流
Ｉである。図中のＱ１は図７（ａ）構造のダイオードの
特性曲線であり、Ｑ２は図７（ｂ），（ｃ）構造のダイ
オード（第１及び第２の従来例）の特性曲線である。

【００１６】同図から明らかなように、逆方向電圧を増
加していった場合に、図７（ａ）構造よりも図７
（ｂ），（ｃ）構造の方が電流Ｉが抑制しており、逆方
向リーク電流が低減している。

【００１７】上述の第１及び第２の従来例の具体例を示
すショットキーバリアダイオードとして、例えば特開平
３−１０５９７５号公報に開示されるものがあった。

【００１８】図９は、上記公報技術に開示されたショッ
トキーバリアダイオードの断面構造図である。

【００１９】このダイオードは、低損失化を目的に、シ
ョットキー接合部に、空乏層がピンチオフする間隔、深
さでＰ＋型領域２０４を形成して逆方向リーク電流を低
減させている。すなわち、Ｐ＋型領域２０４相互間の間
隔をＷ、Ｐ＋型領域２０４の深さをＤ、Ｎ−半導体層２
０２とＰ＋型領域２０４との間に形成されるＰＮ接合の
拡散電位によってＮ−半導体層２０２側に拡がる空乏層
の幅をＷｏとした場合に、２Ｗｏ＜Ｗ≦３Ｄの関係を満
たすようにＰ＋型領域２０４を形成する。なお、図中の
２０１はオーミック電極、２０２はＮ＋半導体基板，２
０５はショットキーバリア電極である。

【００２０】

【発明が解決しようとする課題】しかしながら、上記第
１及び第２の従来例を含む上記従来公報のショットキー
バリアダイオード（図９）では、同一チップ面積内にお
けるショットキー接合面積が減少する為、順方向電圧損
失が増加する。これを抑えるには接合面積を横方向に伸
張させる方法が考えられるが、これではチップサイズが
大きくなって価格が割高なものになってしまうし、ニー
ズが高まっている小型外囲器への搭載が困難となってく
る。

【００２１】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、チップサイズ
を抑えつつ順方向損失と逆方向損失の低減を実現する半
導体装置及びその製造方法を提供することである。

【００２２】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、第１導電型の半導体層と、該
半導体層を挟む電極とを有し、前記半導体層の所定の複
数の領域に凹部を形成し、前記複数の凹部の内部に第２
導電型の埋め込み層と該埋め込み層の周辺に第２導電型
の第１拡散層とを夫々形成した半導体装置において、前
記各第２導電型の第１拡散層相互間のショットキー接合
部を凹形状にするトレンチ部を設けたことにある。

【００２３】この第１の発明によれば、平坦形状であっ
たショットキー接合部を凹形状とすることによりショッ
トキー接合面積が増加する。その結果、順方向損失が低
減する。

【００２４】第２の発明の特徴は、上記第１の発明にお
いて、前記トレンチ部の底端部周辺における前記第１導
電型の半導体層に第２導電型の第２拡散層を設けたこと
にある。

【００２５】この第２の発明によれば、電界強度が低減
され、逆方向損失が低減する。

【００２６】第３の発明の特徴は、半導体基板上に第１
導電型の半導体層を形成する第１工程と、前記第１導電
型の半導体層の所定の複数領域を除去して複数の第１の
凹部を形成する第２工程と、前記第１導電型の半導体層
よりも不純物拡散速度の大きい埋め込み層を前記各第１
の凹部に形成した後、不純物拡散を行うことにより各第
１の凹部周辺に第２導電型の半導体層をそれぞれ形成す
る第３工程と、前記各第２導電型の半導体層相互間の前
記第１導電型の半導体層領域に第２の凹部を形成する第
４工程と、前記第１導電型の半導体層表面に前記第２の
凹部を埋め込む形でバリヤメタルを形成する第５工程と
を実行することにある。

【００２７】第４の発明の特徴は、上記第３の発明にお
いて、前記各第２の凹部の底端部に不純物を拡散する第
６工程を、前記第４工程と前記第５工程との間に実行す
ることにある。

【００２８】

【発明の実施の形態】以下、本発明に係わる半導体装置
及びその製造方法の実施形態について説明する。

【００２９】図１は、本発明の第１実施形態に係るショ
ットキーバリアダイオードの断面図である。

【００３０】このダイオードは、例えばＮ＋Ｓｉ基板１
１上にＮ−エピタキシャルＳｉ層１２をエピタキシャル
成長させ、さらに、Ｎ−エピタキシャルＳｉ層１２上に
バリアメタル２２（アノード側）を形成した構造となっ
ている。

【００３１】また、Ｎ＋Ｓｉ基板１１の反対表面側には
オーミック電極２３（カソード側）が形成されている。
さらに、Ｎ−エピタキシャルＳｉ層１２には、複数の凹
部１５が設けられており、その周辺にはＰ＋拡散層１７
が形成され、また、その凹部１５の内部にはポリＳｉが
埋め込まれている。

【００３２】さらに、Ｐ＋型領域１７の相互間のＮ−型
半導体領域にトレンチ部１９が形成され、その上にバリ
アメタル層２２が設けられている。そして、トレンチ部
１９の低端部の周辺には，トレンチ部１９の底端部から
Ｎ−エピタキシャルＳｉ層１２へ張り出すようにＰ＋拡
散領域２１が形成されている。

【００３３】このように、本実施形態では、Ｐ＋型領域
１７の相互間のＮ−型半導体領域をトレンチ構造にする
ことによって凹状とすることにより、ショットキー接合
面積を増加させ、後述する図５に示す如く順方向電圧降
下を低減することが可能となる。

【００３４】一方、トレンチ部１９の底端部は比較的鋭
角に形成されており、逆バイアス状態において電界の集
中を招く恐れがある。これを回避するため、Ｐ＋型領域
２１を形成して電界強度を緩和する構造としている。
尚、該トレンチ部１９の深さは、各Ｐ＋型領域１７より
も浅くして（例えば１／２）、逆方向リーク電流を増加
させない様な構造となっている。

【００３５】かかる本実施形態のダイオードによれば、
ショットキー接合部のＮ−型エピタキシャルＳｉ層１２
に、空乏層がピンチオフする間隔と深さで配置されたＰ
＋型領域１７を有するショットキーバリアダイオードに
おいて、Ｐ＋型領域１７の相互間のショットキー接合部
を凹状（トレンチ部１９）に形成して接合面積を増すよ
うにしたので、順方向損失を低減させることができる。

【００３６】さらに、トレンチ部１９の底端部にもＰ＋
型領域２１を形成して逆バイアス時の電界強度を緩和す
るとともに、トレンチ部１９の深さを各Ｐ＋型領域１７
よりも浅く形成したので、逆方向リーク電流を低減させ
ることができる。

【００３７】次に、上述の図１に示すダイオードの製造
方法について、図２、図３及び図４を参照しつつ説明す
る。

【００３８】まず、図２（ａ）に示すように、Ｎ＋Ｓｉ
基板１１上にＮ−エピタキシャルＳｉ層１２を成長させ
る。

【００３９】次に図２（ｂ）に示すように、Ｎ−エピタ
キシャルＳｉ層１２上に形成した酸化膜１３をフォトリ
ソグラフィ技術によりパターニングし、さらに、この醜
化膜１３をマスクとしてＮ−エピタキシャルＳｉ層１２
をドライエッチングし、トレンチ部１４を形成する。な
お、ここでは、トレンチ部１４の深さを４μｍ、幅を１
μｍ、また、トレンチ部１４底部からＮ＋Ｓｉ基板上面
間での距離を４μｍ、各トレンチ部１４の間隔を５μｍ
とする。

【００４０】次に図２（ｃ）に示すように、Ｎ−エピタ
キシャルＳｉ層１２に形成されたトレンチ部１４が完全
に埋め込まれるようにポリＳｉ層１５をＣＶＤ（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等
により堆積する。

【００４１】次に図３（ｄ）に示すように、トレンチ部
１４に埋め込まれたポリＳｉ層１５とＮ￣エピタキシャ
ルＳｉ層１２の表面が一致し平坦化されるまで、ポリＳ
ｉ層１５をドライエッチングし、さらに、イオン注入技
術により、ホウ素（Ｂ）などのＰ型不純物１６をポリＳ
ｉ埋込み層１５の表面近傍に打ち込む。この時、酸化膜
１３はイオン打ち込みのマスクとなるので、不純物１６
はポリＳｉ埋込み層１５のみに打ち込まれることにな
る。

【００４２】次に、図３（ｅ）に示すように、ポリＳｉ
埋込み層１５の表面近傍に打ち込まれたＰ型不純物１６
を、熱処理によりポリＳｉ埋込み層１５内に拡散させ、
Ｐ＋拡散層１７を形成する。この時、ポリＳｉはＳｉと
比べて、その不純物拡散速度が大きいので、打ち込まれ
たＰ型不純物１６の大半は、まず、ポリＳｉ埋込み層１
５内を拡散し、その後、トレンチ部１４周辺のＮ−エピ
タキシャルＳｉ層１２に拡散し、Ｐ＋拡散層１７を形成
することになる。

【００４３】その後、図３（ｆ）に示すように、酸化膜
１３を除去して新たにウエハ上に酸化膜１８を形成し、
さらに図４（ｇ）に示すようにフォトグラフィ技術によ
り各Ｐ＋拡散領域１７相互間にそれぞれ凹部（トレンチ
溝）１９を形成する。そして、酸化膜１８をマスクにし
てＰ型不純物２０を注入し、各凹部１９の底部にＰ＋拡
散領域２１を形成する。

【００４４】最後に、ウエハ上面に各凹部１９が埋め込
まれるようにバリアメタル２２を形成すると共に、ウエ
ハの底面にオーミック電極２３を蒸着すれば、図１に示
した構造のショットキーダイオードが得られる。

【００４５】図５は、従来例の図７（ｂ），（ｃ）構造
と本実施形態の図１構造とを比較した順方向電圧降下特
性を示すグラフである。

【００４６】縦軸が順方向電流Ｉで、横軸が順方向電圧
Ｖである。図中のＰ１は本実施形態の特性曲線であり、
Ｐ２は従来例の特性曲線である。同図から明らかなよう
に、順方向に電圧を増加していった場合に、従来例より
も本実施形態の方が順方向電流Ｉが増加しており、順方
向電圧降下が低減している。

【００４７】図６は、本発明の第２実施形態に係るショ
ットキーバリアダイオードの断面図である。

【００４８】本実施形態のダイオードは、上記第１実施
形態において、Ｐ＋型領域１７相互間のＮ−型半導体領
域に形成するトレンチ部３１を複数形成し、さらにその
各トレンチ部３１の底端部周辺のＮ−エピタキシャルＳ
ｉ層１２にＰ＋型領域３２をそれぞれ形成したものであ
る。

【００４９】これにより、ショットキー接合面積をより
一層増すことができ、順方向電圧降下を大幅に低減する
ことが可能となる。

【００５０】なお、本発明では、上記バリアメタル電極
２２として半導体基板の多数キャリアに対しバリアを形
成する材料、例えば、Ａｌ、Ｍｏ、Ａｕ、Ｔｉ、Ｖなど
が使用されるが、図１に示すような１層構造であって
も、あるいは種類の異なる材料からなる２種類以上の構
造であっても良い。ここで、２種類以上の構造の場合、
異なるバリアハイトの材科を使用しているので、１層の
構造と比べて所望の特性、特に、順方向特性を得易い効
果を有する。

【００５１】

【発明の効果】以上詳細に説明したように、第１の発明
によれば、各第２導電型の第１拡散層相互間のショット
キー接合部を凹形状にするトレンチ部を設けたので、平
坦形状であったショットキー接合部を凹形状とすること
によりショットキー接合面積が増加する。これにより順
方向損失を低減することが可能となる。

【００５２】第２の発明によれば、上記第１の発明にお
いて、前記トレンチ部の底端部周辺における第１導電型
の半導体層に第２導電型の第２拡散層を設けたので、電
界強度が低減され、逆方向損失を低減することが可能と
なる。従って、順方向損失と逆方向損失双方の低減が可
能となり、従来技術以上の低損失な半導体装置が実現可
能となる。

【００５３】第３及び第４の発明によれば、上記第１及
び第２の発明の半導体装置を簡易且つ的確に製造するこ
とが可能になる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係るショットキーバリ
アダイオードの断面図である。

【図２】図１のダイオードの製造工程図である。

【図３】図２の続きの図である。

【図４】図３の続きの図である。

【図５】従来例の図７（ｂ），（ｃ）構造と本実施形態
の図１構造とを比較した順方向電圧降下特性を示すグラ
フである。

【図６】本発明の第２実施形態に係るショットキーバリ
アダイオードの断面図である。

【図７】従来のショットキーバリアダイオードの断面構
造図である。

【図８】従来例の逆方向リーク電流特性を示すグラフで
ある。

【図９】上記公報技術に開示されたショットキーバリア
ダイオードの断面構造図である。

【符号の説明】

１１ Ｎ＋Ｓｉ基板 １２ Ｎ−エピタキシャルＳｉ層 １５ 凹部 １７ Ｐ＋拡散層 １９，３１ トレンチ部 ２１，３２ Ｐ＋拡散領域 ２２ バリアメタル ２３ オーミック電極

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体層と、該半導体層を
   挟む電極とを有し、前記半導体層の所定の複数の領域に
   凹部を形成し、前記複数の凹部の内部に第２導電型の埋
   め込み層と該埋め込み層の周辺に第２導電型の第１拡散
   層とを夫々形成した半導体装置において、 前記各第２導電型の第１拡散層相互間のショットキー接
   合部を凹形状にするトレンチ部を設けたことを特徴とす
   る半導体装置。
2. 【請求項２】 前記トレンチ部の底端部周辺における前
   記第１導電型の半導体層に、第２導電型の第２拡散層を
   設けたことを特徴とする請求項１記載の半導体装置。
3. 【請求項３】 半導体基板上に第１導電型の半導体層を
   形成する第１工程と、 前記第１導電型の半導体層の所定の複数領域を除去して
   複数の第１の凹部を形成する第２工程と、 前記第１導電型の半導体層よりも不純物拡散速度の大き
   い埋め込み層を前記各第１の凹部に形成した後、不純物
   拡散を行うことにより各第１の凹部周辺に第２導電型の
   半導体層をそれぞれ形成する第３工程と、前記各第２導電型の半導体層 相互間の前記第１導電型の
   半導体層領域に第２の凹部を形成する第４工程と、 前記第１導電型の半導体層表面に前記第２の凹部を埋め
   込む形でバリヤメタルを形成する第５工程とを実行する
   ことを特徴とする半導体装置の製造方法。
4. 【請求項４】 前記各第２の凹部の底端部に不純物を拡
   散する第６工程を、前記第４工程と前記第５工程との間
   に実行することを特徴とする請求項３記載の半導体装置
   の製造方法。