CN110459592A - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明实施例提供一种半导体器件及其制造方法。本发明实施例提供的半导体器件包括第一电极层；衬底层，位于第一电极层上；外延层，位于衬底层上并具有远离衬底层的第一表面；阱区，阱区由第一表面向外延层内延伸设置，多个阱区在第一表面上的正投影相互间隔；第二电极层，包括设置于第一表面上相邻阱区之间的第一金属层，第一金属层与外延层之间形成势垒高度不同的肖特基接触。本发明实施例提供的半导体器件，能够提高正向导通能力，又不影响反向阻断能力。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。
背景技术
肖特基二极管作为发展时间久、技术成熟的半导体器件结构，其属于一种超高速半导体器件，在能源转换领域得到广泛应用，多用作高频应用环境。提高肖特基二极管的单位面积正向导通能力表示更好的正向导通能力，使得导通能量损耗更小，从而可以提升产品能源利用效率。但是传统的对肖特基二极管的单位面积正向导通能力的提高，往往会导致反向阻断漏电流的增大。
因此，亟需一种新的改进的半导体器件。
发明内容
本发明实施例提供一种半导体器件及其制造方法，能够提高正向导通能力，又不影响反向阻断能力。
第一方面，本发明实施例提供一种半导体器件，包括：第一电极层；衬底层，位于第一电极层上，衬底层为具有第一掺杂浓度的第一导电类型；外延层，位于衬底层上并具有远离衬底层的第一表面，外延层为具有第二掺杂浓度的第一导电类型；阱区，为第二导电类型，阱区由第一表面向外延层内延伸设置，多个阱区在第一表面上的正投影相互间隔；第二电极层，包括设置于第一表面上相邻阱区之间的第一金属层，第一金属层与外延层之间形成势垒高度不同的肖特基接触。
根据本发明实施例的一个方面，第一金属层的靠近阱区区域的肖特基接触势垒高度低于其他区域的肖特基接触势垒高度。
根据本发明实施例的一个方面，外延层的至少部分的阱区对应设置有沟槽，对应有沟槽的阱区围绕沟槽的侧壁和底部设置在外延层内。
根据本发明实施例的一个方面，沟槽的开口宽度大于沟槽的底部宽度。
根据本发明实施例的一个方面，第二电极层还包括第二金属层，第二金属层覆盖在沟槽的侧壁和底部。
根据本发明实施例的一个方面，外延层的至少部分的阱区对应设置有盲孔，对应有盲孔的阱区围绕盲孔的侧壁和底部设置在外延层内。
根据本发明实施例的一个方面，第二电极层还包括第三金属层，第三金属层覆盖在盲孔的侧壁和底部。
根据本发明实施例的一个方面，沟槽的深度大于等于盲孔的深度。
根据本发明实施例的一个方面，相邻沟槽之间设置有一个或多个盲孔。
根据本发明实施例的一个方面，沟槽的开口宽度大于盲孔的开口宽度。
根据本发明实施例的一个方面，第二电极层还包括电连接层，第一金属层、第二金属层和第三金属层通过电连接层电连接。
根据本发明实施例的一个方面，第一电极层与衬底层之间形成欧姆接触，第二金属层和第三金属层与对应的阱区之间对应形成欧姆接触。
根据本发明实施例的一个方面，第一掺杂浓度高于第二掺杂浓度，第一导电类型与第二导电类型相反，第一导电类型为N型。
第二方面，本发明实施例提供一种一种半导体器件制造方法，包括步骤：提供第一电极层；提供衬底层，衬底层位于第一电极层上，衬底层为具有第一掺杂浓度的第一导电类型；提供外延层，外延层位于衬底层上并具有远离衬底层的第一表面，外延层为具有第二掺杂浓度的第一导电类型；提供阱区，阱区为第二导电类型，阱区由第一表面向外延层内延伸设置，多个阱区在第一表面上的正投影相互间隔；提供第二电极层，第二电极层包括设置于第一表面上相邻阱区之间的第一金属层，第一金属层与外延层之间形成势垒高度不同的肖特基接触。
根据本发明实施例的一个方面，通过将肖特基接触势垒高度不同的不同金属材料经过合金化形成肖特基接触势垒高度不同的第一金属层。
根据本发明实施例的一个方面，通过将金属材料经过两次金属镀膜且其中每次镀膜后施加不同退火温度而合金化形成肖特基接触势垒高度不同的第一金属层。
根据本发明实施例的一个方面，半导体器件制造方法还包括步骤：在外延层的第一表面设置沟槽或盲孔，通过离子注入的方式围绕沟槽或盲孔的侧壁和底部在外延层内设置阱区，沟槽或盲孔的侧壁处离子注入的注入角度大于等于7°。
根据本发明实施例的半导体器件，第二电极层中的第一金属层与外延层之间形成势垒高度不同的肖特基接触，肖特基接触势垒高度较高的部分可以使半导体器件承受更高电场强度，肖特基接触势垒高度较低的部分可以减少半导体器件正向导通时的开启电压，从而提升正向导通能力，但不影响反向阻断能力。
在一些可选的实施例中，在外延层上设置沟槽和/或盲孔且阱区围绕沟槽和/或盲孔的侧壁和底部设置在外延层内，使得阱区的深度更深，能够更好地对肖特基接触区域进行保护。
在一些可选的实施例中，沟槽相比盲孔更深或开口更宽，能够在半导体器件正向导通浪涌电流时沟槽对应的阱区更早的开启，提高半导体器件导通浪涌电流能力。进一步地，沟槽更深，沟槽对应的阱区在反向击穿时，雪崩点会发生在沟槽拐角处，能够提高半导体器件承受的雪崩能量。
在一些可选的实施例中，沟槽的开口宽度大于沟槽的底部宽度，能够减小电流线经过较少的区域(dead area)，进而提升整体导通电流能力。
在一些可选的实施例中，第一导电类型为N型，即外延层和衬底层为N型半导体，N型半导体中存在着大量的电子，电子具备更高的迁移率，从而拥有更强的电流导通能力。
附图说明
通过阅读以下参照附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显，其中，相同或相似的附图标记表示相同或相似的特征，附图并未按照实际的比例绘制。
图1示出根据本发明一个实施例的半导体器件的截面结构示意图；
图2示出根据本发明另一个实施例的半导体器件的截面结构示意图；
图3示出根据本发明一个实施例的半导体器件制造方法的流程图。
附图标记说明：
1-第一电极层；
2-衬底层；
3-外延层；30-第一表面；31-沟槽；32-盲孔；
4-阱区；
5-第二电极层；51-第一金属层；52-第二金属层；53-第三金属层。
具体实施方式
下面将详细描述本发明的各个方面的特征和示例性实施例，为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本发明进行进一步详细描述。应理解，此处所描述的具体实施例仅被配置为解释本发明，并不被配置为限定本发明。对于本领域技术人员来说，本发明可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本发明的示例来提供对本发明更好的理解。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
图1示出根据本发明一个实施例的半导体器件的截面结构示意图。在本实施例中，图1示出根据本发明实施例的半导体器件的有源工作区的截面结构示意图。参阅图1，根据本发明实施例的半导体器件包括第一电极层1、衬底层2、外延层3、阱区4和第二电极层5。根据本发明实施例的半导体器件可以是碳化硅、硅等半导体器件。优选地，根据本发明实施例的半导体器件是碳化硅半导体器件。
第一电极层1作为半导体器件的阴极。第一电极层1可以为金属层，该金属可以是金、银、铜等或其组合。
衬底层2位于第一电极层1上，在一个实施例中，第一电极层1与衬底层2之间形成欧姆接触。衬底层2为具有第一掺杂浓度的第一导电类型。
外延层3，位于衬底层2上并具有远离衬底层2的第一表面30，外延层3为具有第二掺杂浓度的第一导电类型。在一些可选的实施方式中，第一导电类型为N型，则衬底层2和外延层3均为N型半导体。N型半导体中存在着大量的电子，电子具备更高的迁移率，从而拥有更强的电流导通能力。在一些可选的实施方式中，第一掺杂浓度高于第二掺杂浓度，例如衬底层2为重掺杂的N型半导体，外延层3为轻掺杂的N型半导体。
阱区4由外延层3的第一表面30向外延层3内延伸设置。在一个实施例中，阱区4形成在外延层3内并且至少部分区域与外延层3的第一表面30重叠。外延层3可以具有多个阱区4。多个阱区4在第一表面30上的正投影相互间隔。阱区4在第一表面30上的正投影可以是圆形、长圆形、多边形或长条状等。阱区4为第二导电类型。在一些可选的实施方式中，第一导电类型与第二导电类型相反，即阱区4为P型。
第二电极层5包括设置于第一表面30上相邻阱区4之间的第一金属层51。第二电极层5作为半导体器件的阳极。第一金属层51可以是金、银、铜等或其组合的金属层。第一金属层51位于外延层3的第一表面30上的不对应阱区4的区域。在一个实施例中，第一金属层51设置于外延层3的第一表面30上的不对应阱区4的所有区域上。可以理解的是，第一金属层51还可以设置于外延层3的第一表面30上的不对应阱区4的区域中的部分区域。第一金属层51与外延层3之间形成势垒高度不同的肖特基接触。即第一金属层51与外延层3之间形成的肖特基接触具有两种以上的势垒高度。不同势垒高度的肖特基接触区域中相同势垒高度的区域可以是连续的，也可以是间断的。在一个实施例中，势垒高度为两种，即第一金属层51的肖特基接触中一部分势垒高度相对较高，而另一部分势垒高度相对较低。在一些可选的实施方式中，第一金属层51的靠近阱区4区域的肖特基接触势垒高度低于其他区域的肖特基接触势垒高度。即第一表面30上相邻阱区4之间的第一金属层51在该相邻阱区4之间的中心区域的肖特基接触势垒高度高于中心区域两侧的肖特基接触势垒高度。可以理解的是，中心区域并非指完全正中位置，可以包含正中位置两侧一定的偏移范围。在一个实施例中，第一金属层51为连续的。在另一个实施例中，第一金属层51为间隔开的，并且间隔的第一金属层51之间电连接。在一个实施例中，外延层3的第一表面30对应阱区4的区域设置有金属层，该金属层与阱区4之间形成接触，优选地形成欧姆接触，该金属层可以与第一金属层51电连接。
根据本发明实施例的半导体器件，第二电极层5中的第一金属层51与外延层3之间形成势垒高度不同的肖特基接触，肖特基接触势垒高度较高的部分可以使半导体器件承受更高电场强度，肖特基接触势垒高度较低的部分可以减少半导体器件正向导通时的开启电压，从而提升正向导通能力，提升半导体器件的能源利用效率，但不影响反向阻断能力。
图2示出根据本发明另一个实施例的半导体器件的截面结构示意图。在一些可选的实施方式中，参阅图2，外延层3的至少部分的阱区4对应设置有沟槽31，对应有沟槽31的阱区4围绕沟槽31的侧壁和底部设置在外延层3内。沟槽31可以设置于外延层3的第一表面30，由第一表面30向外延层3内凹入成型。沟槽31可以是长圆形、长条形等，沟槽31还可以是圆形、多边形等。沟槽31的位置与阱区4相对应。对应沟槽31的阱区4使该沟槽31与外延层3的其他区域间隔开。在一些可选的实施方式中，沟槽31的开口宽度大于沟槽31的底部宽度。沟槽31的侧壁可以是倾斜的，沟槽31大体形成倒梯形。
阱区4在反向阻断时产生耗尽区，耗尽区会向外延层3内部扩展，相邻的阱区4的耗尽区会逐渐靠近，形成对中间肖特基接触区域的屏蔽保护，阱区4的深度越深，屏蔽保护的效果越好，在外延层3上设置沟槽31且阱区4围绕沟槽31的侧壁和底部设置在外延层3内，使得阱区4的深度更深，能够更好地对肖特基接触区域进行保护。
进一步地，沟槽31的开口宽度大于沟槽31的底部宽度，能够减小位于沟槽31的底部下方的电流线经过较少的区域(dead area)，进而提升整体导通电流能力。
在一些可选的实施方式中，第二电极层5还包括第二金属层52，第二金属层52覆盖在沟槽31的侧壁和底部。第二金属层52与对应的阱区4之间对应形成欧姆接触。第二金属层52可以与第一金属层51形成电连接。第二金属层52可以是金、银、铜等或其组合的金属层。
在一些可选的实施方式中，外延层3的至少部分的阱区4对应设置有盲孔32，对应有盲孔32的阱区4围绕盲孔32的侧壁和底部设置在外延层3内。盲孔32可以设置于外延层3的第一表面30，由第一表面30向外延层3内凹入成型。盲孔32可以是圆形、多边形等，盲孔32还可以是长圆形、长条形等。盲孔32的位置与阱区4相对应。对应盲孔32的阱区4使该盲孔32与外延层3的其他区域间隔开。在外延层3上设置盲孔32且阱区4围绕盲孔32的侧壁和底部设置在外延层3内，使得阱区4的深度更深，能够更好地对肖特基接触区域进行保护。盲孔32的开口宽度可以等于盲孔32的底部宽度。盲孔32的侧壁可以是竖直延伸的，即相对于第一表面30垂直延伸。
在一些可选的实施方式中，第二电极层5还包括第三金属层53，第三金属层53覆盖在盲孔32的侧壁和底部。第三金属层53与对应的阱区4之间对应形成欧姆接触。第三金属层53可以与第一金属层51形成电连接。第三金属层53可以是金、银、铜等或其组合的金属层。
在一些可选的实施方式中，沟槽31的深度大于等于盲孔32的深度。优选地，沟槽31的深度大于盲孔32的深度。沟槽31的开口宽度大于盲孔32的开口宽度。沟槽31相比盲孔32更深或开口更宽，能够在半导体器件正向导通浪涌电流时沟槽31对应的阱区更早的开启，提高半导体器件导通浪涌电流能力。进一步地，沟槽31深度更深，沟槽31对应的阱区4在反向击穿时，雪崩点会发生在沟槽31拐角处而非半导体器件边缘终端区域，因此雪崩电流具有低阻泄放路径，从而能够提高半导体器件承受的雪崩能量。
在一些可选的实施方式中，相邻沟槽31之间设置有一个或多个盲孔32。相邻沟槽31之间的多个盲孔32间隔排布。在一个实施例中，多个沟槽31平行分布，相邻两个沟槽31之间具有多个盲孔32。
在一些可选的实施方式中，第二电极层5还包括电连接层，第一金属层51、第二金属层52和第三金属层53通过电连接层电连接。电连接层可以是同时敷设在第一金属层51、第二金属层52和第三金属层53的金属层，第一金属层51、第二金属层52和第三金属层53通过电连接层形成电学短接。电连接层可以是厚金属层。电连接层可以是金、银、铜等或其组合的金属层。
可以理解的是，根据本发明实施例的半导体器件中有源工作区的最***还可以设置场限环或结终端扩展等终端结构。
还可以理解的是，图2所示的实施例中，仅示出了跟据本发明实施例的半导体器件的部分。并且图2所述的实施例中，相邻沟槽31之间示例性地示出为设置有间隔排布的两个盲孔32。在其他可选实施例中，相邻沟槽31之间还可以设置有1个、3个、4个、10个、100个等数量的盲孔32。并且多个盲孔32之间的排布形式不限于图中所示。
图3示出根据本发明一个实施例的半导体器件制造方法的流程图。
参阅图3，根据本发明实施例的半导体器件制造方法包括步骤：
S110：提供第一电极层1；
S120：提供衬底层2，衬底层2位于第一电极层1上，衬底层2为具有第一掺杂浓度的第一导电类型；
S130：提供外延层3，外延层3位于衬底层2上并具有远离衬底层2的第一表面30，外延层3为具有第二掺杂浓度的第一导电类型；
S140：提供阱区4，阱区4为第二导电类型，阱区4由第一表面30向外延层3内延伸设置，多个阱区4在第一表面30上的正投影相互间隔；
S150：提供第二电极层5，第二电极层5包括设置于第一表面30上相邻阱区4之间的第一金属层51，第一金属层51与外延层3之间形成势垒高度不同的肖特基接触。
在一些可选的实施方式中，通过将肖特基接触势垒高度不同的不同金属材料经过合金化形成肖特基接触势垒高度不同的第一金属层51。
在一些可选的实施方式中，通过将金属材料经过两次金属镀膜且其中每次镀膜后施加不同退火温度而合金化形成肖特基接触势垒高度不同的第一金属层51。
在一些可选的实施方式中，半导体器件制造方法还包括步骤：在外延层3的第一表面30设置沟槽31或盲孔32，通过离子注入的方式围绕沟槽31或盲孔32的侧壁和底部在外延层3内设置阱区4，沟槽31或盲孔32的侧壁处离子注入的注入角度大于等于7°。
在一个具体的实施例中，根据本发明实施例的半导体器件制造方法包括步骤：
提供重掺杂的N型的衬底层2；在衬底层2上生长轻掺杂的N型的外延层3；在外延层3的远离衬底层2的第一表面30通过干法刻蚀形成间隔排布的多个向外延层3内凹陷的沟槽31；在沟槽31之间的外延层3的第一表面30通过另一次干法刻蚀形成个间隔排布的向外延层3内部凹陷的盲孔32。
其中，通过改变干法刻蚀气体中物理异性刻蚀部分(如氩离子轰击刻蚀)和化学同向刻蚀部分(如氟基气体)的比例或者使用侧壁刻蚀抑制气体(如Bosh工艺)来控制横向刻蚀比例以使沟槽31的侧壁倾斜，确保沟槽31的开孔宽度大于沟槽31的底部宽度，并且使盲孔32的侧壁大体垂直。并且，通过控制干法刻蚀的刻蚀速度与刻蚀时间使盲孔32的深度不大于沟槽31的深度。
根据本发明实施例的半导体器件制造方法还包括步骤：在围绕沟槽31和盲孔32的侧壁和底部的外延层3内通过高温离子注入工艺形成P型的阱区4，在对侧壁进行离子注入时注入角度大于7°；完成离子注入操作后进行高温退火以激活注入的离子。
通过设置沟槽31和盲孔32并围绕沟槽31和盲孔32的侧壁和底部形成阱区4，可以适当地增加肖特基接触对应区域的宽度，利于降低后续工艺尤其是肖特基区域光刻工艺的难度。
根据本发明实施例的半导体器件制造方法还包括步骤：
在外延层3的第一表面30的不对应沟槽31和盲孔32的区域上形成第一金属层51，第一金属层51与外延层3形成肖特基接触，具体步骤包括：通过光刻工艺在第一表面30的盲孔32与沟槽31之间或相邻盲孔32之间的中心区域形成金属层，并对该金属层进行第一退火工艺以形成与外延层3之间的高势垒高度的肖特基接触；通过光刻工艺在第一表面30中靠近盲孔32或沟槽31的区域形成另一金属层，并对该金属层进行第二退火工艺以形成与外延层3之间的低势垒高度的肖特基接触。其中，形成以上两种势垒高度的金属层的金属材料可以为同种金属材料也可以为不同金属材料。第一退火工艺的温度高于第二退火工艺的温度。
根据本发明实施例的半导体器件制造方法还包括步骤：
通过光刻工艺在沟槽31的侧壁和底部形成第二金属层52；通过光刻工艺在盲孔32的侧壁和底部形成第三金属层53；在衬底层2的背离外延层3的表面沉积金属的第一电极层1；通过退火工艺使第二金属层52与对应的阱区4，第三金属层53与对应的阱区4，以及第一电极层1与衬底层2同时形成欧姆接触。其中，第二金属层52和第三金属层53可以为同种金属并同时形成，能够简化工艺步骤，节约成本。
根据本发明实施例的半导体器件制造方法还包括步骤：
在第一金属层51、第二金属层52与第三金属层53上方淀积厚金属层以形成电学短接，第一金属层51、第二金属层52、第三金属层53以及厚金属层共同形成发明实施例的半导体器件的阳极。
需要说明的是，在本文中，工艺步骤顺序只是作为本实施例的一个举例说明，按照成本控制，制造工艺能力不同，前后顺序可以做适当调动，不影响本发明实施例的实施效果，这对本领域技术人员也是显而易见的。
应当理解，说明书对于本发明的具体实施方式的描述是示例性的，而不应当解释为对于本发明保护范围的不当限制。本发明的保护范围由其权利要求限定，并涵盖落入其范围内的所有实施方式及其明显的等同变例。
Claims (17)
1.一种半导体器件，其特征在于，包括：
第一电极层(1)；
衬底层(2)，位于所述第一电极层(1)上，所述衬底层(2)为具有第一掺杂浓度的第一导电类型；
外延层(3)，位于所述衬底层(2)上并具有远离所述衬底层(2)的第一表面(30)，所述外延层(3)为具有第二掺杂浓度的第一导电类型；
阱区(4)，为第二导电类型，所述阱区(4)由所述第一表面(30)向所述外延层(3)内延伸设置，多个所述阱区(4)在所述第一表面(30)上的正投影相互间隔；
第二电极层(5)，包括设置于所述第一表面(30)上相邻所述阱区(4)之间的第一金属层(51)，所述第一金属层(51)与所述外延层(3)之间形成势垒高度不同的肖特基接触。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一金属层(51)的靠近所述阱区(4)区域的肖特基接触势垒高度低于其他区域的肖特基接触势垒高度。
3.根据权利要求1所述的半导体器件，其特征在于，所述外延层(3)的至少部分的所述阱区(4)对应设置有沟槽(31)，对应有所述沟槽(31)的所述阱区(4)围绕所述沟槽(31)的侧壁和底部设置在所述外延层(3)内。
4.根据权利要求1所述的半导体器件，其特征在于，所述沟槽(31)的开口宽度大于所述沟槽(31)的底部宽度。
5.根据权利要求3所述的半导体器件，其特征在于，所述第二电极层(5)还包括第二金属层(52)，所述第二金属层(52)覆盖在所述沟槽(31)的侧壁和底部。
6.根据权利要求1所述的半导体器件，其特征在于，所述外延层(3)的至少部分的所述阱区(4)对应设置有盲孔(32)，对应有所述盲孔(32)的所述阱区(4)围绕所述盲孔(32)的侧壁和底部设置在所述外延层(3)内。
7.根据权利要求6所述的半导体器件，其特征在于，所述第二电极层(5)还包括第三金属层(53)，所述第三金属层(53)覆盖在所述盲孔(32)的侧壁和底部。
8.根据权利要求3至7任一项所述的半导体器件，其特征在于，所述沟槽(31)的深度大于等于所述盲孔(32)的深度。
9.根据权利要求3至7任一项所述的半导体器件，其特征在于，相邻所述沟槽(31)之间设置有一个或多个所述盲孔(32)。
10.根据权利要求3至7任一项所述的半导体器件，其特征在于，所述沟槽(31)的开口宽度大于所述盲孔(32)的开口宽度。
11.根据权利要求1至7任一项所述的半导体器件，其特征在于，所述第二电极层(5)还包括电连接层，所述第一金属层(51)、所述第二金属层(52)和所述第三金属层(53)通过所述电连接层电连接。
12.根据权利要求1至7任一项所述的半导体器件，其特征在于，所述第一电极层(1)与衬底层(2)之间形成欧姆接触，所述第二金属层(52)和所述第三金属层(53)与对应的所述阱区(4)之间对应形成欧姆接触。
13.根据权利要求1所述的半导体器件，其特征在于，所述第一掺杂浓度高于所述第二掺杂浓度，所述第一导电类型与所述第二导电类型相反，所述第一导电类型为N型。
14.一种半导体器件制造方法，其特征在于，包括步骤：
提供第一电极层(1)；
提供衬底层(2)，所述衬底层(2)位于所述第一电极层(1)上，所述衬底层(2)为具有第一掺杂浓度的第一导电类型；
提供外延层(3)，所述外延层(3)位于所述衬底层(2)上并具有远离所述衬底层(2)的第一表面(30)，所述外延层(3)为具有第二掺杂浓度的第一导电类型；
提供阱区(4)，所述阱区(4)为第二导电类型，所述阱区(4)由所述第一表面(30)向所述外延层(3)内延伸设置，多个所述阱区(4)在所述第一表面(30)上的正投影相互间隔；
提供第二电极层(5)，所述第二电极层(5)包括设置于所述第一表面(30)上相邻所述阱区(4)之间的第一金属层(51)，所述第一金属层(51)与所述外延层(3)之间形成势垒高度不同的肖特基接触。
15.根据权利要求14所述的半导体器件制造方法，其特征在于，通过将肖特基接触势垒高度不同的不同金属材料经过合金化形成肖特基接触势垒高度不同的所述第一金属层(51)。
16.根据权利要求14所述的半导体器件制造方法，其特征在于，通过将金属材料经过两次金属镀膜且其中每次镀膜后施加不同退火温度而合金化形成肖特基接触势垒高度不同的所述第一金属层(51)。
17.根据权利要求14所述的半导体器件制造方法，其特征在于，所述半导体器件制造方法还包括步骤：在所述外延层(3)的所述第一表面(30)设置沟槽(31)或盲孔(32)，通过离子注入的方式围绕所述沟槽(31)或所述盲孔(32)的侧壁和底部在所述外延层(3)内设置所述阱区(4)，所述沟槽(31)或所述盲孔(32)的侧壁处离子注入的注入角度大于等于7°。
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