JP6402591B2

JP6402591B2 - 半導体装置

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Publication number: JP6402591B2
Application number: JP2014222433A
Authority: JP
Inventors: 内藤　達也; 達也内藤; 正人大月
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2014-10-31
Filing date: 2014-10-31
Publication date: 2018-10-10
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Description

本発明は半導体装置に関し、特にＩＧＢＴ（Insulated Gate Bipolar Transistor）とＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と制御ＩＣ（Integrated Circuit）とを備えた半導体装置に関する。

電源装置、モータ制御などのインバータ回路においては、パワー半導体素子として、ＩＧＢＴまたはＭＯＳＦＥＴが一般に使用されている。ＩＧＢＴは、高耐圧および大電流の領域において、オン抵抗が小さい特性を有し、一方、ＭＯＳＦＥＴは、中・低耐圧および小電流の領域において、オン抵抗が小さい特性を有している。そこで、ＩＧＢＴおよびＭＯＳＦＥＴの特性を利用して、低耐圧から高耐圧および小電流から大電流にわたって、オン抵抗を小さい特性にした半導体装置が知られている（たとえば、特許文献１、特許文献２参照）。

パワー半導体素子は、このパワー半導体素子を駆動する駆動回路および保護回路を内蔵した制御ＩＣと同一のパッケージに集約してＩＰＭ（Intelligent Power Module）として構成される半導体装置が使用されている。

図７は従来のＩＧＢＴおよびＭＯＳＦＥＴを備えた半導体装置の一例を示す回路図である。
この半導体装置は、パワー半導体素子１００と制御ＩＣ１０１とを備えている。パワー半導体素子１００は、ＩＧＢＴ１０２とＭＯＳＦＥＴ１０３とが並列に接続されている。すなわち、ＩＧＢＴ１０２のエミッタとＭＯＳＦＥＴ１０３のソースとがパワー半導体素子１００の端子Ｅおよび端子Ｓ０に接続され、ＩＧＢＴ１０２のコレクタとＭＯＳＦＥＴ１０３のドレインとがパワー半導体素子１００の端子Ｃに接続されている。また、ＩＧＢＴ１０２のゲートは、抵抗１０４を介してパワー半導体素子１００の端子Ｇ０に接続され、ＭＯＳＦＥＴ１０３のゲートは、パワー半導体素子１００の端子Ｇ０に直接接続されている。なお、ＭＯＳＦＥＴ１０３に逆並列に接続されているダイオード１０５は、ＭＯＳＦＥＴ１０３に形成されるボディダイオードであり、パワー半導体素子１００の端子Ｅからの電流を還流させるフリーホイリングダイオードとして機能する。パワー半導体素子１００の端子Ｓ０および端子Ｇ０は、それぞれ制御ＩＣ１０１の端子Ｕ０および端子Ｔ０に接続されている。

ＩＧＢＴ１０２とＭＯＳＦＥＴ１０３とを並列接続したことにより、パワー半導体素子１００は、ＭＯＳＦＥＴ１０３の特性を利用して、低電流領域でのオン抵抗を小さくすることにより定常損失を低くすることができる。一方、大電流領域では、ＩＧＢＴ１０２の特性となり、素子破壊を防ぐことができる。

さらに、ＩＧＢＴ１０２のゲートに値の高い抵抗１０４を付加し、パワー半導体素子１００のターンオン時に、ＭＯＳＦＥＴ１０３を先にオンし、ＩＧＢＴ１０２を後にオンするようにしたことで、帰還容量を低減してターンオン損失を減らしている。

また、制御ＩＣ１０１は、特に図示はしないが、過電流保護回路を備えている。この過電流保護回路は、たとえば、ＩＧＢＴ１０２のエミッタを流れる電流を端子Ｕ０にて監視し、エミッタを流れる電流が所定の閾値を超えた場合に、端子Ｔ０の電位を強制的に低下させてＩＧＢＴ１０２およびＭＯＳＦＥＴ１０３をオフさせる。

以上のような構成の半導体装置は、たとえば、同じ構成の別の半導体装置を用意し、それぞれのパワー半導体素子を直列に接続してトーテムポール回路とすることで、ハーフブリッジインバータ回路を構成することができる。このようなインバータ回路では、ハイ側アームまたはロー側アームのパワー半導体素子をオンまたはオフ制御することによって、たとえば直流電圧を交流電圧に変換することができる。

特開平４−３５４１５６号公報（図２、図５）特開２０１４−１３０９０９号公報（図５）

たとえば、ロー側アームに使用されている半導体装置において、パワー半導体素子がオン制御されている期間に、ハイ側アームの半導体装置に短絡事故が生じた場合、制御ＩＣは、パワー半導体素子の過電流を検出してパワー半導体素子をターンオフする。これにより、パワー半導体素子は、コレクタ電流の急激な立ち下がりによりコレクタ電圧が立ち上がってしまい、ＩＧＢＴおよびＭＯＳＦＥＴがそれらの耐圧にまで達してしまうことがある。また、過電流検出時にＩＧＢＴおよびＭＯＳＦＥＴがほぼ同時にターンオフされるため、高い電圧が印加された状態で大電流が流れることにより素子が破壊されるまでの短絡保証時間は、短絡保証時間の短いＩＧＢＴの特性に制約されて短絡耐量の低い半導体装置になる。

本発明はこのような点に鑑みてなされたものであり、過電流検出時のオフ制御に伴う異常高圧からパワー半導体素子を保護することができる半導体装置を提供することを目的とする。

本発明では上記の課題を解決するために、同一チップに形成されたＩＧＢＴおよびＭＯＳＦＥＴを並列に接続して構成し、これらのゲート端子については、それぞれ独立して構成するようにした半導体装置が提供される。この半導体装置は、ＩＧＢＴと、このＩＧＢＴよりも耐圧が低く、ドレインおよびソースがＩＧＢＴのコレクタおよびエミッタにそれぞれ接続されたＭＯＳＦＥＴと、第１のゲートであるＩＧＢＴの第１のゲート端子に第１の制御信号を出力し、第２のゲートであるＭＯＳＦＥＴの第２のゲート端子に第２の制御信号を出力するとともに、ＩＧＢＴの過電流を検出する過電流検出回路と、第１の制御信号を強制的にオフ信号にする強制オフ回路とを有する制御ＩＣと、を備えている。強制オフ回路は、過電流検出回路がＩＧＢＴの過電流を検出したときに過電流検出状態を保持するラッチ回路と、このラッチ回路が過電流検出状態を保持した後に値が連続変化するランプ電圧を出力するランプ電圧生成回路と、ランプ電圧に従って第１の制御信号の値をターンオフの方向に変化させてＩＧＢＴをソフトオフするソフトオフ制御回路とを有している。制御ＩＣは、第１の制御信号および第２の制御信号によりＩＧＢＴおよびＭＯＳＦＥＴをターンオン制御している期間に過電流検出回路が過電流を検出したとき、強制オフ回路が第１の制御信号を強制的にソフトオフ信号にする。

上記構成の半導体装置は、並列に接続されたＩＧＢＴおよびＭＯＳＦＥＴのゲートを独立して制御し、ＩＧＢＴの過電流検出時にＩＧＢＴを先にターンオフすることで、高チャネル密度化と短絡耐量の向上の両立ができるという利点がある。

第１の実施の形態に係る半導体装置を示す図である。第１の実施の形態に係る半導体装置の要部波形を示すタイミングチャートである。第２の実施の形態に係る半導体装置を示す図である。第２の実施の形態に係る半導体装置の短絡耐量を示す図である。第３の実施の形態に係る半導体装置を示す図である。第３の実施の形態に係る半導体装置の要部波形を示すタイミングチャートである。従来のＩＧＢＴおよびＭＯＳＦＥＴを備えた半導体装置の一例を示す回路図である。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、各実施の形態では、ＭＯＳＦＥＴとして、既存のＭＯＳＦＥＴよりもさらに導通損失およびスイッチング損失を低減することができる超接合型ＭＯＳＦＥＴ（Super Junction MOSFET：ＳＪＭＯＳＦＥＴ）を採用した構成で説明しているが、これは超接合型ではない通常のＭＯＳＦＥＴであっても良い。また、各実施の形態は、矛盾のない範囲で複数の実施の形態を部分的に組み合わせて実施することができる。

＜第１の実施の形態＞
図１は第１の実施の形態に係る半導体装置を示す図、図２は第１の実施の形態に係る半導体装置の要部波形を示すタイミングチャートである。

第１の実施の形態に係る半導体装置は、パワー半導体素子１０と制御ＩＣ２０とを備えている。パワー半導体素子１０は、同一チップ上にＩＧＢＴ１１とＳＪＭＯＳＦＥＴ１２とが並列に接続されて形成されている。ここで、ＩＧＢＴ１１は、主電流が流れるメイン素子とこのメイン素子の電流を検出する電流センス素子とを備えている。なお、図１ではメイン素子と電流センス素子とを一つのＩＧＢＴシンボルで示し、エミッタ端子だけ区別して、メイン素子のエミッタ端子と電流センス素子のエミッタ端子の２つを示している。また、ＳＪＭＯＳＦＥＴ１２においても、主電流が流れるメイン素子１２ａにこのメイン素子１２ａの電流を検出する電流センス素子１２ｂが並列に接続された状態で構成されている。

このパワー半導体素子１０において、ＩＧＢＴ１１のエミッタおよびＳＪＭＯＳＦＥＴ１２のソースは、ともにパワー半導体素子１０の端子Ｅに接続されている。また、ＩＧＢＴ１１のコレクタおよびＳＪＭＯＳＦＥＴ１２のドレインは、ともにパワー半導体素子１０の端子Ｃに接続されている。ＩＧＢＴ１１の電流センス素子のエミッタ端子は、端子Ｓ１に接続され、ＳＪＭＯＳＦＥＴ１２の電流センス素子１２ｂのソースは、端子Ｓ２に接続されている
ＩＧＢＴ１１およびＳＪＭＯＳＦＥＴ１２のゲートは、独立して設けられ、ＩＧＢＴ１１のゲートは、パワー半導体素子１０の端子Ｇ１に接続され、ＳＪＭＯＳＦＥＴ１２のゲートは、パワー半導体素子１０の端子Ｇ２に接続されている。なお、ＳＪＭＯＳＦＥＴ１２は、ボディダイオード１２ｃを内蔵しており、ＩＧＢＴ１１およびＳＪＭＯＳＦＥＴ１２がターンオフしたときに、パワー半導体素子１０の端子Ｅからの電流を還流させるフリーホイリングダイオードとして機能する。

制御ＩＣ２０は、端子Ｔ１，Ｔ２および端子Ｕ１，Ｕ２を有し、それぞれパワー半導体素子１０の端子Ｇ１，Ｇ２および端子Ｓ１，Ｓ２に接続されている。この制御ＩＣ２０において、パワー半導体素子１０をターンオンまたはターンオフするゲート信号は、抵抗２１を介して端子Ｔ１に第１の制御信号として与えられ、また、抵抗２２を介して端子Ｔ２にも第２の制御信号として与えられる。

制御ＩＣ２０は、抵抗２３を有しており、この抵抗２３は、その一方の端子が端子Ｕ１に接続され、抵抗２３の他方の端子がグランドに接続されている。抵抗２３の一方の端子は、また、オペアンプ２４の非反転入力端子に接続されている。オペアンプ２４の反転入力端子は、定電流源２５およびコンデンサ２６の一方の端子とトランジスタ２７のドレインとに接続されている。定電流源２５およびコンデンサ２６の他方の端子は、グランドに接続されている。トランジスタ２７のソースは、電圧源２８の正極端子に接続され、電圧源２８の負極端子は、グランドに接続されている。オペアンプ２４の出力端子は、ラッチ回路２９の入力端子に接続され、ラッチ回路２９の出力端子は、トランジスタ２７のゲートに接続されている。オペアンプ２４の出力端子は、また、トランジスタ３１のゲートに接続されている。このトランジスタ３１のドレインは、端子Ｔ１に接続され、ソースは、グランドに接続されている。

ここで、抵抗２３およびオペアンプ２４は、ＩＧＢＴ１１を流れる電流をモニタして過電流を検出する過電流検出回路を構成している。ラッチ回路２９によって制御されるトランジスタ２７、電圧源２８、定電流源２５およびコンデンサ２６は、ランプ電圧生成回路を構成している。そして、オペアンプ２４およびトランジスタ３１は、端子Ｔ１に供給されている第１の制御信号の値をランプ電圧に従ってターンオフの方向に変化させるソフトオフ制御回路を構成している。

制御ＩＣ２０は、また、抵抗３５を有しており、この抵抗３５は、その一方の端子が端子Ｕ２に接続され、抵抗３５の他方の端子がグランドに接続されている。抵抗３５の一方の端子は、また、比較器３６の非反転入力端子に接続されている。比較器３６の反転入力端子は、基準電圧源３７の正極端子に接続され、基準電圧源３７の負極端子は、グランドに接続されている。比較器３６の出力端子は、ＲＳフリップフロップ３０のセット入力端子Ｓに接続され、ＲＳフリップフロップ３０の出力端子Ｑは、トランジスタ３８のゲートに接続されている。トランジスタ３８のドレインは、端子Ｔ２に接続され、ソースは、グランドに接続されている。

ここで、抵抗３５、比較器３６および基準電圧源３７は、ＳＪＭＯＳＦＥＴ１２を流れる電流をモニタして過電流を検出する過電流検出回路を構成している。比較器３６に接続されたトランジスタ３８は、端子Ｔ２に供給されている第２の制御信号を強制的にオフ信号にする強制オフ回路を構成している。

以上の構成の半導体装置において、通常動作時では、制御ＩＣ２０が生成したゲート信号が端子Ｔ１，Ｔ２にそれぞれ第１の制御信号および第２の制御信号として与えられる。パワー半導体素子１０では、端子Ｇ１に与えられた第１の制御信号によりＩＧＢＴ１１がターンオンまたはターンオフされ、端子Ｇ２に与えられた第２の制御信号によりＳＪＭＯＳＦＥＴ１２がターンオンまたはターンオフされる。パワー半導体素子１０がオン制御されているとき、ＩＧＢＴ１１およびＳＪＭＯＳＦＥＴ１２を流れる電流は、定格電流の範囲内であるので、ＩＧＢＴ１１およびＳＪＭＯＳＦＥＴ１２の過電流は検出されない。

このとき、ＩＧＢＴ１１の電流センス素子を流れる電流が抵抗２３を流れることによって生じる端子電圧（以下、センス電圧という）は、コンデンサ２６の充電電圧（以下、基準電圧という）よりも低いので、オペアンプ２４は、ローレベルの電圧信号を出力している。これにより、トランジスタ３１は、ターンオフされるので、端子Ｔ１に与えられる第１の制御信号に何ら影響を与えることはない。なお、このとき、ラッチ回路２９は、オペアンプ２４からローレベルの電圧信号を受けてローレベルの電圧信号を出力し、これがトランジスタ２７をターンオンしているので、電圧源２８から供給される電流をコンデンサ２６に充電している。電圧源２８からコンデンサ２６に供給される電流よりも定電流源２５により放電される電流が小さいので、コンデンサ２６の電圧は、ハイレベルの電圧に維持されている。

ＳＪＭＯＳＦＥＴ１２の過電流を検出する比較器３６も同様に、抵抗３５によって検出されるセンス電圧が基準電圧源３７による基準電圧よりも小さい。このため、比較器３６は、ローレベルの電圧信号を出力している。ＲＳフリップフロップ３０は、リセット状態を保持していて、その出力端子Ｑにローレベルの電圧信号を出力しており、これにより、トランジスタ３８がオフ制御されているので、端子Ｔ２に与えられる第２の制御信号に何ら影響を与えることはない。

ここで、たとえば、パワー半導体素子１０の端子Ｃに直列に接続されたハイ側アームの別のパワー半導体素子に短絡事故が発生した場合のこの半導体装置の動作について説明する。まず、図２に示したように、時刻ｔ０にてパワー半導体素子１０の端子Ｇ１にＩＧＢＴゲート電圧とする第１の制御信号が与えられ、端子Ｇ２にＳＪＭＯＳＦＥＴゲート電圧とする第２の制御信号が与えられたとする。これにより、ＩＧＢＴコレクタ電流が増加し、ＳＪＭＯＳＦＥＴドレイン電流が増加する。

このＩＧＢＴコレクタ電流が増加し、時刻ｔ１にて抵抗２３によるセンス電圧がコンデンサ２６による基準電圧を超えると、オペアンプ２４の出力がハイレベルの電圧信号となり、トランジスタ３１をターンオンする。これにより、トランジスタ３１には、抵抗２１を介して電流が流れるために、ＩＧＢＴゲート電圧がプルダウンされ、ＩＧＢＴコレクタ電流を絞るようになる。その後、ＩＧＢＴコレクタ電流は、センス電圧＝基準電圧となるようにバランスされる。

一方、オペアンプ２４の出力端子がハイレベルになることにより、ラッチ回路２９が動作してその検出状態を保持する。このとき、ラッチ回路２９は、ハイレベルの電圧信号を出力し、トランジスタ２７をターンオフする。これにより、コンデンサ２６の基準電圧は、定電流源２５による定電流の放電によって低減し、ハイレベルから漸減するランプ電圧となる。基準電圧が低下すると、これに追従してセンス電圧も下がり、ＩＧＢＴコレクタ電流も徐々に低下することになる。時刻ｔ２で、ＩＧＢＴゲート電圧およびＩＧＢＴコレクタ電流は、０ボルトまで低減することになる。

このように、ＩＧＢＴ１１の過電流を検出したとき、制御ＩＣ２０は、ＩＧＢＴゲート電圧を強制的に徐々に低減してＩＧＢＴコレクタ電流を絞るようにしたソフトオフ制御を行う。これにより、ＩＧＢＴ１１がターンオフすることによるＩＧＢＴコレクタ電圧（ＳＪＭＯＳＦＥＴドレイン電圧）の上昇が大幅に抑制されるため、ＳＪＭＯＳＦＥＴ１２は、高電圧の印加による破壊を回避することができる。

なお、ＳＪＭＯＳＦＥＴ１２の過電流検出回路については、ＩＧＢＴ１１の過電流検出回路とは独立して動作する。このＳＪＭＯＳＦＥＴ１２の過電流検出回路によれば、ＳＪＭＯＳＦＥＴ１２の電流センス素子１２ｂのソース電流が抵抗３５を流れ、そのときのセンス電圧が基準電圧源３７の電圧を超えると、比較器３６は、ハイレベルの電圧信号を出力する。これにより、ＲＳフリップフロップ３０はセットされて、その出力端子Ｑにハイレベルの電圧信号を出力し、トランジスタ３８をオン制御し、端子Ｔ２に与えられる第２の制御信号をプルダウンし、ＳＪＭＯＳＦＥＴ１２をターンオフする。ＳＪＭＯＳＦＥＴ１２の過電流検出回路は、過電流の要因が除かれた後、ＲＳフリップフロップ３０のリセット入力端子Ｒにリセット信号が印加されることにより、過電流検出待機状態に復帰される。

＜第２の実施の形態＞
図３は第２の実施の形態に係る半導体装置を示す図、図４は第２の実施の形態に係る半導体装置の短絡耐量を示す図である。なお、図３において、図１に示した構成要素と同じまたは均等の構成要素については同じ符号を付してある。

第２の実施の形態に係る半導体装置においては、制御ＩＣ２０は、ＩＧＢＴ１１の過電流検出用の抵抗２３と、この抵抗２３が検出したセンス電圧と基準電圧源４１の基準電圧とを比較する比較器４２とを有する過電流検出回路を備えている。比較器４２の出力端子は、インバータ回路４３，４４を介して抵抗４５の一方の端子に接続されている。抵抗４５の他方の端子は、コンデンサ４６の一方の端子に接続され、コンデンサ４６の他方の端子は、グランドに接続されている。抵抗４５の他方の端子は、また、インバータ回路４７，４８を介してトランジスタ３１のゲートに接続されている。このトランジスタ３１のドレインは、抵抗２１および端子Ｔ１に接続され、ソースは、グランドに接続されている。波形整形を行うインバータ回路４３，４４およびインバータ回路４７，４８と、抵抗４５と、コンデンサ４６とを有する回路は、過電流検出信号を所定時間遅延させる遅延回路を構成している。

制御ＩＣ２０は、また、ＳＪＭＯＳＦＥＴ１２の過電流検出回路および第２の制御信号を強制的にオフ信号にする強制オフ回路については、第１の実施の形態のものと同じである。

以上の構成の半導体装置において、通常動作時は、比較器４２がＩＧＢＴ１１の過電流を検出していないので、比較器４２の出力端子は、ローレベルの電圧信号を出力する。このローレベルの電圧信号は、２段のインバータ回路４３，４４を経てローレベルの電圧信号になるため、コンデンサ４６の端子電圧は、ローレベルの電圧信号となる。これにより、インバータ回路４７，４８を経た信号は、ローレベルの電圧信号となるので、トランジスタ３１は、オフ状態にある。

ここで、パワー半導体素子１０がオン状態にあるときに、比較器４２がＩＧＢＴ１１の過電流を検出すると、比較器４２の出力端子は、ハイレベルの電圧信号となる。このハイレベルの電圧信号は、２段のインバータ回路４３，４４を経てハイレベルの電圧信号になるため、コンデンサ４６は、抵抗４５を介して充電されることになる。所定時間後、そのコンデンサ４６の充電電圧がインバータ回路４７の閾値を超えると、インバータ回路４７は、ローレベルの電圧信号を出力し、インバータ回路４８は、ハイレベルの電圧信号を出力する。これにより、トランジスタ３１は、ターンオンし、端子Ｔ１に与えていた第１の制御信号であるゲート電圧をプルダウンし、ＩＧＢＴ１１をターンオフする。

このとき、ＳＪＭＯＳＦＥＴ１２のゲート電圧（第２の制御信号）は、そのままであるので、ＳＪＭＯＳＦＥＴ１２は、オン状態のままである。ＳＪＭＯＳＦＥＴ１２のドレイン電流の一部は、ＳＪＭＯＳＦＥＴ１２の電流センス素子１２ｂのソースから制御ＩＣ２０の抵抗３５を流れる。もし、この抵抗３５に流れる電流が増えてセンス電圧が上昇し、そのセンス電圧が基準電圧源３７の基準電圧を超えるようなことがあると、比較器３６は、その出力端子にハイレベルの電圧信号を出力する。これにより、ＲＳフリップフロップ３０はセットされて、その出力端子Ｑにハイレベルの電圧信号を出力し、トランジスタ３８をオン制御し、端子Ｔ２に与えていたゲート電圧をプルダウンし、ＳＪＭＯＳＦＥＴ１２をターンオフする。

比較器４２がＩＧＢＴ１１の過電流を検出してからＩＧＢＴ１１をターンオフするまでの所定時間は、抵抗４５およびコンデンサ４６の値から求められる時定数によって決められる。この所定時間は、図４に例示したように、たとえば、５００ボルトのＩＧＢＴコレクタ電圧が印加されているときに飽和コレクタ電流Ｉｓａｔを流し続けることができる短絡時間、つまり破壊耐量が保証される時間が数マイクロ秒である場合、２マイクロ秒程度とする。

この半導体装置では、ＩＧＢＴ１１を先にターンオフしてＩＧＢＴ１１の負荷を低減し、一方、インダクターなどの負荷に蓄えられていた残りのエネルギは、ＩＧＢＴ１１よりも飽和電流が低く、その分、短絡時間を長くすることができるＳＪＭＯＳＦＥＴ１２が時間をかけて消費する。これにより、ＩＧＢＴ１１は、パワー半導体素子１０に直列に接続される半導体装置が短絡したことにより高電圧が印加されて大電流が流れるようなことがあっても、その破壊耐量が保証される時間内にターンオフされることで、破壊を防止することができる。また、ＩＧＢＴ１１は、破壊耐量が保証される時間内でターンオフさせるために、その分、チャネル密度を上げて飽和電流を高くし、より高い電流に耐えることができるように設計することが可能となる。

ここで、ＩＧＢＴ１１をターンオフする時間、ＳＪＭＯＳＦＥＴ１２をターンオフする時間は、ＩＧＢＴ１１およびＳＪＭＯＳＦＥＴ１２のゲート容量に対してそれぞれ抵抗２１、２２の値を適宜選択してそれぞれの時定数を適宜設定することで決められる。

＜第３の実施の形態＞
図５は第３の実施の形態に係る半導体装置を示す図、図６は第３の実施の形態に係る半導体装置の要部波形を示すタイミングチャートである。なお、図５において、図１および図３に示した構成要素と同じまたは均等の構成要素については同じ符号を付してある。

この第３の実施の形態に係る半導体装置では、制御ＩＣ２０は、ＩＧＢＴ１１の過電流を検出して保護する回路と、ＳＪＭＯＳＦＥＴ１２の過電圧および過電流を検出して保護する回路とを備えている。

すなわち、制御ＩＣ２０は、ＩＧＢＴ１１の過電流検出用の抵抗２３と、この抵抗２３が検出したセンス電圧と基準電圧源４１の基準電圧とを比較する比較器４２と、端子Ｔ１に印加されるゲート電圧をプルダウンするトランジスタ３１とを備えている。これにより、制御ＩＣ２０は、ＩＧＢＴ１１の過電流を検出すると、直ちにＩＧＢＴ１１をターンオフする。

この半導体装置では、パワー半導体素子１０のチップ上にツェナーダイオード５１と抵抗５２との直列接続回路が形成されている。ツェナーダイオード５１は、そのカソードがパワー半導体素子１０の端子Ｃに接続され、アノードが抵抗５２の一方の端子とパワー半導体素子１０の端子Ｖ１とに接続され、抵抗５２の他方の端子は、パワー半導体素子１０の端子Ｅに接続されている。これにより、パワー半導体素子１０の端子Ｅと端子Ｃとの間の電圧がツェナーダイオード５１のツェナー電圧を上回ると、アバランシェ降伏現象により急激に電流が流れることを利用して、パワー半導体素子１０の過電圧を検出する。

制御ＩＣ２０は、パワー半導体素子１０の過電圧を検出するために、端子Ｗ１を有し、その端子Ｗ１をパワー半導体素子１０の端子Ｖ１に接続している。制御ＩＣ２０の内部において、端子Ｗ１は、電圧検出回路５３に接続されている。この電圧検出回路５３は、ツェナーダイオード５１に急激に電流が流れることによって抵抗５２に生じる電圧降下の変化を監視している。

この電圧検出回路５３の出力端子は、ＮＡＮＤ回路５４の一方の入力端子に接続され、ＮＡＮＤ回路５４の他方の入力端子は、ＳＪＭＯＳＦＥＴ１２の過電流を検出する比較器３６の出力端子に接続されている。ＮＡＮＤ回路５４の出力端子は、インバータ回路５５を介してトランジスタ３８のゲートに接続されている。トランジスタ３８のドレインは、端子Ｔ２に接続され、ソースは、グランドに接続されている。

以上の構成の半導体装置によれば、まず、ＩＧＢＴ１１およびＳＪＭＯＳＦＥＴ１２は、図６に示したように、時刻ｔ０でＩＧＢＴゲート電圧およびＳＪＭＯＳＦＥＴゲート電圧がハイレベルの電圧信号となったことにより、それぞれターンオンされる。

時刻ｔ１において、制御ＩＣ２０の比較器４２がＩＧＢＴ１１の過電流を検出した場合、比較器４２は、直ちにトランジスタ３１をターンオンしてＩＧＢＴゲート電圧をローレベルの電圧信号にする。これにより、ＩＧＢＴ１１は、ターンオフされて、ＩＧＢＴ１１の破壊が防止される。

ＩＧＢＴ１１をターンオフしたことにより、ＩＧＢＴコレクタ電圧が跳ね上がるので、この電圧は、時刻ｔ２にて、ツェナーダイオード５１、抵抗５２および電圧検出回路５３によって検出される。このとき、比較器３６がＳＪＭＯＳＦＥＴ１２の過電流を検出しているので、ＮＡＮＤ回路５４の２つの入力端子は、ハイレベルの電圧信号を受ける。このため、ＮＡＮＤ回路５４の出力端子は、ローレベルの電圧信号となるので、インバータ回路５５の出力端子は、ハイレベルの電圧信号となる。これにより、トランジスタ３８がオン制御され、端子Ｔ２に与えていたゲート電圧をプルダウンし、ＳＪＭＯＳＦＥＴ１２をターンオフする。このように、ＳＪＭＯＳＦＥＴ１２に大電流が流れ、かつ、高電圧が印加された場合に、ＳＪＭＯＳＦＥＴ１２をターンオフすることで、ＳＪＭＯＳＦＥＴ１２の破壊を防止することができる。なお、ＳＪＭＯＳＦＥＴ１２に大電流が流れるか高電圧が印加されるかの一方の場合には、ＳＪＭＯＳＦＥＴ１２が破壊されることはないので、ＳＪＭＯＳＦＥＴ１２のオフ制御は行われない。

ＳＪＭＯＳＦＥＴ１２のオフ制御の後、ＩＧＢＴコレクタ電圧の跳ね上がりが抑制されてＩＧＢＴコレクタ電圧が低下すると（時刻ｔ３）、電圧検出回路５３は、パワー半導体素子１０の過電圧を検出しなくなるので、出力端子をローレベルの電圧信号にする。これにより、ＮＡＮＤ回路５４の出力端子がハイレベル、インバータ回路５５の出力端子がローレベルの電圧信号となり、トランジスタ３８がターンオフされる。この結果、ＳＪＭＯＳＦＥＴゲート電圧がハイレベルの電圧信号に戻され、ＳＪＭＯＳＦＥＴ１２は、再度、ターンオンされて、ＩＧＢＴ１１のターンオフ後に存在するエネルギを消費することになる。

以上、本発明をその好適な実施の形態について説明したが、本発明はこの特定の実施の形態に限定されるものではなく、本発明の精神を逸脱しない範囲で各種変更が可能である。

１０パワー半導体素子
１１ＩＧＢＴ
１２ＳＪＭＯＳＦＥＴ
２０制御ＩＣ
２１，２２，２３抵抗
２４オペアンプ
２５定電流源
２６コンデンサ
２７トランジスタ
２８電圧源
２９ラッチ回路
３０ＲＳフリップフロップ
３１トランジスタ
３５抵抗
３６比較器
３７基準電圧源
３８トランジスタ
４１基準電圧源
４２比較器
４３，４４インバータ回路
４５抵抗
４６コンデンサ
４７，４８インバータ回路
５１ツェナーダイオード
５２抵抗
５３電圧検出回路
５４ＮＡＮＤ回路
５５インバータ回路

Claims

ＩＧＢＴと、
前記ＩＧＢＴと同一チップに形成されて、前記ＩＧＢＴよりも耐圧が低く、ドレインおよびソースが前記ＩＧＢＴのコレクタおよびエミッタにそれぞれ接続されたＭＯＳＦＥＴと、
第１のゲートである前記ＩＧＢＴのゲートに第１の制御信号を出力し、第２のゲートである前記ＭＯＳＦＥＴのゲートに第２の制御信号を出力するとともに、前記ＩＧＢＴの過電流を検出する過電流検出回路と、前記第１の制御信号を強制的にオフ信号にする強制オフ回路とを有する制御ＩＣと、
を備え、
前記強制オフ回路は、前記過電流検出回路が前記ＩＧＢＴの過電流を検出したときに過電流検出状態を保持するラッチ回路と、前記ラッチ回路が前記過電流検出状態を保持した後に値が連続変化するランプ電圧を出力するランプ電圧生成回路と、前記ランプ電圧に従って前記第１の制御信号の値をターンオフの方向に変化させて前記ＩＧＢＴをソフトオフするソフトオフ制御回路とを有し、
前記制御ＩＣは、前記第１の制御信号および前記第２の制御信号により前記ＩＧＢＴおよび前記ＭＯＳＦＥＴをターンオン制御している期間に前記過電流検出回路が過電流を検出したとき、前記強制オフ回路が前記第１の制御信号を強制的にソフトオフ信号にすることを特徴とする半導体装置。
前記制御ＩＣは、前記ＭＯＳＦＥＴの過電流を検出する第２の過電流検出回路と、前記第２の制御信号を強制的にオフ信号にする第２の強制オフ回路とを有し、前記強制オフ回路が前記第１の制御信号を強制的にオフ信号にした後、前記第２の過電流検出回路が前記ＭＯＳＦＥＴの過電流を検出したときに、前記第２の強制オフ回路が前記第２の制御信号を強制的にオフ信号にすることを特徴とする請求項１記載の半導体装置。
ＩＧＢＴと、
前記ＩＧＢＴと同一チップに形成されて、前記ＩＧＢＴよりも耐圧が低く、ドレインおよびソースが前記ＩＧＢＴのコレクタおよびエミッタにそれぞれ接続されたＭＯＳＦＥＴと、
第１のゲートである前記ＩＧＢＴのゲートに第１の制御信号を出力し、第２のゲートである前記ＭＯＳＦＥＴのゲートに第２の制御信号を出力するとともに、前記ＩＧＢＴの過電流を検出する第１の過電流検出回路と、前記第１の制御信号を強制的にオフ信号にする第１の強制オフ回路と、前記ＩＧＢＴのコレクタとエミッタとの間の過電圧を検出する過電圧検出回路と、前記ＭＯＳＦＥＴの過電流を検出する第２の過電流検出回路と、前記第２の制御信号を強制的にオフ信号にする第２の強制オフ回路とを有する制御ＩＣと、
を備え、
前記制御ＩＣは、
前記第１の制御信号および前記第２の制御信号により前記ＩＧＢＴおよび前記ＭＯＳＦＥＴをターンオン制御している期間に前記第１の過電流検出回路が過電流を検出したとき、前記第１の強制オフ回路が前記第１の制御信号を強制的にオフ信号にし、前記第１の強制オフ回路が前記第１の制御信号を強制的にオフ信号にした後、前記過電圧検出回路が過電圧を検出し、かつ、前記第２の過電流検出回路が前記ＭＯＳＦＥＴの過電流を検出したときに、前記第２の強制オフ回路が前記第２の制御信号を強制的にオフ信号にすることを特徴とする半導体装置。
前記ＭＯＳＦＥＴは、超接合型ＭＯＳＦＥＴであることを特徴とする請求項１または３記載の半導体装置。