JP6992696B2 - スイッチ回路及び電力変換装置 - Google Patents
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Description
本開示は、スイッチ素子及びその制御回路を含むスイッチ回路に関し、また、そのような少なくとも１つのスイッチ回路を備える電力変換装置に関する。
従来、例えば特許文献１及び２に開示されているように、過電流保護機能を有するスイッチング電源装置が知られている。
特許文献１は、電力変換装置に用いる電圧駆動型半導体素子のゲート駆動回路を開示している。このゲート駆動回路において、信号絶縁器の信号出力端子と、電圧駆動型半導体素子のゲート端子に接続されてゲート電流を流すために相補的に動作する半導体素子の制御用端子との間に、第１と第２の抵抗との直列回路が接続される。この第１の抵抗と第２の抵抗との接続点と、電圧駆動型半導体素子のエミッタ端子との間に、その電圧駆動型半導体素子が過電流状態となった場合に、電圧駆動型半導体素子を強制遮断することを目的にオンさせるスイッチ素子が接続される。さらに、第２の抵抗と半導体素子の制御用端子との接続点と、電圧駆動型半導体素子のエミッタ端子との間に、コンデンサが接続される。
特許文献２は、過電流保護機能を有し、同期整流回路を備えたシングルエンディッド・フォワード型のスイッチング電源装置を開示している。このスイッチング電源装置は、主トランスの一次側において、主スイッチング素子、電流検出回路、ＰＷＭ制御回路、可変抵抗素子、及び可変制御回路を備える。電流検出回路は、主スイッチング素子に流れるスイッチング電流を検出する。ＰＷＭ制御回路は、主スイッチング素子のオン・オフを制御すると共に、電流検出回路の出力信号を受けスイッチング電流のピーク値が第１基準値に達すると主スイッチング素子のオン時間を短くする。可変抵抗素子は、主スイッチング素子のゲート・ソース端子間に接続される。可変制御回路は、電流検出回路の出力信号を受けスイッチング周期ごとにスイッチング電流のピーク値と第２基準値とを比較し、スイッチング電流が第２基準値に達すると可変抵抗素子の抵抗値を低下させ、主スイッチング素子のゲート・ソース端子間電圧を上げないように制御することによってスイッチング電流のピーク値の上昇を抑制する。
特許文献１のゲート駆動回路では、信号絶縁器と電圧駆動型半導体素子との間に過電流保護のための多数の部品が接続される。これらの多数の部品に起因して、回路規模及びコストが増大する。回路規模の増大は、インダクタンスの増大をもたらす。一方、ＳＪＭＯＳ（Super Junction MOSFET）、ＳｉＣ、及びＧａＮなどを含む次世代の高速パワー半導体素子のための駆動回路は、駆動ノイズを低減するために低インダクタンスであることが求められる。従って、コストを低減し、さらに、インダクタンスを低減するために、従来技術よりも小規模かつ簡単な回路で過電流保護を実現することが求められる。
また、特許文献１のゲート駆動回路では、過電流保護のためのスイッチ素子と電圧駆動型半導体素子との間に、相補的に動作する半導体素子が設けられる。これらの半導体素子が介在することにより、電圧駆動型半導体素子における過電流を検出したとき、過電流保護のためのスイッチ素子がオンしてから電圧駆動型半導体素子がオフするまでに遅延が生じる。従って、過電流を検出してから保護するまでの動作時間を短縮するためにも、従来技術よりも小規模かつ簡単な回路で過電流保護を実現することが求められる。
また、特許文献１のゲート駆動回路では、電圧駆動型半導体素子をオン又はオフするとき、第２の抵抗及びコンデンサの時定数に依存する時間でコンデンサに充電又は放電する動作を伴い、この充電又は放電時間により電圧駆動型半導体素子の動作は遅延する。この遅延は、電圧駆動型半導体素子における過電流を検出して保護するときに生じるだけでなく、電圧駆動型半導体素子の通常動作時にも生じる。これにより、電圧駆動型半導体素子の通常動作時のスイッチング速度が遅くなり、損失が増大する。従って、通常動作に影響することなく、過電流保護を実現することが求められる。
また、特許文献２のスイッチング電源装置は、主スイッチング素子における過電流を検出したとき、可変制御回路及び可変抵抗素子によりスイッチング電流のピーク値の上昇を抑制し、次いで、ＰＷＭ制御回路によりスイッチング電流を遮断する、という２段階の過電流保護を行っている。２段階の動作を伴うことにより、過電流を検出してから保護するまでに遅延が生じる。従って、過電流を検出してから保護するまでの動作時間を短縮するために、従来技術よりも簡単な回路及び動作で過電流保護を実現することが求められる。
本開示の目的は、スイッチ素子及びその制御回路を含むスイッチ回路であって、従来技術よりも小規模かつ簡単な回路で、かつ、従来技術よりも簡単な動作で、通常動作に影響することなく過電流保護を実現することができるスイッチ回路を提供することにある。また、本開示の目的は、そのような少なくとも１つのスイッチ回路を備える電力変換装置を提供することにある。
本開示の側面に係るスイッチ回路及び電力変換装置は、上述した課題を解決するために、以下の構成を有する。
本開示の一側面に係るスイッチ回路は、
第１の電圧源に接続される第１の端子、第２の電圧源に接続される第２の端子、及び第３の端子を有する第１のスイッチ素子と、
前記第１のスイッチ素子をオン・オフする第１の制御信号を生成する駆動回路と、
前記駆動回路及び前記第３の端子の間に接続された第１の抵抗と、
前記第３の端子に接続された第４の端子、前記第２の電圧源に接続される第５の端子、及び第６の端子を有する第２のスイッチ素子と、
前記第１のスイッチ素子に流れる電流が予め決められたしきい値を超えたか否かに基づいて、前記第２のスイッチ素子をオン・オフする第２の制御信号を生成する過電流検出回路と、
前記過電流検出回路及び前記第６の端子の間に接続された第２の抵抗とを備え、
前記第１及び第２の抵抗は、前記第１の制御信号による前記第１のスイッチ素子のターンオフ時間よりも、前記第２の制御信号により前記第２のスイッチ素子をオンしたときの前記第１のスイッチ素子のターンオフ時間が長くなるように設定された抵抗値をそれぞれ有する。
第１の電圧源に接続される第１の端子、第２の電圧源に接続される第２の端子、及び第３の端子を有する第１のスイッチ素子と、
前記第１のスイッチ素子をオン・オフする第１の制御信号を生成する駆動回路と、
前記駆動回路及び前記第３の端子の間に接続された第１の抵抗と、
前記第３の端子に接続された第４の端子、前記第２の電圧源に接続される第５の端子、及び第６の端子を有する第２のスイッチ素子と、
前記第１のスイッチ素子に流れる電流が予め決められたしきい値を超えたか否かに基づいて、前記第２のスイッチ素子をオン・オフする第２の制御信号を生成する過電流検出回路と、
前記過電流検出回路及び前記第６の端子の間に接続された第２の抵抗とを備え、
前記第１及び第２の抵抗は、前記第１の制御信号による前記第１のスイッチ素子のターンオフ時間よりも、前記第２の制御信号により前記第２のスイッチ素子をオンしたときの前記第１のスイッチ素子のターンオフ時間が長くなるように設定された抵抗値をそれぞれ有する。
ここで、「第１のスイッチ素子」は、第１の電圧源の電圧が印加され、第１の電圧源からの電流を通過及び遮断するパワー半導体素子である。また、「第２のスイッチ素子」は、第１のスイッチ素子における過電流を検出したときに第１のスイッチ素子をソフトターンオフする。ここで、「ソフトターンオフ」は、スイッチ素子をオフするとき、スイッチ素子に印加する制御信号の信号レベルをゆっくりと変化させることを示す。
第２のスイッチ素子、過電流検出回路、及び第２の抵抗は、第１のスイッチ素子のための過電流保護回路を構成し、第１のスイッチ素子における過電流を検出して保護する。また、駆動回路、第１の抵抗、第２のスイッチ素子、過電流検出回路、及び第２の抵抗は、第１のスイッチ素子のための制御回路を構成し、第１のスイッチ素子をオン・オフするとともに、第１のスイッチ素子における過電流を検出して保護する。
本開示の一側面に係るスイッチ回路によれば、この構成を備えたことにより、従来技術よりも小規模かつ簡単な回路で、かつ、従来技術よりも簡単な動作で、通常動作に影響することなく過電流保護を実現することができる。
本開示の一側面に係るスイッチ回路は、前記第２のスイッチ素子の前記第５及び第６の端子の間に接続されたキャパシタをさらに備えてもよい。
本開示の一側面に係るスイッチ回路によれば、キャパシタを備えたことにより、ミラー電流に起因する第２のスイッチ素子の誤動作を生じにくくすることができる。
本開示の一側面に係るスイッチ回路において、前記過電流検出回路は、前記第２のスイッチ素子をオフするとき、前記第２の電圧源の電位を基準として、前記第１の電圧源の電位とは逆の極性を有するように前記第２の制御信号を生成してもよい。
本開示の一側面に係るスイッチ回路によれば、このように第２の制御信号を生成することにより、ミラー電流に起因する第２のスイッチ素子の誤動作を生じにくくすることができる。
本開示の一側面に係るスイッチ回路において、前記第１の抵抗は前記駆動回路に一体化されてもよい。
本開示の一側面に係るスイッチ回路によれば、この構成を備えたことにより、スイッチ回路をさらに小型化かつ簡単化することができる。
本開示の一側面に係るスイッチ回路において、
前記第２のスイッチ素子はＮＰＮ型トランジスタ又はＮチャネル型ＭＯＳＦＥＴであってもよく、
前記過電流検出回路は、前記第１のスイッチ素子に流れる電流が前記しきい値を超えたとき、前記第２の制御信号をハイレベルに設定し、前記第１のスイッチ素子に流れる電流が前記しきい値以下であるとき、前記第２の制御信号をローレベルに設定してもよい。
前記第２のスイッチ素子はＮＰＮ型トランジスタ又はＮチャネル型ＭＯＳＦＥＴであってもよく、
前記過電流検出回路は、前記第１のスイッチ素子に流れる電流が前記しきい値を超えたとき、前記第２の制御信号をハイレベルに設定し、前記第１のスイッチ素子に流れる電流が前記しきい値以下であるとき、前記第２の制御信号をローレベルに設定してもよい。
本開示の一側面に係るスイッチ回路において、
前記第２のスイッチ素子はＰＮＰ型トランジスタ又はＰチャネル型ＭＯＳＦＥＴであってもよく、
前記過電流検出回路は、前記第１のスイッチ素子に流れる電流が前記しきい値を超えたとき、前記第２の制御信号をローレベルに設定し、前記第１のスイッチ素子に流れる電流が前記しきい値以下であるとき、前記第２の制御信号をハイレベルに設定してもよい。
前記第２のスイッチ素子はＰＮＰ型トランジスタ又はＰチャネル型ＭＯＳＦＥＴであってもよく、
前記過電流検出回路は、前記第１のスイッチ素子に流れる電流が前記しきい値を超えたとき、前記第２の制御信号をローレベルに設定し、前記第１のスイッチ素子に流れる電流が前記しきい値以下であるとき、前記第２の制御信号をハイレベルに設定してもよい。
本開示の一側面に係るスイッチ回路によれば、第２のスイッチ素子の仕様に応じて過電流検出回路を適宜に選定することができ、過電流検出回路の仕様に応じて第２のスイッチ素子を適宜に選定することができる。
本開示の一側面に係る電力変換装置は、本開示の一側面に係る少なくとも１つの前記スイッチ回路を備える。
本開示の一側面に係る電力変換装置によれば、この構成を備えたことにより、従来技術よりも小規模かつ簡単な回路で、かつ、従来技術よりも簡単な動作で、通常動作に影響することなく過電流保護を実現することができる。
本開示によれば、従来技術よりも小規模かつ簡単な回路で、かつ、従来技術よりも簡単な動作で、通常動作に影響することなく過電流保護を実現するスイッチ回路を提供することができる。
また、本開示によれば、そのような少なくとも１つのスイッチ回路を備える電力変換装置を提供することができる。
以下、本開示の一側面に係る実施形態（以下、「本実施形態」とも表記する）を、図面に基づいて説明する。各図面において、同じ符号は同様の構成要素を示す。
［第１の実施形態］
図１～図１３を参照して、第１の実施形態に係るスイッチ回路について説明する。
図１～図１３を参照して、第１の実施形態に係るスイッチ回路について説明する。
［第１の実施形態の構成例］
図１は、第１の実施形態に係るスイッチ回路４０の構成の一例を模式的に例示する回路図である。図１のスイッチ回路４０は、スイッチ素子ＳＷ１、駆動回路１、抵抗Ｒ１、スイッチ素子ＳＷ２、過電流検出回路２、及び抵抗Ｒ２を備える。スイッチ素子ＳＷ２、過電流検出回路２、及び抵抗Ｒ２は、スイッチ素子ＳＷ１のための過電流保護回路を構成し、スイッチ素子ＳＷ１における過電流を検出して保護する。また、駆動回路１、抵抗Ｒ１、スイッチ素子ＳＷ２、過電流検出回路２、及び抵抗Ｒ２は、スイッチ素子ＳＷ１のための制御回路３０を構成し、スイッチ素子ＳＷ１をオン・オフするとともに、スイッチ素子ＳＷ１における過電流を検出して保護する。
図１は、第１の実施形態に係るスイッチ回路４０の構成の一例を模式的に例示する回路図である。図１のスイッチ回路４０は、スイッチ素子ＳＷ１、駆動回路１、抵抗Ｒ１、スイッチ素子ＳＷ２、過電流検出回路２、及び抵抗Ｒ２を備える。スイッチ素子ＳＷ２、過電流検出回路２、及び抵抗Ｒ２は、スイッチ素子ＳＷ１のための過電流保護回路を構成し、スイッチ素子ＳＷ１における過電流を検出して保護する。また、駆動回路１、抵抗Ｒ１、スイッチ素子ＳＷ２、過電流検出回路２、及び抵抗Ｒ２は、スイッチ素子ＳＷ１のための制御回路３０を構成し、スイッチ素子ＳＷ１をオン・オフするとともに、スイッチ素子ＳＷ１における過電流を検出して保護する。
スイッチ素子ＳＷ１は、電圧源ＶＤＤに接続されるドレイン端子Ｄ、接地ＧＮＤに接続されるソース端子Ｓ、及びゲート端子Ｇを有する。スイッチ素子ＳＷ１は、電圧源ＶＤＤの電圧が印加され、電圧源ＶＤＤからの電流を通過及び遮断するパワー半導体素子である。スイッチ素子ＳＷ１は、Ｎチャネル型ＭＯＳＦＥＴである。電圧源ＶＤＤの電位は接地ＧＮＤの電位よりも高い。
本明細書では、スイッチ素子ＳＷ１を「第１のスイッチ素子」ともいう。また、本明細書では、スイッチ素子ＳＷ１のドレイン端子Ｄを「第１の端子」ともいい、そのソース端子Ｓを「第２の端子」ともいい、そのゲート端子Ｇを「第３の端子」ともいう。また、本明細書では、電圧源ＶＤＤを「第１の電圧源」ともいい、接地ＧＮＤを「第２の電圧源」ともいう。電圧源ＶＤＤ及び接地ＧＮＤはそれぞれ、「第１の電圧源」及び「第２の電圧源」の一例である。また、Ｎチャネル型ＭＯＳＦＥＴであるスイッチ素子ＳＷ１は、「第１のスイッチ素子」の一例である。
駆動回路１は、スイッチ素子ＳＷ１を所定のデューティ比でオン・オフする制御信号ＰＷＭ＿ｏｕｔを生成する。駆動回路１には、例えば、前段の回路（図示せず）からＰＷＭ信号が入力され、駆動回路１は、ＰＷＭ信号に基づいて制御信号ＰＷＭ＿ｏｕｔを生成して出力する。前述のようにスイッチ素子ＳＷ１がＮチャネル型ＭＯＳＦＥＴである場合、スイッチ素子ＳＷ１をオンするとき制御信号ＰＷＭ＿ｏｕｔはハイレベルになり、スイッチ素子ＳＷ１をオフするとき制御信号ＰＷＭ＿ｏｕｔはローレベルになる。
本明細書では、制御信号ＰＷＭ＿ｏｕｔを「第１の制御信号」ともいう。
抵抗Ｒ１は、駆動回路１及びスイッチ素子ＳＷ１のゲート端子Ｇの間に接続される。
本明細書では、抵抗Ｒ１を「第１の抵抗」ともいう。
スイッチ素子ＳＷ２は、スイッチ素子ＳＷ１のゲート端子Ｇに接続されたドレイン端子Ｄ、スイッチ素子ＳＷ１のソース端子Ｓの電位と同じ電位の端子（図１の例では、接地ＧＮＤ）に接続されるソース端子Ｓ、及びゲート端子Ｇを有する。スイッチ素子ＳＷ２は、スイッチ素子ＳＷ１における過電流を検出したときにスイッチ素子ＳＷ１をソフトターンオフする。スイッチ素子ＳＷ２は、Ｎチャネル型ＭＯＳＦＥＴである。
本明細書では、スイッチ素子ＳＷ２を「第２のスイッチ素子」ともいう。また、本明細書では、スイッチ素子ＳＷ２のドレイン端子Ｄを「第４の端子」ともいい、そのソース端子Ｓを「第５の端子」ともいい、そのゲート端子Ｇを「第６の端子」ともいう。Ｎチャネル型ＭＯＳＦＥＴであるスイッチ素子ＳＷ２は、「第２のスイッチ素子」の一例である。
過電流検出回路２は、スイッチ素子ＳＷ１に流れる電流が予め決められたしきい値Ｉｔｈを超えたか否かに基づいて、スイッチ素子ＳＷ２をオン・オフする制御信号ＤＥＴ＿ｏｃを生成する。スイッチ素子ＳＷ１に流れる過電流を検出するために、図１のスイッチ回路４０は電流検出器ＣＴをさらに備える。電流検出器ＣＴは例えば変流器である。前述のようにスイッチ素子ＳＷ２がＮチャネル型ＭＯＳＦＥＴである場合、過電流検出回路２は、スイッチ素子ＳＷ１に流れる電流がしきい値Ｉｔｈを超えたとき、制御信号ＤＥＴ＿ｏｃをハイレベルに設定し、スイッチ素子ＳＷ１に流れる電流がしきい値Ｉｔｈ以下であるとき、制御信号ＤＥＴ＿ｏｃをローレベルに設定する。
本明細書では、制御信号ＤＥＴ＿ｏｃを「第２の制御信号」ともいう。
抵抗Ｒ２は、過電流検出回路２及びスイッチ素子ＳＷ２のゲート端子Ｇの間に接続される。
本明細書では、抵抗Ｒ２を「第２の抵抗」ともいう。
抵抗Ｒ１及びＲ２は、制御信号ＰＷＭ＿ｏｕｔによるスイッチ素子ＳＷ１のターンオフ時間Ｔ１よりも、制御信号ＤＥＴ＿ｏｃによりスイッチ素子ＳＷ２をオンしたときのスイッチ素子ＳＷ１のターンオフ時間Ｔ２が長くなるように設定された抵抗値をそれぞれ有する。
［第１の実施形態の動作例］
図２は、図１のスイッチ回路４０の通常動作時における動作の一例を模式的に例示する波形図である。図２の１段目は、スイッチ素子ＳＷ１に流れる電流Ｉｄｓを示す。Ｉｔｈは、過電流のしきい値を示す。図２の２段目は、過電流検出回路２から出力される制御信号ＤＥＴ＿ｏｃを示す。図２の３段目は、スイッチ素子ＳＷ２に印加されるゲート・ソース電圧Ｖｇｓ２を示す。Ｖｔｈ２は、スイッチ素子ＳＷ２のゲートしきい値電圧を示す。図２の４段目は、スイッチ素子ＳＷ１に印加されるゲート・ソース電圧Ｖｇｓ１を示す。Ｖｔｈ１は、スイッチ素子ＳＷ１のゲートしきい値電圧を示す。
図２は、図１のスイッチ回路４０の通常動作時における動作の一例を模式的に例示する波形図である。図２の１段目は、スイッチ素子ＳＷ１に流れる電流Ｉｄｓを示す。Ｉｔｈは、過電流のしきい値を示す。図２の２段目は、過電流検出回路２から出力される制御信号ＤＥＴ＿ｏｃを示す。図２の３段目は、スイッチ素子ＳＷ２に印加されるゲート・ソース電圧Ｖｇｓ２を示す。Ｖｔｈ２は、スイッチ素子ＳＷ２のゲートしきい値電圧を示す。図２の４段目は、スイッチ素子ＳＷ１に印加されるゲート・ソース電圧Ｖｇｓ１を示す。Ｖｔｈ１は、スイッチ素子ＳＷ１のゲートしきい値電圧を示す。
図２の例では、電流Ｉｄｓが常にしきい値Ｉｔｈ以下である（すなわち、スイッチ素子ＳＷ１において過電流が生じていない）ので、制御信号ＤＥＴ＿ｏｃはローレベルのままであり、従って、スイッチ素子ＳＷ２はオフのままである。この場合、スイッチ素子ＳＷ１は、駆動回路１から出力される制御信号ＰＷＭ＿ｏｕｔに従って動作する（これを「通常動作」という）。制御信号ＰＷＭ＿ｏｕｔがローレベルからハイレベルに遷移したとき、スイッチ素子ＳＷ１のゲート・ソース電圧Ｖｇｓ１が増大し始める。その後、ゲート・ソース電圧Ｖｇｓ１がゲートしきい値電圧Ｖｔｈ１を超えたとき（時刻ｔ１）、スイッチ素子ＳＷ１がオンされて電流Ｉｄｓが流れ始める。制御信号ＰＷＭ＿ｏｕｔがハイレベルからローレベルに遷移したとき（時刻ｔ２）、ゲート・ソース電圧Ｖｇｓ１が低下し始める。スイッチ素子ＳＷ１において過電流が生じていない場合、すなわち、スイッチ素子ＳＷ２がオフされている場合、スイッチ素子ＳＷ１は、その容量（例えばゲート・ソース容量）及び抵抗Ｒ１によって決まる時定数を有する。ゲート・ソース電圧Ｖｇｓ１は、スイッチ素子ＳＷ１の時定数に依存する時間をかけて次第に低下する。ゲート・ソース電圧Ｖｇｓ１がゲートしきい値電圧Ｖｔｈ１以下になったとき（時刻ｔ３）、スイッチ素子ＳＷ１がオフされて電流Ｉｄｓが減少し始める。このように、スイッチ素子ＳＷ１において過電流が生じていない場合、すなわち、スイッチ素子ＳＷ２がオフされている場合、スイッチ素子ＳＷ１は時刻ｔ２～ｔ３にわたるターンオフ時間Ｔ１を有する。
図３は、図１のスイッチ回路４０で過電流を検出したときにおける動作の一例を模式的に例示する波形図である。図２の場合と同様に、制御信号ＰＷＭ＿ｏｕｔがローレベルからハイレベルに遷移したとき、スイッチ素子ＳＷ１のゲート・ソース電圧Ｖｇｓ１が増大し始める。その後、ゲート・ソース電圧Ｖｇｓ１がゲートしきい値電圧Ｖｔｈ１を超えたとき（時刻ｔ１１）、スイッチ素子ＳＷ１がオンされて電流Ｉｄｓが流れ始める。図３の例では、時刻ｔ１２において電流Ｉｄｓがしきい値Ｉｔｈよりも大きくなり（すなわち、スイッチ素子ＳＷ１において過電流が生じている）、それに応じて、制御信号ＤＥＴ＿ｏｃはローレベルからハイレベルに遷移し、スイッチ素子ＳＷ２のゲート・ソース電圧Ｖｇｓ２が増大し始める。ゲート・ソース電圧Ｖｇｓ２がゲートしきい値電圧Ｖｔｈ２に達したとき（時刻ｔ１３）、スイッチ素子ＳＷ２がオンされ、スイッチ素子ＳＷ１のゲート・ソース電圧Ｖｇｓ１が低下し始める。スイッチ素子ＳＷ１において過電流が生じた場合、すなわち、スイッチ素子ＳＷ２がオンされている場合、スイッチ素子ＳＷ１は、スイッチ素子ＳＷ１の容量及び抵抗Ｒ１に加えて、スイッチ素子ＳＷ２の容量及び抵抗Ｒ２によって決まる時定数を有する。図２の場合と同様に、ゲート・ソース電圧Ｖｇｓ１は、スイッチ素子ＳＷ１の時定数に依存する時間をかけて次第に低下する。ゲート・ソース電圧Ｖｇｓ１がゲートしきい値電圧Ｖｔｈ１以下になったとき（時刻ｔ１４）、スイッチ素子ＳＷ１がオフされて電流Ｉｄｓが減少し始める。このように、スイッチ素子ＳＷ１において過電流が生じた場合、すなわち、スイッチ素子ＳＷ２がオンされている場合、スイッチ素子ＳＷ１は時刻ｔ１３～ｔ１４にわたるターンオフ時間Ｔ２を有する。また、この場合、スイッチ素子ＳＷ１は、制御信号ＰＷＭ＿ｏｕｔの状態に関わらず（すなわち、制御信号ＰＷＭ＿ｏｕｔがハイレベルのままであっても）、スイッチ素子ＳＷ２によってオフされる。
前述のように、抵抗Ｒ１及びＲ２の抵抗値は、ターンオフ時間Ｔ１よりもターンオフ時間Ｔ２が長くなるようにそれぞれ設定される。これにより、スイッチ素子ＳＷ１において過電流が生じた場合、スイッチ素子ＳＷ１のゲート・ソース電圧Ｖｇｓ１は通常動作時よりもゆっくりと低下し、スイッチ素子ＳＷ１はソフトターンオフされる。スイッチ素子ＳＷ１をソフトターンオフすることにより、スイッチ素子ＳＷ１において電圧のサージを生じにくくすることができる。
ターンオフ時間Ｔ１及びＴ２は、抵抗Ｒ１及びＲ２の抵抗値をそれぞれ調整することにより、個別に設定可能である。
抵抗Ｒ１の抵抗値は、通常動作時にスイッチ素子ＳＷ１を所望のスイッチング速度で動作させるために、小さな値に設定されてもよい。一方、抵抗Ｒ２の抵抗値は、スイッチ素子ＳＷ１において過電流が生じたときにスイッチ素子ＳＷ１をソフトターンオフするために、大きな値（例えば、抵抗Ｒ１の抵抗値よりもずっと大きな値）に設定される。
従来、互いに異なる第１及び第２の抵抗を介して、スイッチ素子のゲート端子を駆動回路及び過電流保護回路にそれぞれ接続する回路が知られている。例えば、ローム株式会社から、このような回路のためのゲートドライバＢＭ６１０８ＦＶ－ＬＢＥ２が供給されている。ゲートドライバＢＭ６１０８ＦＶ－ＬＢＥ２は、駆動回路及び過電流保護回路を内蔵し、スイッチ素子及び抵抗を外部に接続するように構成される。このような回路において、互いに異なる抵抗値を有する第１及び第２の抵抗を用いることにより、通常動作時のターンオフ時間と、過電流を検出したときのターンオフ時間とを互いに相違させ、本実施形態に係るスイッチ回路と同様の動作を実現できるのではないかと予期される。しかしながら、このような回路では、実際には、以下に説明するように、本実施形態に係るスイッチ回路と同様の動作を実現することはできない。
図４は、比較例に係るスイッチ回路の構成の一例を模式的に例示する回路図である。図４のスイッチ回路は、図１のスイッチ回路４０の抵抗Ｒ２に代えて、スイッチ素子ＳＷ１のゲート端子Ｇとスイッチ素子ＳＷ２のドレイン端子Ｄとの間に接続された抵抗Ｒ３を備える。
スイッチ素子ＳＷ２がオンしたとき、スイッチ素子ＳＷ１のゲート・ソース電圧Ｖｇｓ１は、次式で表される。
Ｖｇｓ１＝Ｖｄｒ×Ｒ３／（Ｒ１＋Ｒ３）
ここで、Ｖｄｒは制御信号ＰＷＭ＿ｏｕｔの電圧を示す。
スイッチ素子ＳＷ１をソフトターンオフするためには、Ｒ１≪Ｒ３とする必要がある。従って、ゲート・ソース電圧Ｖｇｓ１は、次式の通り、電圧Ｖｄｒからほとんど低下せず、スイッチ素子ＳＷ１をオフすることができない。
Ｖｄｒ×Ｒ３／（Ｒ１＋Ｒ３）≒Ｖｄｒ×Ｒ３／（Ｒ３）＝Ｖｄｒ
このように、図４のスイッチ回路では、スイッチ素子ＳＷ１のゲート・ソース電圧Ｖｇｓ１が、抵抗Ｒ１及びＲ３の分圧比で決まる電圧よりも低下しないので、スイッチ素子ＳＷ２をオンしてもスイッチ素子ＳＷ１をオフすることができない。従って、図４のスイッチ回路では、スイッチ素子ＳＷ１のソフトターンオフを実現することは困難である。
一方、本実施形態に係るスイッチ回路４０では、スイッチ素子ＳＷ２をオフしたとき、スイッチ素子ＳＷ１のゲート・ソース電圧Ｖｇｓ１は接地ＧＮＤの電位まで低下する。スイッチ素子ＳＷ１は、抵抗Ｒ２の抵抗値に依存するターンオフ時間Ｔ２でソフトターンオフされる。このように、本実施形態に係るスイッチ回路４０は、比較例のスイッチ回路とは本質的に異なる。
［第１の実施形態の効果］
本実施形態に係るスイッチ回路４０は、スイッチ素子ＳＷ１において過電流が生じた場合、制御信号ＰＷＭ＿ｏｕｔの状態に関わらず、スイッチ素子ＳＷ２によってスイッチ素子ＳＷ１を強制的にソフトターンオフする。これにより、制御信号ＰＷＭ＿ｏｕｔの状態に制約されずに、スイッチ素子ＳＷ１を過電流から安全に保護することができる。
本実施形態に係るスイッチ回路４０は、スイッチ素子ＳＷ１において過電流が生じた場合、制御信号ＰＷＭ＿ｏｕｔの状態に関わらず、スイッチ素子ＳＷ２によってスイッチ素子ＳＷ１を強制的にソフトターンオフする。これにより、制御信号ＰＷＭ＿ｏｕｔの状態に制約されずに、スイッチ素子ＳＷ１を過電流から安全に保護することができる。
また、本実施形態に係るスイッチ回路４０では、スイッチ素子ＳＷ２のドレイン端子Ｄがスイッチ素子ＳＷ１のゲート端子Ｇに直接に接続されている。スイッチ素子ＳＷ２及びＳＷ１の間に余分な回路素子を含まないことにより、過電流を検出してから保護するまでの動作に遅延を生じにくくすることができる。
また、本実施形態に係るスイッチ回路４０は、スイッチ素子ＳＷ２によって直接にスイッチ素子ＳＷ１をオフし、従って、過電流保護は多段階の動作を含まない。これにより、過電流を検出してから保護するまでの動作に遅延を生じにくくすることができる。
また、本実施形態に係るスイッチ回路４０は、スイッチ素子ＳＷ２、過電流検出回路２、及び抵抗Ｒ２からなる小規模かつ簡単な過電流保護回路を用いて、スイッチ素子ＳＷ１を過電流から保護する。これにより、小型かつ低コストのスイッチ回路を実現することができる。
また、本実施形態に係るスイッチ回路４０は、小規模かつ簡単な回路で過電流保護を実現するので、過電流保護回路及びスイッチ回路４０全体のインダクタンスを小さくすることができる。これにより、ＳＪＭＯＳ、ＳｉＣ、及びＧａＮなどを含む次世代の高速パワー半導体素子を駆動する場合であっても、大きな駆動ノイズを生じにくくすることができる。
また、本実施形態に係るスイッチ回路４０では、スイッチ素子ＳＷ２がオフされているとき（すなわち、スイッチ素子ＳＷ１に過電流が生じていないとき）、スイッチ素子ＳＷ１の通常動作は過電流保護回路から影響されず、過電流保護回路に起因する遅延は生じない。これにより、スイッチ素子ＳＷ１の通常動作時のスイッチング速度の低下及び損失を生じにくくすることができる。
また、本実施形態に係るスイッチ回路４０は、汎用の駆動回路１の外部に過電流保護回路を付加することにより構成可能である。これにより、駆動回路１は、過電流保護のための特別な機能を持たなくてもよく、スイッチ回路の設計上の自由度を向上することができる。
このように、本実施形態に係るスイッチ回路４０は、従来技術よりも小規模かつ簡単な回路で、かつ、従来技術よりも簡単な動作で、通常動作に影響することなく過電流保護を実現することができる。
［第１の実施形態の変形例］
次に、図５～図１３を参照して、第１の実施形態の変形例について説明する。
次に、図５～図１３を参照して、第１の実施形態の変形例について説明する。
［第１の実施形態の第１の変形例］
図５は、第１の実施形態の第１の変形例に係るスイッチ回路４０Ａの構成の一例を模式的に例示する回路図である。図５のスイッチ回路４０Ａは、図１の制御回路３０に代えて制御回路３０Ａを備える。制御回路３０Ａは、図１の制御回路３０の各構成要素に加えて、スイッチ素子ＳＷ２のソース端子Ｓ及びゲート端子Ｇの間に接続されたキャパシタＣ１をさらに備える。
図５は、第１の実施形態の第１の変形例に係るスイッチ回路４０Ａの構成の一例を模式的に例示する回路図である。図５のスイッチ回路４０Ａは、図１の制御回路３０に代えて制御回路３０Ａを備える。制御回路３０Ａは、図１の制御回路３０の各構成要素に加えて、スイッチ素子ＳＷ２のソース端子Ｓ及びゲート端子Ｇの間に接続されたキャパシタＣ１をさらに備える。
スイッチ素子ＳＷ２は、そのドレイン端子Ｄ及びゲート端子Ｇの間にミラー容量Ｃｍを有する。図１のスイッチ回路４０では、通常動作時において、駆動回路１からスイッチ素子ＳＷ２のミラー容量Ｃｍを介して抵抗Ｒ２にミラー電流が流れる可能性がある。これにより、スイッチ素子ＳＷ２のゲート・ソース電圧Ｖｇｓ２が増大し、スイッチ素子ＳＷ２が誤点弧してしまうという課題がある。このため、図５のスイッチ回路４０Ａでは、ミラー電流によるゲート・ソース電圧Ｖｇｓ２の増大を防ぐために、キャパシタＣ１を追加した。
次に、図６及び図７を参照して、キャパシタＣ１を備えたことの効果を説明する。
図６は、図５のスイッチ回路４０Ａのシミュレーションを行ったときの構成の一例を模式的に例示する回路図である。ＰＷＭ信号の信号源として、電圧源Ｖ１を用いた。過電流検出回路２から出力される制御信号ＤＥＴ＿ｏｃの信号源として、電圧源Ｖ２を用いた。図５の電圧源ＶＤＤに代えて、４５０Ｖの電圧源Ｖ３を用いた。スイッチ素子ＳＷ１として、ローム株式会社から供給されているＭＯＳＦＥＴであるＳＣＴ２０８０ＫＥを用いた。スイッチ素子ＳＷ２として、ローム株式会社から供給されているＭＯＳＦＥＴであるＲＳＲ０２５Ｎ０３を用いた。抵抗Ｒ１は１５Ωであり、抵抗Ｒ２は９３０Ωであった。キャパシタＣ１は５００ｐＦであった。負荷として、ＳＣＴ２０８０ＫＥ及び５０μＨのインダクタを用いた。
図７は、図６のスイッチ回路の動作の一例を模式的に例示する波形図である。図６のスイッチ回路がキャパシタＣ１を備えた場合及びキャパシタＣ１を持たない場合について、シミュレーションを行った。図７の１段目は、スイッチ素子ＳＷ１に流れる電流Ｉｄｓを示す。図７の２段目は、スイッチ素子ＳＷ１に印加されるドレイン・ソース電圧Ｖｄｓ１を示す。図７の３段目は、スイッチ素子ＳＷ２に印加されるゲート・ソース電圧Ｖｇｓ２を示す。図７の４段目は、スイッチ素子ＳＷ１に印加されるゲート・ソース電圧Ｖｇｓ１を示す。図７の３段目によれば、スイッチ回路がキャパシタＣ１を持たない場合、３マイクロ秒の時点において、ミラー電流に起因して、２Ｖを超えるノイズが生じている。これにより、スイッチ素子ＳＷ２が誤点弧する可能性が高くなる。一方、スイッチ回路がキャパシタＣ１を備えた場合、このノイズが約半分に低減していることがわかる。
図５のスイッチ回路４０Ａによれば、キャパシタＣ１を備えたことにより、ミラー電流に起因するスイッチ素子ＳＷ２の誤動作を生じにくくすることができる。
［第１の実施形態の第２の変形例］
図８は、第１の実施形態の第２の変形例に係るスイッチ回路４０Ｂの構成の一例を模式的に例示する回路図である。図８のスイッチ回路４０Ｂは、図１の制御回路３０に代えて制御回路３０Ｂを備える。制御回路３０Ｂは、図１の制御回路３０の各構成要素に加えて、過電流検出回路２及び抵抗Ｒ２の間に接続されたレベルシフタ３をさらに備える。レベルシフタ３は、制御信号ＤＥＴ＿ｏｃの電位（又は、少なくとも制御信号ＤＥＴ＿ｏｃがローレベルであるときの電位）を、接地ＧＮＤの電位を基準として、電圧源ＶＤＤの電位とは逆の極性（すなわち、負の電位）を有するようにシフトする。図８のスイッチ回路４０Ｂによれば、スイッチ素子ＳＷ２のゲート・ソース電圧Ｖｇｓ２が予めシフトされているので、スイッチ素子ＳＷ２のミラー容量を介してミラー電流が流れても、ゲート・ソース電圧Ｖｇｓ２がゲートしきい値電圧Ｖｔｈ２に到達しにくくなる。これにより、ミラー電流に起因するスイッチ素子ＳＷ２の誤動作を生じにくくすることができる。
図８は、第１の実施形態の第２の変形例に係るスイッチ回路４０Ｂの構成の一例を模式的に例示する回路図である。図８のスイッチ回路４０Ｂは、図１の制御回路３０に代えて制御回路３０Ｂを備える。制御回路３０Ｂは、図１の制御回路３０の各構成要素に加えて、過電流検出回路２及び抵抗Ｒ２の間に接続されたレベルシフタ３をさらに備える。レベルシフタ３は、制御信号ＤＥＴ＿ｏｃの電位（又は、少なくとも制御信号ＤＥＴ＿ｏｃがローレベルであるときの電位）を、接地ＧＮＤの電位を基準として、電圧源ＶＤＤの電位とは逆の極性（すなわち、負の電位）を有するようにシフトする。図８のスイッチ回路４０Ｂによれば、スイッチ素子ＳＷ２のゲート・ソース電圧Ｖｇｓ２が予めシフトされているので、スイッチ素子ＳＷ２のミラー容量を介してミラー電流が流れても、ゲート・ソース電圧Ｖｇｓ２がゲートしきい値電圧Ｖｔｈ２に到達しにくくなる。これにより、ミラー電流に起因するスイッチ素子ＳＷ２の誤動作を生じにくくすることができる。
例えば、制御信号ＤＥＴ＿ｏｃがハイレベルであるとき２０Ｖになり、ローレベルであるとき０Ｖになる場合を想定する。レベルシフタ３は、制御信号ＤＥＴ＿ｏｃの電位を、例えば－２Ｖだけシフトしてもよい。
レベルシフタ３は、過電流検出回路２に一体化されてもよい。この場合、過電流検出回路２は、スイッチ素子ＳＷ２をオフするとき、接地ＧＮＤの電位を基準として、電圧源ＶＤＤの電位とは逆の極性を有するように制御信号ＤＥＴ＿ｏｃを生成する。
スイッチ回路は、スイッチ素子ＳＷ２の誤動作を生じにくくするために、図５のキャパシタＣ１及び図８のレベルシフタ３の両方を備えてもよい。
［第１の実施形態の第３の変形例］
図９は、第１の実施形態の第３の変形例に係るスイッチ回路４０Ｃの構成の一例を模式的に例示する回路図である。図９のスイッチ回路４０Ｃは、図１の制御回路３０に代えて制御回路３０Ｃを備える。制御回路３０Ｃは、図１の制御回路３０の駆動回路１及び抵抗Ｒ１に代えて、駆動回路１Ｃを備える。駆動回路１Ｃは、その内部に、抵抗Ｒ１が一体化されている。これにより、スイッチ回路を図１等の場合よりもさらに小型化かつ簡単化することができる。
図９は、第１の実施形態の第３の変形例に係るスイッチ回路４０Ｃの構成の一例を模式的に例示する回路図である。図９のスイッチ回路４０Ｃは、図１の制御回路３０に代えて制御回路３０Ｃを備える。制御回路３０Ｃは、図１の制御回路３０の駆動回路１及び抵抗Ｒ１に代えて、駆動回路１Ｃを備える。駆動回路１Ｃは、その内部に、抵抗Ｒ１が一体化されている。これにより、スイッチ回路を図１等の場合よりもさらに小型化かつ簡単化することができる。
図１等のスイッチ回路において、抵抗Ｒ１以外の他の少なくとも１つの構成要素を一体化してもよく、また、すべての構成要素を一体化してもよい。これにより、スイッチ回路をさらに小型化かつ簡単化することができる。
［第１の実施形態の第４の変形例］
図１０は、第１の実施形態の第４の変形例に係るスイッチ回路４０Ｄの構成の一例を模式的に例示する回路図である。図１０のスイッチ回路４０Ｄは、図１の制御回路３０に代えて制御回路３０Ｄを備える。制御回路３０Ｄは、図１の抵抗Ｒ２に代えて、ＰＷＭ制御回路４を備える。ＰＷＭ制御回路４は、過電流検出回路２から出力された制御信号ＤＥＴ＿ｏｃがハイレベルであるかローレベルであるかに応じて異なるデューティ比を有するＰＷＭ信号を生成し、生成したＰＷＭ信号をスイッチ素子ＳＷ２のゲート端子Ｇに印加する。ＰＷＭ信号のデューティ比を調整することで、スイッチ素子ＳＷ２のゲート容量への充電量を調整することができる。これにより、スイッチ素子ＳＷ２のオン時間を調整することができる。図１０のスイッチ回路４０Ｄによれば、抵抗Ｒ２を除去することにより、回路を小型化することができる。
図１０は、第１の実施形態の第４の変形例に係るスイッチ回路４０Ｄの構成の一例を模式的に例示する回路図である。図１０のスイッチ回路４０Ｄは、図１の制御回路３０に代えて制御回路３０Ｄを備える。制御回路３０Ｄは、図１の抵抗Ｒ２に代えて、ＰＷＭ制御回路４を備える。ＰＷＭ制御回路４は、過電流検出回路２から出力された制御信号ＤＥＴ＿ｏｃがハイレベルであるかローレベルであるかに応じて異なるデューティ比を有するＰＷＭ信号を生成し、生成したＰＷＭ信号をスイッチ素子ＳＷ２のゲート端子Ｇに印加する。ＰＷＭ信号のデューティ比を調整することで、スイッチ素子ＳＷ２のゲート容量への充電量を調整することができる。これにより、スイッチ素子ＳＷ２のオン時間を調整することができる。図１０のスイッチ回路４０Ｄによれば、抵抗Ｒ２を除去することにより、回路を小型化することができる。
［第１の実施形態の第５の変形例］
図１１は、第１の実施形態の第５の変形例に係るスイッチ回路４０Ｅの構成の一例を模式的に例示する回路図である。図１１のスイッチ回路４０Ｅは、図１の制御回路３０に代えて制御回路３０Ｅを備える。制御回路３０Ｅは、図１のスイッチ素子ＳＷ２及び過電流検出回路２に代えて、スイッチ素子ＳＷ２Ｅ及び過電流検出回路２Ｅを備える。
図１１は、第１の実施形態の第５の変形例に係るスイッチ回路４０Ｅの構成の一例を模式的に例示する回路図である。図１１のスイッチ回路４０Ｅは、図１の制御回路３０に代えて制御回路３０Ｅを備える。制御回路３０Ｅは、図１のスイッチ素子ＳＷ２及び過電流検出回路２に代えて、スイッチ素子ＳＷ２Ｅ及び過電流検出回路２Ｅを備える。
スイッチ素子ＳＷ２Ｅは、スイッチ素子ＳＷ１のゲート端子Ｇに接続されたソース端子Ｓ、スイッチ素子ＳＷ１のソース端子Ｓの電位と同じ電位の端子（図１１の例では、接地ＧＮＤ）に接続されるドレイン端子Ｄ、及びゲート端子Ｇを有する。スイッチ素子ＳＷ２Ｅは、Ｐチャネル型ＭＯＳＦＥＴである。
本明細書では、スイッチ素子ＳＷ２Ｅを「第２のスイッチ素子」ともいう。また、本明細書では、スイッチ素子ＳＷ２Ｅのソース端子Ｓを「第４の端子」ともいい、そのドレイン端子Ｄを「第５の端子」ともいい、そのゲート端子Ｇを「第６の端子」ともいう。Ｐチャネル型ＭＯＳＦＥＴであるスイッチ素子ＳＷ２Ｅは、「第２のスイッチ素子」の一例である。
過電流検出回路２Ｅは、スイッチ素子ＳＷ２Ｅをオン・オフする制御信号ＤＥＴ＿ｏｃを生成する。前述のようにスイッチ素子ＳＷ２ＥがＰチャネル型ＭＯＳＦＥＴである場合、過電流検出回路２Ｅは、スイッチ素子ＳＷ１に流れる電流がしきい値Ｉｔｈを超えたとき、制御信号ＤＥＴ＿ｏｃをローレベルに設定し、スイッチ素子ＳＷ１に流れる電流がしきい値Ｉｔｈ以下であるとき、制御信号ＤＥＴ＿ｏｃをハイレベルに設定する。
その他の点では、図１１のスイッチ回路４０Ｅは、図１のスイッチ回路４０と同様に構成され、同様に動作する。
さまざまな仕様のスイッチ素子（Ｎチャネル型であるかＰチャネル型であるか）が入手可能であり、また、さまざまな仕様の過電流検出回路（過電流を検出したときに出力する制御信号をハイレベルに設定するかローレベルに設定するか）が入手可能である。図１他のスイッチ回路によれば、第２のスイッチ素子の仕様に応じて、過電流検出回路を適宜に選定することができる。また、図１他のスイッチ回路によれば、過電流検出回路の仕様に応じてスイッチ素子を適宜に選定することができる。
第２のスイッチ素子がＰチャネル型ＭＯＳＦＥＴである場合であっても、図１他のスイッチ回路の場合と同様に、従来技術よりも小規模かつ簡単な回路で、かつ、従来技術よりも簡単な動作で、通常動作に影響することなく過電流保護を実現することができる。
スイッチ回路は、第２のスイッチ素子の仕様に合わせて第２の制御信号ＤＥＴ＿ｏｃの論理値を反転するために、過電流検出回路及び第２のスイッチ素子の間に論理反転器をさらに備えてもよい。
［第１の実施形態の第６の変形例］
図１２は、第１の実施形態の第６の変形例に係るスイッチ回路４０Ｆの構成の一例を模式的に例示する回路図である。図１２のスイッチ回路４０Ｆは、スイッチ素子ＳＷ１Ｆ、駆動回路１Ｆ、抵抗Ｒ１、スイッチ素子ＳＷ２Ｆ、過電流検出回路２Ｆ、及び抵抗Ｒ２を備える。スイッチ素子ＳＷ２Ｆ、過電流検出回路２Ｆ、及び抵抗Ｒ２は、スイッチ素子ＳＷ１Ｆのための過電流保護回路を構成し、スイッチ素子ＳＷ１Ｆにおける過電流を検出して保護する。また、駆動回路１Ｆ、抵抗Ｒ１、スイッチ素子ＳＷ２Ｆ、過電流検出回路２Ｆ、及び抵抗Ｒ２は、スイッチ素子ＳＷ１Ｆのための制御回路３０Ｆを構成し、スイッチ素子ＳＷ１Ｆをオン・オフするとともに、スイッチ素子ＳＷ１Ｆにおける過電流を検出して保護する。
図１２は、第１の実施形態の第６の変形例に係るスイッチ回路４０Ｆの構成の一例を模式的に例示する回路図である。図１２のスイッチ回路４０Ｆは、スイッチ素子ＳＷ１Ｆ、駆動回路１Ｆ、抵抗Ｒ１、スイッチ素子ＳＷ２Ｆ、過電流検出回路２Ｆ、及び抵抗Ｒ２を備える。スイッチ素子ＳＷ２Ｆ、過電流検出回路２Ｆ、及び抵抗Ｒ２は、スイッチ素子ＳＷ１Ｆのための過電流保護回路を構成し、スイッチ素子ＳＷ１Ｆにおける過電流を検出して保護する。また、駆動回路１Ｆ、抵抗Ｒ１、スイッチ素子ＳＷ２Ｆ、過電流検出回路２Ｆ、及び抵抗Ｒ２は、スイッチ素子ＳＷ１Ｆのための制御回路３０Ｆを構成し、スイッチ素子ＳＷ１Ｆをオン・オフするとともに、スイッチ素子ＳＷ１Ｆにおける過電流を検出して保護する。
スイッチ素子ＳＷ１Ｆは、電圧源ＶＣＣに接続されるコレクタ端子Ｃ、接地ＧＮＤに接続されるエミッタ端子Ｅ、及びベース端子Ｂを有する。スイッチ素子ＳＷ１Ｆは、ＮＰＮ型トランジスタである。電圧源ＶＣＣの電位は接地ＧＮＤの電位よりも高い。
本明細書では、スイッチ素子ＳＷ１Ｆを「第１のスイッチ素子」ともいう。また、本明細書では、スイッチ素子ＳＷ１Ｆのコレクタ端子Ｃを「第１の端子」ともいい、そのエミッタ端子Ｅを「第２の端子」ともいい、そのベース端子Ｂを「第３の端子」ともいう。また、本明細書では、電圧源ＶＣＣを「第１の電圧源」ともいい、接地ＧＮＤを「第２の電圧源」ともいう。電圧源ＶＣＣ及び接地ＧＮＤはそれぞれ、「第１の電圧源」及び「第２の電圧源」の一例である。また、ＮＰＮ型トランジスタであるスイッチ素子ＳＷ１Ｆは、「第１のスイッチ素子」の一例である。
駆動回路１Ｆは、スイッチ素子ＳＷ１Ｆを所定のデューティ比でオン・オフする制御信号ＰＷＭ＿ｏｕｔを生成する。前述のようにスイッチ素子ＳＷ１ＦがＮＰＮ型トランジスタである場合、スイッチ素子ＳＷ１Ｆをオンするとき制御信号ＰＷＭ＿ｏｕｔはハイレベルになり、スイッチ素子ＳＷ１Ｆをオフするとき制御信号ＰＷＭ＿ｏｕｔはローレベルになる。
抵抗Ｒ１は、駆動回路１Ｆ及びスイッチ素子ＳＷ１Ｆのベース端子Ｂの間に接続される。
スイッチ素子ＳＷ２Ｆは、スイッチ素子ＳＷ１Ｆのベース端子Ｂに接続されたコレクタ端子Ｃ、スイッチ素子ＳＷ１Ｆのエミッタ端子Ｅの電位と同じ電位の端子（図１２の例では、接地ＧＮＤ）に接続されるエミッタ端子Ｅ、及びベース端子Ｂを有する。スイッチ素子ＳＷ２Ｆは、ＮＰＮ型トランジスタである。
本明細書では、スイッチ素子ＳＷ２Ｆを「第２のスイッチ素子」ともいう。また、本明細書では、スイッチ素子ＳＷ２Ｆのコレクタ端子Ｃを「第４の端子」ともいい、そのエミッタ端子Ｅを「第５の端子」ともいい、そのベース端子Ｂを「第６の端子」ともいう。ＮＰＮ型トランジスタであるスイッチ素子ＳＷ２Ｆは、「第２のスイッチ素子」の一例である。
過電流検出回路２Ｆは、スイッチ素子ＳＷ２Ｆをオン・オフする制御信号ＤＥＴ＿ｏｃを生成する。前述のようにスイッチ素子ＳＷ２ＦがＮＰＮ型トランジスタである場合、過電流検出回路２Ｆは、スイッチ素子ＳＷ１Ｆに流れる電流がしきい値Ｉｔｈを超えたとき、制御信号ＤＥＴ＿ｏｃをハイレベルに設定し、スイッチ素子ＳＷ１Ｆに流れる電流がしきい値Ｉｔｈ以下であるとき、制御信号ＤＥＴ＿ｏｃをローレベルに設定する。
抵抗Ｒ２は、過電流検出回路２Ｆ及びスイッチ素子ＳＷ２Ｆのベース端子Ｂの間に接続される。
その他の点では、図１２のスイッチ回路４０Ｆは、図１のスイッチ回路４０と同様に構成され、同様に動作する。
第２のスイッチ素子がＮＰＮ型トランジスタである場合であっても、Ｎチャネル型又はＰチャネル型ＭＯＳＦＥＴである図１他のスイッチ回路の場合と同様に、従来技術よりも小規模かつ簡単な回路で、かつ、従来技術よりも簡単な動作で、通常動作に影響することなく過電流保護を実現することができる。
［第１の実施形態の第７の変形例］
図１３は、第１の実施形態の第７の変形例に係るスイッチ回路４０Ｇの構成の一例を模式的に例示する回路図である。図１３のスイッチ回路４０Ｇは、図１２の制御回路３０Ｆに代えて制御回路３０Ｇを備える。制御回路３０Ｇは、図１２のスイッチ素子ＳＷ２Ｆ及び過電流検出回路２Ｆに代えて、スイッチ素子ＳＷ２Ｇ及び過電流検出回路２Ｇを備える。
図１３は、第１の実施形態の第７の変形例に係るスイッチ回路４０Ｇの構成の一例を模式的に例示する回路図である。図１３のスイッチ回路４０Ｇは、図１２の制御回路３０Ｆに代えて制御回路３０Ｇを備える。制御回路３０Ｇは、図１２のスイッチ素子ＳＷ２Ｆ及び過電流検出回路２Ｆに代えて、スイッチ素子ＳＷ２Ｇ及び過電流検出回路２Ｇを備える。
スイッチ素子ＳＷ２Ｇは、スイッチ素子ＳＷ１Ｆのベース端子Ｂに接続されたエミッタ端子Ｅ、スイッチ素子ＳＷ１Ｆのエミッタ端子Ｅの電位と同じ電位の端子（図１３の例では、接地ＧＮＤ）に接続されるコレクタ端子Ｃ、及びベース端子Ｂを有する。スイッチ素子ＳＷ２Ｇは、ＰＮＰ型トランジスタである。
本明細書では、スイッチ素子ＳＷ２Ｇを「第２のスイッチ素子」ともいう。また、本明細書では、スイッチ素子ＳＷ２Ｇのエミッタ端子Ｅを「第４の端子」ともいい、そのコレクタ端子Ｃを「第５の端子」ともいい、そのベース端子Ｂを「第６の端子」ともいう。ＰＮＰ型トランジスタであるスイッチ素子ＳＷ２Ｇは、「第２のスイッチ素子」の一例である。
過電流検出回路２Ｇは、スイッチ素子ＳＷ２Ｇをオン・オフする制御信号ＤＥＴ＿ｏｃを生成する。前述のようにスイッチ素子ＳＷ２ＧがＰＮＰ型トランジスタである場合、過電流検出回路２Ｇは、スイッチ素子ＳＷ１Ｆに流れる電流がしきい値Ｉｔｈを超えたとき、制御信号ＤＥＴ＿ｏｃをローレベルに設定し、スイッチ素子ＳＷ１Ｆに流れる電流がしきい値Ｉｔｈ以下であるとき、制御信号ＤＥＴ＿ｏｃをハイレベルに設定する。
その他の点では、図１３のスイッチ回路４０Ｇは、図１２のスイッチ回路４０Ｆと同様に構成され、同様に動作する。
第２のスイッチ素子がＰＮＰ型トランジスタである場合であっても、図１他のスイッチ回路の場合と同様に、従来技術よりも小規模かつ簡単な回路で、かつ、従来技術よりも簡単な動作で、通常動作に影響することなく過電流保護を実現することができる。
Ｎチャネル型ＭＯＳＦＥＴである第１のスイッチ回路と、ＮＰＮ型又はＰＮＰ型トランジスタである第２のスイッチ回路とを組み合わせてもよい。また、ＮＰＮ型トランジスタである第１のスイッチ回路と、Ｎチャネル型又はＰチャネル型ＭＯＳＦＥＴである第２のスイッチ回路とを組み合わせてもよい。
［第２の実施形態］
図１４～図１７を参照して、第２の実施形態に係る電力変換装置について説明する。
図１４～図１７を参照して、第２の実施形態に係る電力変換装置について説明する。
［第２の実施形態の構成例］
図１４は、第２の実施形態に係る電力システムの構成の一例を模式的に例示するブロック図である。図１４の電力システムは、発電装置１１、蓄電装置１２、電気自動車１３、商用電力系統１４、及び電力変換装置２１～２４を備える。
図１４は、第２の実施形態に係る電力システムの構成の一例を模式的に例示するブロック図である。図１４の電力システムは、発電装置１１、蓄電装置１２、電気自動車１３、商用電力系統１４、及び電力変換装置２１～２４を備える。
発電装置１１は、直流電力を発生して電力変換装置２１に送る。発電装置１１は、例えば太陽電池であるが、それに限定されない。
電力変換装置２１は、入力された所定電圧の直流電力をより高い電圧の直流電力に変換して出力する。図１４の例では、電力変換装置２１は、変換後の直流電力を電力変換装置２２～２４に送る。
電力変換装置２２及び２３は、入力された所定電圧の直流電力をより低い電圧の直流電力に変換して出力する。図１４の例では、電力変換装置２２及び２３は、変換後の直流電力を蓄電装置１２及び電気自動車１３にそれぞれ送る。
蓄電装置１２は、入力された電力を蓄える。電気自動車１３は、入力された電力を内部のバッテリーに蓄える。
電力変換装置２４は、入力された直流電力を交流電力に変換して出力する。電力変換装置２４は、変換後の交流電力を商用電力系統１４に送る。
図１５は、図１４の電力変換装置２１の構成の一例を模式的に例示するブロック図である。電力変換装置２１は、スイッチ回路４１、インダクタＬ１１、及びダイオードＤ１を備える。スイッチ回路４１は、スイッチ素子ＳＷ１１及び制御回路３１を備える。スイッチ素子ＳＷ１１は図１等における第１のスイッチ素子に対応する。制御回路３１は、図１等における第１のスイッチ素子以外の構成要素に対応する構成要素を含む。制御回路３１において、第２のスイッチ素子のソース端子（又はエミッタ端子）は、スイッチ素子ＳＷ１１のソース端子Ｓに接続される。制御回路３１は、図１等における第１のスイッチ素子のための制御回路と同様に、スイッチ素子ＳＷ１１をオン・オフするとともに、スイッチ素子ＳＷ１１における過電流を検出して保護する。
図１６は、図１４の電力変換装置２２の構成の一例を模式的に例示するブロック図である。電力変換装置２２は、スイッチ回路４２及びインダクタＬ１２を備える。スイッチ回路４２は、スイッチ素子ＳＷ１２及びＳＷ１３、及び制御回路３２を備える。スイッチ素子ＳＷ１２及びＳＷ１３は図１等における第１のスイッチ素子にそれぞれ対応する。制御回路３２は、スイッチ素子ＳＷ１２及びＳＷ１３のそれぞれのために、図１等における第１のスイッチ素子以外の構成要素に対応する構成要素を含む。制御回路３２において、スイッチ素子ＳＷ１２のための第２のスイッチ素子のソース端子（又はエミッタ端子）は、スイッチ素子ＳＷ１２のソース端子Ｓに接続される。また、制御回路３２において、スイッチ素子ＳＷ１３のための第２のスイッチ素子のソース端子（又はエミッタ端子）は、スイッチ素子ＳＷ１３のソース端子Ｓに接続される。制御回路３２は、図１等における第１のスイッチ素子のための制御回路と同様に、スイッチ素子ＳＷ１２をオン・オフするとともに、スイッチ素子ＳＷ１２における過電流を検出して保護し、さらに、スイッチ素子ＳＷ１３をオン・オフするとともに、スイッチ素子ＳＷ１３における過電流を検出して保護する。
図１４の電力変換装置２３もまた、図１６の電力変換装置２２と同様に構成される。
図１７は、図１４の電力変換装置２４の構成の一例を模式的に例示するブロック図である。電力変換装置２４は、スイッチ回路４３、インダクタＬ１３及びＬ１４、及びキャパシタＣ１１を備える。スイッチ回路４３は、スイッチ素子ＳＷ１４～ＳＷ１７、及び制御回路３３を備える。スイッチ素子ＳＷ１４～ＳＷ１７は図１等における第１のスイッチ素子にそれぞれ対応する。制御回路３３は、スイッチ素子ＳＷ１４～ＳＷ１７のそれぞれのために、図１等における第１のスイッチ素子以外の構成要素に対応する構成要素を含む。制御回路３３において、スイッチ素子ＳＷ１４のための第２のスイッチ素子のソース端子（又はエミッタ端子）は、スイッチ素子ＳＷ１４のソース端子Ｓに接続される。また、制御回路３３において、スイッチ素子ＳＷ１５のための第２のスイッチ素子のソース端子（又はエミッタ端子）は、スイッチ素子ＳＷ１５のソース端子Ｓに接続される。また、制御回路３３において、スイッチ素子ＳＷ１６のための第２のスイッチ素子のソース端子（又はエミッタ端子）は、スイッチ素子ＳＷ１６のソース端子Ｓに接続される。また、制御回路３３において、スイッチ素子ＳＷ１７のための第２のスイッチ素子のソース端子（又はエミッタ端子）は、スイッチ素子ＳＷ１７のソース端子Ｓに接続される。制御回路３３は、図１等における第１のスイッチ素子のための制御回路と同様に、スイッチ素子ＳＷ１４をオン・オフするとともに、スイッチ素子ＳＷ１４における過電流を検出して保護し、スイッチ素子ＳＷ１５をオン・オフするとともに、スイッチ素子ＳＷ１５における過電流を検出して保護し、スイッチ素子ＳＷ１６をオン・オフするとともに、スイッチ素子ＳＷ１６における過電流を検出して保護し、スイッチ素子ＳＷ１７をオン・オフするとともに、スイッチ素子ＳＷ１７における過電流を検出して保護する。
電力変換装置２４は、変換後の交流電力の電圧を変化させるために、変圧器をさらに備えてもよい。
図１４の電力変換装置２１～２４によれば、制御回路３１～３３を備えたことにより、従来技術よりも小規模かつ簡単な回路で、かつ、従来技術よりも簡単な動作で、通常動作に影響することなく過電流保護を実現することができる。
図１５～図１７では、スイッチ素子ＳＷ１１～ＳＷ１７をＮチャネル型ＭＯＳＦＥＴとして示したが、スイッチ素子ＳＷ１１～ＳＷ１７はＮＰＮ型トランジスタであってもよい。
［他の変形例］
以上、本開示の実施形態を詳細に説明してきたが、前述までの説明はあらゆる点において本開示の例示に過ぎない。本開示の範囲を逸脱することなく種々の改良や変形を行うことができることは言うまでもない。例えば、以下のような変更が可能である。なお、以下では、上記実施形態と同様の構成要素に関しては同様の符号を用い、上記実施形態と同様の点については、適宜説明を省略した。
以上、本開示の実施形態を詳細に説明してきたが、前述までの説明はあらゆる点において本開示の例示に過ぎない。本開示の範囲を逸脱することなく種々の改良や変形を行うことができることは言うまでもない。例えば、以下のような変更が可能である。なお、以下では、上記実施形態と同様の構成要素に関しては同様の符号を用い、上記実施形態と同様の点については、適宜説明を省略した。
上述した各実施形態及び各変形例は、任意の組み合わされてもよい。
本明細書で説明した実施形態は、あらゆる点において本開示の例示に過ぎない。本開示の範囲を逸脱することなく種々の改良や変形を行うことができることは言うまでもない。つまり、本開示の実施にあたって、実施形態に応じた具体的構成が適宜採用されてもよい。
［まとめ］
本開示の各側面に係るスイッチ回路及び電力変換装置は、以下のように表現されてもよい。
本開示の各側面に係るスイッチ回路及び電力変換装置は、以下のように表現されてもよい。
本開示の第１の側面に係るスイッチ回路（４０，４０Ａ～４０Ｇ，４１～４３）は、
第１の電圧源（ＶＤＤ，ＶＣＣ）に接続される第１の端子、第２の電圧源（ＧＮＤ）に接続される第２の端子、及び第３の端子を有する第１のスイッチ素子（ＳＷ１，ＳＷ１Ｆ）と、
前記第１のスイッチ素子（ＳＷ１，ＳＷ１Ｆ）をオン・オフする第１の制御信号を生成する駆動回路（１，１Ｃ，１Ｆ）と、
前記駆動回路（１，１Ｃ，１Ｆ）及び前記第３の端子の間に接続された第１の抵抗（Ｒ１）と、
前記第３の端子に接続された第４の端子、前記第２の電圧源（ＧＮＤ）に接続される第５の端子、及び第６の端子を有する第２のスイッチ素子（ＳＷ２，ＳＷ２Ｅ～ＳＷ２Ｇ）と、
前記第１のスイッチ素子（ＳＷ１，ＳＷ１Ｆ）に流れる電流が予め決められたしきい値を超えたか否かに基づいて、前記第２のスイッチ素子（ＳＷ２，ＳＷ２Ｅ～ＳＷ２Ｇ）をオン・オフする第２の制御信号を生成する過電流検出回路（２，２Ｅ～２Ｇ）と、
前記過電流検出回路（２，２Ｅ～２Ｇ）及び前記第６の端子の間に接続された第２の抵抗（Ｒ２）とを備え、
前記第１及び第２の抵抗（Ｒ１，Ｒ２）は、前記第１の制御信号による前記第１のスイッチ素子（ＳＷ１，ＳＷ１Ｆ）のターンオフ時間よりも、前記第２の制御信号により前記第２のスイッチ素子（ＳＷ２，ＳＷ２Ｅ～ＳＷ２Ｇ）をオンしたときの前記第１のスイッチ素子（ＳＷ１，ＳＷ１Ｆ）のターンオフ時間が長くなるように設定された抵抗値をそれぞれ有する。
第１の電圧源（ＶＤＤ，ＶＣＣ）に接続される第１の端子、第２の電圧源（ＧＮＤ）に接続される第２の端子、及び第３の端子を有する第１のスイッチ素子（ＳＷ１，ＳＷ１Ｆ）と、
前記第１のスイッチ素子（ＳＷ１，ＳＷ１Ｆ）をオン・オフする第１の制御信号を生成する駆動回路（１，１Ｃ，１Ｆ）と、
前記駆動回路（１，１Ｃ，１Ｆ）及び前記第３の端子の間に接続された第１の抵抗（Ｒ１）と、
前記第３の端子に接続された第４の端子、前記第２の電圧源（ＧＮＤ）に接続される第５の端子、及び第６の端子を有する第２のスイッチ素子（ＳＷ２，ＳＷ２Ｅ～ＳＷ２Ｇ）と、
前記第１のスイッチ素子（ＳＷ１，ＳＷ１Ｆ）に流れる電流が予め決められたしきい値を超えたか否かに基づいて、前記第２のスイッチ素子（ＳＷ２，ＳＷ２Ｅ～ＳＷ２Ｇ）をオン・オフする第２の制御信号を生成する過電流検出回路（２，２Ｅ～２Ｇ）と、
前記過電流検出回路（２，２Ｅ～２Ｇ）及び前記第６の端子の間に接続された第２の抵抗（Ｒ２）とを備え、
前記第１及び第２の抵抗（Ｒ１，Ｒ２）は、前記第１の制御信号による前記第１のスイッチ素子（ＳＷ１，ＳＷ１Ｆ）のターンオフ時間よりも、前記第２の制御信号により前記第２のスイッチ素子（ＳＷ２，ＳＷ２Ｅ～ＳＷ２Ｇ）をオンしたときの前記第１のスイッチ素子（ＳＷ１，ＳＷ１Ｆ）のターンオフ時間が長くなるように設定された抵抗値をそれぞれ有する。
本開示の第２の側面に係るスイッチ回路（４０Ａ）は、第１の側面に係るスイッチ回路において、
前記第２のスイッチ素子（ＳＷ２）の前記第５及び第６の端子の間に接続されたキャパシタ（Ｃ１）をさらに備える。
前記第２のスイッチ素子（ＳＷ２）の前記第５及び第６の端子の間に接続されたキャパシタ（Ｃ１）をさらに備える。
本開示の第３の側面に係るスイッチ回路（４０Ｂ）は、第１又は第２の側面に係るスイッチ回路において、
前記過電流検出回路（２，３）は、前記第２のスイッチ素子（ＳＷ２）をオフするとき、前記第２の電圧源（ＧＮＤ）の電位を基準として、前記第１の電圧源（ＶＤＤ）の電位とは逆の極性を有するように前記第２の制御信号を生成する。
前記過電流検出回路（２，３）は、前記第２のスイッチ素子（ＳＷ２）をオフするとき、前記第２の電圧源（ＧＮＤ）の電位を基準として、前記第１の電圧源（ＶＤＤ）の電位とは逆の極性を有するように前記第２の制御信号を生成する。
本開示の第４の側面に係るスイッチ回路（４０Ｃ）は、第１～第３のうちの１つの側面に係るスイッチ回路において、
前記第１の抵抗（Ｒ１）は前記駆動回路（１Ｃ）に一体化される。
前記第１の抵抗（Ｒ１）は前記駆動回路（１Ｃ）に一体化される。
本開示の第５の側面に係るスイッチ回路（４０，４０Ｆ）は、第１～第４のうちの１つの側面に係るスイッチ回路において、
前記第２のスイッチ素子（ＳＷ２，ＳＷ２Ｆ）はＮＰＮ型トランジスタ又はＮチャネル型ＭＯＳＦＥＴであり、
前記過電流検出回路（２，２Ｆ）は、前記第１のスイッチ素子（ＳＷ１，ＳＷ１Ｆ）に流れる電流が前記しきい値を超えたとき、前記第２の制御信号をハイレベルに設定し、前記第１のスイッチ素子（ＳＷ１，ＳＷ１Ｆ）に流れる電流が前記しきい値以下であるとき、前記第２の制御信号をローレベルに設定する。
前記第２のスイッチ素子（ＳＷ２，ＳＷ２Ｆ）はＮＰＮ型トランジスタ又はＮチャネル型ＭＯＳＦＥＴであり、
前記過電流検出回路（２，２Ｆ）は、前記第１のスイッチ素子（ＳＷ１，ＳＷ１Ｆ）に流れる電流が前記しきい値を超えたとき、前記第２の制御信号をハイレベルに設定し、前記第１のスイッチ素子（ＳＷ１，ＳＷ１Ｆ）に流れる電流が前記しきい値以下であるとき、前記第２の制御信号をローレベルに設定する。
本開示の第６の側面に係るスイッチ回路（４０Ｅ，４０Ｇ）は、第１～第４のうちの１つの側面に係るスイッチ回路において、
前記第２のスイッチ素子（ＳＷ２Ｅ，ＳＷ２Ｇ）はＰＮＰ型トランジスタ又はＰチャネル型ＭＯＳＦＥＴであり、
前記過電流検出回路（２Ｅ，２Ｇ）は、前記第１のスイッチ素子（ＳＷ１Ｆ）に流れる電流が前記しきい値を超えたとき、前記第２の制御信号をローレベルに設定し、前記第１のスイッチ素子（ＳＷ１Ｆ）に流れる電流が前記しきい値以下であるとき、前記第２の制御信号をハイレベルに設定する。
前記第２のスイッチ素子（ＳＷ２Ｅ，ＳＷ２Ｇ）はＰＮＰ型トランジスタ又はＰチャネル型ＭＯＳＦＥＴであり、
前記過電流検出回路（２Ｅ，２Ｇ）は、前記第１のスイッチ素子（ＳＷ１Ｆ）に流れる電流が前記しきい値を超えたとき、前記第２の制御信号をローレベルに設定し、前記第１のスイッチ素子（ＳＷ１Ｆ）に流れる電流が前記しきい値以下であるとき、前記第２の制御信号をハイレベルに設定する。
本開示の第７の側面に係る電力変換装置は、第１～第６のうちの１つの側面に係るスイッチ回路（４０，４０Ａ～４０Ｇ，４１～４３）を備える。
本開示の各側面に係るスイッチ回路は、例えば電力変換装置におけるスイッチ素子の過電流保護のために適用可能である。
本開示の各側面に係るスイッチ回路は、電力変換装置に限らず、過電流保護が必要な任意の装置に適用可能である。
１，１Ｃ，１Ｆ…駆動回路、
２，２Ｅ～２Ｇ…過電流検出回路、
３…レベルシフタ、
４…ＰＷＭ制御回路、
１１…発電装置、
１２…蓄電装置、
１３…電気自動車、
１４…商用電力系統、
２１～２４…電力変換装置、
３０，３０Ａ～３０Ｇ，３１～３３…制御回路、
４０，４０Ａ～４０Ｇ，４１～４３…スイッチ回路、
ＣＴ…電流検出器、
Ｃ１，Ｃ１１…キャパシタ、
Ｄ１１…ダイオード、
Ｌ１１～Ｌ１４…インダクタ、
Ｒ１，Ｒ２…抵抗、
ＳＷ１，ＳＷ１Ｆ，ＳＷ２，ＳＷ２Ｅ～ＳＷ２Ｇ，ＳＷ１１～ＳＷ１７…スイッチ素子。
２，２Ｅ～２Ｇ…過電流検出回路、
３…レベルシフタ、
４…ＰＷＭ制御回路、
１１…発電装置、
１２…蓄電装置、
１３…電気自動車、
１４…商用電力系統、
２１～２４…電力変換装置、
３０，３０Ａ～３０Ｇ，３１～３３…制御回路、
４０，４０Ａ～４０Ｇ，４１～４３…スイッチ回路、
ＣＴ…電流検出器、
Ｃ１，Ｃ１１…キャパシタ、
Ｄ１１…ダイオード、
Ｌ１１～Ｌ１４…インダクタ、
Ｒ１，Ｒ２…抵抗、
ＳＷ１，ＳＷ１Ｆ，ＳＷ２，ＳＷ２Ｅ～ＳＷ２Ｇ，ＳＷ１１～ＳＷ１７…スイッチ素子。
Claims (6)
- 第１の電圧源に接続される第１の端子、第２の電圧源に接続される第２の端子、及び第３の端子を有する第１のスイッチ素子と、
前記第１のスイッチ素子をオン・オフする第１の制御信号を生成する駆動回路と、
前記駆動回路及び前記第３の端子の間に接続された第１の抵抗と、
前記第３の端子に接続された第４の端子、前記第２の電圧源に接続される第５の端子、及び第６の端子を有する第２のスイッチ素子と、
前記第１のスイッチ素子に流れる電流が予め決められたしきい値を超えたか否かに基づいて、前記第２のスイッチ素子をオン・オフする第２の制御信号を生成する過電流検出回路と、
前記過電流検出回路及び前記第６の端子の間に接続された第２の抵抗とを備え、
前記第１及び第２の抵抗は、前記第１の制御信号による前記第１のスイッチ素子のターンオフ時間よりも、前記第２の制御信号により前記第２のスイッチ素子をオンしたときの前記第１のスイッチ素子のターンオフ時間が長くなるように設定された抵抗値をそれぞれ有し、
前記過電流検出回路は、前記第２のスイッチ素子をオフするとき、前記第２の電圧源の電位を基準として、前記第１の電圧源の電位とは逆の極性を有するように前記第２の制御信号を生成する、
スイッチ回路。 - 前記第２のスイッチ素子の前記第５及び第６の端子の間に接続されたキャパシタをさらに備えた、
請求項１記載のスイッチ回路。 - 前記第１の抵抗は前記駆動回路に一体化された、
請求項１又は２記載のスイッチ回路。 - 前記第２のスイッチ素子はＮＰＮ型トランジスタ又はＮチャネル型ＭＯＳＦＥＴであり、
前記過電流検出回路は、前記第１のスイッチ素子に流れる電流が前記しきい値を超えたとき、前記第２の制御信号をハイレベルに設定し、前記第１のスイッチ素子に流れる電流が前記しきい値以下であるとき、前記第２の制御信号をローレベルに設定する、
請求項１～３のうちの１つに記載のスイッチ回路。 - 前記第２のスイッチ素子はＰＮＰ型トランジスタ又はＰチャネル型ＭＯＳＦＥＴであり、
前記過電流検出回路は、前記第１のスイッチ素子に流れる電流が前記しきい値を超えたとき、前記第２の制御信号をローレベルに設定し、前記第１のスイッチ素子に流れる電流が前記しきい値以下であるとき、前記第２の制御信号をハイレベルに設定する、
請求項１～３のうちの１つに記載のスイッチ回路。 - 請求項１～５のうちの１つに記載の少なくとも１つのスイッチ回路を備えた、
電力変換装置。
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