JP2009142070A - 電力用半導体素子のゲート駆動方式 - Google Patents
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Abstract
【課題】スイッチング特性の異なる2種類の素子を並列接続する構成においても、ターンオン損失のみならずターンオフ損失も低減し、大幅な低損失化を図る。
【解決手段】ターンオフ時には、ターンオフ特性の遅い方の素子8をまずターンオフさせた後、その動作に起因して素子8に流れる電流が設定値以下になったことが、コンパレータ回路10などにより検出されたら、ターンオフ特性の速い方の素子9をターンオフさせることで、ターンオフ損失の低減化を図る。
【選択図】図1
【解決手段】ターンオフ時には、ターンオフ特性の遅い方の素子8をまずターンオフさせた後、その動作に起因して素子8に流れる電流が設定値以下になったことが、コンパレータ回路10などにより検出されたら、ターンオフ特性の速い方の素子9をターンオフさせることで、ターンオフ損失の低減化を図る。
【選択図】図1
Description
この発明は、直流から交流に変換するインバータ等の電力変換装置に適用して好適な、電力用半導体スイッチ素子のゲート駆動方式に関する。
図6に電力用半導体スイッチ素子を用いたインバータの主回路図を示す。1は直流電源(交流入力のインバータの場合は整流器+電解コンデンサの構成となる)、2は直流から交流に変換するスイッチ素子とダイオードとの逆並列回路からなるインバータ回路、3a,3b
は上記スイッチ素子のゲート駆動回路(各素子対応に設けられる)、4はIGBT(絶縁ゲート型バイポーラトランジスタ)等のスイッチ素子、5はこれに逆並列に接続されるダイオード、6はモータ(M)などの負荷である。また、CTa,CTb(V*)がスイッチ素子をオン・オフさせる制御信号であり、制御回路7により作製されゲート駆動回路3a,3bに与えられる。
は上記スイッチ素子のゲート駆動回路(各素子対応に設けられる)、4はIGBT(絶縁ゲート型バイポーラトランジスタ)等のスイッチ素子、5はこれに逆並列に接続されるダイオード、6はモータ(M)などの負荷である。また、CTa,CTb(V*)がスイッチ素子をオン・オフさせる制御信号であり、制御回路7により作製されゲート駆動回路3a,3bに与えられる。
ここで、スイッチ素子4は、スイッチング特性が異なる2種類の半導体素子を並列接続して構成され、図8にその具体例を示す。
ここでは、シリコンを素材とするスイッチング特性の遅いIGBT8と、スイッチング特性が速いワイドバンドギャップ半導体素子(例えばSiC(炭化珪素),GaN(窒化ガリウム),ダイアモンドなどを素材とするスイッチ素子)9とによる並列構成とした例を示している(実際は、IGBTとワイドバンドギャップ型MOSFETとの並列構成例)。
ここでは、シリコンを素材とするスイッチング特性の遅いIGBT8と、スイッチング特性が速いワイドバンドギャップ半導体素子(例えばSiC(炭化珪素),GaN(窒化ガリウム),ダイアモンドなどを素材とするスイッチ素子)9とによる並列構成とした例を示している(実際は、IGBTとワイドバンドギャップ型MOSFETとの並列構成例)。
以上のような組み合わせとし、シリコン素材のIGBT側のチップ面積を十分に大きくすることで、定常的な導通状態ではIGBT側に電流が流れる。一方、ターンオン時には高速スイッチングが可能なワイドバンドギャップ素子側が先にターンオンするため、電流はワイドバンドギャップ素子側を流れ、ターンオン損失の低減が図れる。その結果、シリコン素材のIGBTのみによる構成と比べてターンオン損失が低減される分、装置の高効率化が可能となる利点を有している。
図7に、ゲート駆動回路の詳細例を示す。32が回路駆動用の電源(正側電源のみ、または正負の両電源にて構成)、34,35がメインのスイッチ素子4をターンオン,ターンオフさせるためのトランジスタなどのスイッチ素子で、図7ではターンオン側34がNPNトランジスタ、ターンオフ側35がPNPトランジスタからなり、制御回路からのゲート制御信号CTa(V*)に対し、フォトカプラ(PC)などの絶縁器31を経た信号GDにより相補的に動作する。
図7の回路では、信号GDがハイ(H)になるとトランジスタ34がオンし、その結果、メインのスイッチ素子4のゲートに電流が流れ込み、メインのスイッチ素子4がオンする。一方、信号GDがロー(L)の場合は、トランジスタ35がオンすることで、メインのスイッチ素子4に蓄積しているゲート電荷が放電する方向に電流が流れ、メインのスイッチ素子4がオフする。なお、36はゲート電流制限用のゲート抵抗、33はトランジスタ34,35のベース抵抗を示す。
なお、図7のようなゲート駆動回路例は例えば特許文献1に、また、図8のようなスイッチング特性の異なる半導体スイッチ素子を2並列接続する構成例と、スイッチング方法については例えば特許文献2に、それぞれ開示されている。
特開2005−287182号公報
特開2006−020405号公報
一般に、SiCなどを素材とするワイドバンドギャップ電力用半導体素子は、従来のIGBTなどのシリコン素材素子と比較して高速スイッチングが可能,高温動作が可能といった特性的なメリットを有しているが、現在製造上のプロセス技術などに問題があり、大電流容量のチップ作製にはコストアップの問題点を含め、技術的にも難点がある。そのため、ワイドバンドギャップ素子単体で大容量の変換装置を構成することは経済的ではない。
その対策として、図8または特許文献1に開示されているように、大容量のシリコン素材素子とワイドバンドギャップ素子とを並列接続する方式が挙げられるが、ゲート駆動回路によって両素子同時にゲート信号を与えると、両者のスイッチング特性の相違により、ターンオン時には、高速なスイッチングが行なわれるワイドバンドギャップ素子が速くターンオンし、シリコン素子は遅れてターンオンする。その結果、ターンオン損失の大部分はワイドバンドギャップ素子で発生するため、従来から一般的に用いられているシリコン素子のみで構成される変換装置と比較して、低損失化を図ることができる。
一方、ターンオフ時には、ワイドバンドギャップ素子が速くターンオフし、シリコン素子は遅れてターンオフする。図9にターンオフ時の波形例を示す。iSicが通流するワイドバンドギャップ素子が先にオフし、その後にシリコン素子(IGBT)に全電流iSiが流れてターンオフする。その結果、ターンオフ損失(EOFF)の大部分はシリコン素子で発生するため、ターンオフ損失としてはシリコン素子のみで構成した装置と同等になる。
トータル的には、シリコン素子とワイドバンドギャップ素子とを並列接続した変換装置は、シリコン素子のみで構成した装置に比べて低損失化が図れるが、概略ターンオン損失の低減分のみで、ワイドバンドギャップ素子を適用したことによるコストアップ分を考慮すると、必ずしも大きなメリットとは言えない。
したがって、この発明の課題は、シリコン素材素子とワイドバンドギャップ素子とを並列接続する方式においても、ターンオン損失のみならずターンオフ損失も低減し大幅な低損失化を図ることにある。
このような課題を解決するため、請求項1の発明では、電力変換装置の各アームにスイッチング特性の異なる2種類以上の電力用半導体素子を少なくとも2並列接続し、各電力用半導体素子をオン・オフ駆動する電力用半導体素子のゲート駆動方式において、
前記電力用半導体素子をターンオフさせるときは、上位からのターンオフ指令入力に対して、ターンオフ特性の遅い第1半導体素子のゲートにのみエミッタ電位または負電位の電圧を印加し、その後前記第1半導体素子のターンオフ動作に起因する物理現象の検出値に応じて、ターンオフ特性の速い第2半導体素子のゲートに対し、第1半導体素子のゲートとともに前記エミッタ電位または負電位の電圧を印加することを特徴とする。
前記電力用半導体素子をターンオフさせるときは、上位からのターンオフ指令入力に対して、ターンオフ特性の遅い第1半導体素子のゲートにのみエミッタ電位または負電位の電圧を印加し、その後前記第1半導体素子のターンオフ動作に起因する物理現象の検出値に応じて、ターンオフ特性の速い第2半導体素子のゲートに対し、第1半導体素子のゲートとともに前記エミッタ電位または負電位の電圧を印加することを特徴とする。
上記請求項1における前記物理現象の検出値は、前記第1半導体素子のコレクタ電流値であることができ(請求項2の発明)、または、前記第1半導体素子のコレクタ電流変化率値であることができ(請求項3の発明)、もしくは、前記第1半導体素子のゲート電位値であることができ(請求項4の発明)、あるいは、前記第1半導体素子のゲート電流値のいずれかであることができる(請求項5の発明)。
この発明によれば、ターンオフ時のターンオフ損失も低減できるため、装置の小型,低コスト化や、装置の変換効率の向上などが可能となる。
図1はこの発明の実施の形態を示す回路図である。
同図からも明らかなように、図7の従来例に対しIGBT8と直列に、電流検出用の抵抗15を接続した点が特徴である。ここで、IGBT8のオン・オフは図7と全く同様で、信号GDの論理レベルによってトランジスタ34a,35aがオンし、抵抗36aを介して行なわれる。一方、ワイドバンドギャップ素子9のオフ動作は、トランジスタ35bのオン動作によって行なわれる。トランジスタ35bをオンさせる動作について、以下に説明する。
同図からも明らかなように、図7の従来例に対しIGBT8と直列に、電流検出用の抵抗15を接続した点が特徴である。ここで、IGBT8のオン・オフは図7と全く同様で、信号GDの論理レベルによってトランジスタ34a,35aがオンし、抵抗36aを介して行なわれる。一方、ワイドバンドギャップ素子9のオフ動作は、トランジスタ35bのオン動作によって行なわれる。トランジスタ35bをオンさせる動作について、以下に説明する。
抵抗15の検出電圧(IGBT8のコレクタ電流相当)をコンパレータ回路10に入力し、予め設定した設定値SEと比較する。回路10は、抵抗16の検出電圧が設定値SEより低くなったとき(IGBT8のターンオフ動作に伴うコレクタ電流の減少により、ゼロに近付いたことを検出する)、Lレベルを出力する。その出力信号はワンショット回路11に入力され、さらにその出力信号であるワンショット信号は、RSフリップフロップ回路(SRFF)12に入力される。
回路12がセットされるとLレベルの信号が出力され、論理回路(ナンド回路)14で信号GDとのNAND条件が成立すると、トランジスタ35bがオンし、素子9がターンオフする。すなわち、一連の動作により、素子8のターンオフ動作に伴うコレクタ電流の下降現象が検出されると、素子9のターンオフ動作が行なわれる。
図5に、この発明によるターンオフ波形例を示す。ここでは、素子8が先にターンオフし、その後素子9に全電流が流れてターンオフする。スイッチングの時間が従来例と比較して短くなっているため(t2<t1)、ターンオフ損失Eoffも、その分低減することになる。
また、ターンオン時は、信号GDの入力に伴い回路12が反転回路13を介してリセットされるため、ほぼ同時にトランジスタ34a,34bがオン(35a,35bがオフ)する。その結果、素子8と素子9にはほぼ同時にゲート電圧が印加されるが、素子9の方がスイッチング時間が短いため、従来と同様、素子9の方が速くターンオン動作することになる。
図2に、この発明の他の実施の形態を示す。
図1に対し、IGBT8と直列にインダクタンス(L)16を接続したものである。このインダクタンスとしては、配線のインダクタンス(L)分で代用することができる。
この回路で、IGBT8がターンオフする際、インダクタンス16にはコレクタ電流の変化率(di/dt)に伴い、図2の矢印の向きに電圧(Ldi/dt)が発生する。
図1に対し、IGBT8と直列にインダクタンス(L)16を接続したものである。このインダクタンスとしては、配線のインダクタンス(L)分で代用することができる。
この回路で、IGBT8がターンオフする際、インダクタンス16にはコレクタ電流の変化率(di/dt)に伴い、図2の矢印の向きに電圧(Ldi/dt)が発生する。
この電圧Vlを回路10に入力し、設定値SEと比較する。回路10は、発生電圧Vlが設定値SEより高くなった場合(IGBT8のターンオフ動作に伴うコレクタ電流の減少により、発生電圧Ldi/dtが高くなる)に、Lレベルを出力する。その後の動作は図1の場合と
全く同様なので、説明は省略する。
全く同様なので、説明は省略する。
図3に、この発明のさらに他の実施の形態を示す。
これは、IGBT8のゲート電位Vgを検出し、これを回路10に入力し、設定値SEと比較する例である。
この回路で、IGBT8がターンオフする際、IGBT8のゲート電位Vgは、エミッタ電位または負電位に向け下降する。そこで、回路10で設定値SEと比較し、Vgが設定値SEより低くなった場合にLレベルを出力する。
これは、IGBT8のゲート電位Vgを検出し、これを回路10に入力し、設定値SEと比較する例である。
この回路で、IGBT8がターンオフする際、IGBT8のゲート電位Vgは、エミッタ電位または負電位に向け下降する。そこで、回路10で設定値SEと比較し、Vgが設定値SEより低くなった場合にLレベルを出力する。
図4に、この発明の別の実施の形態を示す。
これは、IGBT8のゲート抵抗36aの両端の電圧Vi(ゲート電流相当)を検出し、これを回路10に入力し、設定値SEと比較する例である。
この回路で、IGBT8がターンオフする際、IGBT8のゲートに流れる電流(抵抗36aに流れる電流)は、トランジスタ35aに向けて流れ、抵抗36aにはその電流に比例する電圧Viが発生する。この電圧Viを差動増幅器(OP)16を介してコンパレータ回路10に入力し、設定値SEと比較する。回路10は、電圧Viが設定値SEより高くなった場合にLレベルを出力する。
これは、IGBT8のゲート抵抗36aの両端の電圧Vi(ゲート電流相当)を検出し、これを回路10に入力し、設定値SEと比較する例である。
この回路で、IGBT8がターンオフする際、IGBT8のゲートに流れる電流(抵抗36aに流れる電流)は、トランジスタ35aに向けて流れ、抵抗36aにはその電流に比例する電圧Viが発生する。この電圧Viを差動増幅器(OP)16を介してコンパレータ回路10に入力し、設定値SEと比較する。回路10は、電圧Viが設定値SEより高くなった場合にLレベルを出力する。
以上では、スイッチング速度が異なる素子例としてシリコン素材のIGBTと、ワイドバンドギャップ素子との並列構成としたが、シリコン素材どうし例えば図8と同様に、IGBTとシリコン型MOSFETの並列構成でも良く、2以上の並列構成とすることもできる。また、ターンオフ動作に起因する物理現象の検出値として、上記回路による検出値の他にゲート電位の変化率(dv/dt)やゲート電流の変化率(di/dt)を用いるようにしても良い。
1…直流電源、2…インバータ回路、3a,3b…ゲート駆動回路、4…スイッチング素子、5…ダイオード、6…負荷(モータ:M)、7…制御回路、8…IGBT(絶縁ゲート型バイポーラトランジスタ)、9…MOSFET(金属酸化物電界効果トランジスタ)、10…コンパレータ回路(CMP)、11…ワンショット回路、12…セット・リセットフリップフロップ回路(SRFF)、13…反転回路、14…論理(ナンド)回路、15…電流検出用抵抗、16…インダクタンス成分、17…差動増幅器(OP)31…絶縁器(PC)、32…駆動用電源、33a,33b…電流制限用ゲート抵抗、34,35…トランジスタ、36a,36b…ベース抵抗。
Claims (5)
- 電力変換装置の各アームにスイッチング特性の異なる2種類以上の電力用半導体素子を少なくとも2並列接続し、各電力用半導体素子をオン・オフ駆動する電力用半導体素子のゲート駆動方式において、
前記電力用半導体素子をターンオフさせるときは、上位からのターンオフ指令入力に対して、ターンオフ特性の遅い第1半導体素子のゲートにのみエミッタ電位または負電位の電圧を印加し、その後前記第1半導体素子のターンオフ動作に起因する物理現象の検出値に応じて、ターンオフ特性の速い第2半導体素子のゲートに対し、第1半導体素子のゲートとともに前記エミッタ電位または負電位の電圧を印加することを特徴とする電力用半導体素子のゲート駆動方式。 - 前記物理現象の検出値は、前記第1半導体素子のコレクタ電流値であることを特徴とする請求項1に記載の電力用半導体素子のゲート駆動方式。
- 前記物理現象の検出値は、前記第1半導体素子のコレクタ電流変化率値であることを特徴とする請求項1に記載の電力用半導体素子のゲート駆動方式。
- 前記物理現象の検出値は、前記第1半導体素子のゲート電位値であることを特徴とする請求項1に記載の電力用半導体素子のゲート駆動方式。
- 前記物理現象の検出値は、前記第1半導体素子のゲート電流値であることを特徴とする請求項1に記載の電力用半導体素子のゲート駆動方式。
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